JPH04363068A - 半導体装置 - Google Patents
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- JPH04363068A JPH04363068A JP3193388A JP19338891A JPH04363068A JP H04363068 A JPH04363068 A JP H04363068A JP 3193388 A JP3193388 A JP 3193388A JP 19338891 A JP19338891 A JP 19338891A JP H04363068 A JPH04363068 A JP H04363068A
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- H01L2924/13—Discrete devices, e.g. 3 terminal devices
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- H01L2924/1306—Field-effect transistor [FET]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
ゲートパッド及びゲートフィンガーを有する半導体装置
に関する。
ゲートパッド及びゲートフィンガーを有する半導体装置
に関する。
【0002】
【従来の技術】図2に従来の縦型電界効果トランジスタ
の一例を示す。図2Aは平面図、図2Bは図2AのY−
Yに沿った断面図である。
の一例を示す。図2Aは平面図、図2Bは図2AのY−
Yに沿った断面図である。
【0003】図2Aにおいて、セル領域4には、縦型電
界効果トランジスタを形成している多数のセルが並列接
続されている。これらの並列接続されたセルは、ゲート
電極11をゲートパッド1から、ソース電極をソースパ
ッド3から、それぞれ外部に取り出す様になっている。 ゲート電極11はポリシリコンからなっており、比抵抗
が比較的高いためゲートパッド1から遠い位置のセルに
対してはゲート直列抵抗が増大してしまうので、アルミ
ニウムのゲートフィンガー2を延ばしてゲート直列抵抗
の低減をはかっている。この時、ゲートフィンガー2下
にはセルを形成できないため、セル間での空乏層の接続
を確保するためのP型拡散層(図2Bの9)が設けられ
ている。また、外周部5には、ソース・ドレイン間の過
電圧から素子を保護するとともにdv/dt耐量を増す
保護ダイオードが形成されている。
界効果トランジスタを形成している多数のセルが並列接
続されている。これらの並列接続されたセルは、ゲート
電極11をゲートパッド1から、ソース電極をソースパ
ッド3から、それぞれ外部に取り出す様になっている。 ゲート電極11はポリシリコンからなっており、比抵抗
が比較的高いためゲートパッド1から遠い位置のセルに
対してはゲート直列抵抗が増大してしまうので、アルミ
ニウムのゲートフィンガー2を延ばしてゲート直列抵抗
の低減をはかっている。この時、ゲートフィンガー2下
にはセルを形成できないため、セル間での空乏層の接続
を確保するためのP型拡散層(図2Bの9)が設けられ
ている。また、外周部5には、ソース・ドレイン間の過
電圧から素子を保護するとともにdv/dt耐量を増す
保護ダイオードが形成されている。
【0004】図2Bは図2AのY−Yに沿った断面図で
ある。図2Bにおいてセル領域103は、ソース電極1
5,層間絶縁膜14,ゲート電極11,ゲート酸化膜1
0,N+ 型ソース領域13,P型ベース領域12,N
− 型ドレイン領域7,N+ 型ドレイン領域6,ドレ
イン電極18を有し、縦型電界効果トランジスタを形成
している。ゲート電極11はポリシリコンで形成されて
おり、ゲートパッドの近傍まで延びている。ゲートフィ
ンガー16はアルミニウムで形成されゲートパッドと連
続してゲート電極11上に延在形成されている。これら
ゲートパッド及びゲートフィンガー16の下には絶縁膜
8を介して、ドレイン領域7上にP型拡散層9が形成さ
れている。これはゲートフィンガー16下にセル領域1
03が形成できないため、この部分でセル領域間が広が
り、空乏層がセル領域間で分離してしまうのを防ぐため
にドレイン領域7とは反対の導電型で形成したものであ
る。従来の縦型電界効果トランジスタでは、このP型拡
散層9が外周部105で外周部に形成された保護ダイオ
ードとしてのP型拡散層と連続しており、この外周部で
ソース電極17と電気的に接続されて接地電位が与えら
れていた。すなわちP型拡散層9が外周部105におけ
る保護ダイオードの部分まで連続的に形成されていた。
ある。図2Bにおいてセル領域103は、ソース電極1
5,層間絶縁膜14,ゲート電極11,ゲート酸化膜1
0,N+ 型ソース領域13,P型ベース領域12,N
− 型ドレイン領域7,N+ 型ドレイン領域6,ドレ
イン電極18を有し、縦型電界効果トランジスタを形成
している。ゲート電極11はポリシリコンで形成されて
おり、ゲートパッドの近傍まで延びている。ゲートフィ
ンガー16はアルミニウムで形成されゲートパッドと連
続してゲート電極11上に延在形成されている。これら
ゲートパッド及びゲートフィンガー16の下には絶縁膜
8を介して、ドレイン領域7上にP型拡散層9が形成さ
れている。これはゲートフィンガー16下にセル領域1
03が形成できないため、この部分でセル領域間が広が
り、空乏層がセル領域間で分離してしまうのを防ぐため
にドレイン領域7とは反対の導電型で形成したものであ
る。従来の縦型電界効果トランジスタでは、このP型拡
散層9が外周部105で外周部に形成された保護ダイオ
ードとしてのP型拡散層と連続しており、この外周部で
ソース電極17と電気的に接続されて接地電位が与えら
れていた。すなわちP型拡散層9が外周部105におけ
る保護ダイオードの部分まで連続的に形成されていた。
【0005】
【発明が解決しようとする課題】この従来の縦型電界効
果トランジスタは、フル・ブリッジ回路によるDCサー
ボモータの駆動回路(図6)等においては、P型領域9
からの電荷の注入による寄生トランジスタ現象が生じて
破壊することがしばしばあった。
果トランジスタは、フル・ブリッジ回路によるDCサー
ボモータの駆動回路(図6)等においては、P型領域9
からの電荷の注入による寄生トランジスタ現象が生じて
破壊することがしばしばあった。
【0006】すなわち、図6に示すトランジスタQ1
,Q4 がオンし、トランジスタQ2 ,Q4 がオフ
した時電流I1 ,I2 が流れ、モータMが作動する
。この時モーターMの回転方向を逆にするためにはトラ
ンジスタQ2 ,Q3 をオンしてトランジスタQ1
,Q4 をオフするように切り換えれば良いが、例えば
、トランジスタQ1 ,Q4 をオフした直後、インダ
クタンス負荷であるモーターがある期間電流を流しつづ
けようとするため逆起電圧が発生し、これによりトラン
ジスタQ3 において、ソース・ドレイン間の保護ダイ
オードが順バイアスされダイオード電流I3が流れる。 この電流I3 は、切り換えスピード(di/dt)が
速いとさらに大きくなる。 このソース・ドレイン間の保護ダイオードが順バイアス
されると、図2BにおけるP型拡散層9より小数キャリ
アがN− 型ドレイン領域7内に注入される。その後ド
レイン領域7に注入された少数キャリアが逆回復状態で
拡散層9に引きもどされる際にキャリアの移動が約20
0A/μSを超えるような場合には、拡散層9の内部の
抵抗(200mΩ/□程度)によりセル領域103に近
い部分では効率良く吸収されず、ゲートパッド1及びゲ
ートフィンガー2の近傍のセルに流れ込み、ソース13
,ベース12,ドレイン7よりなる寄生バイポーラトラ
ンジスタをターンオンさせセル破壊に至らしめるという
問題点があった。
,Q4 がオンし、トランジスタQ2 ,Q4 がオフ
した時電流I1 ,I2 が流れ、モータMが作動する
。この時モーターMの回転方向を逆にするためにはトラ
ンジスタQ2 ,Q3 をオンしてトランジスタQ1
,Q4 をオフするように切り換えれば良いが、例えば
、トランジスタQ1 ,Q4 をオフした直後、インダ
クタンス負荷であるモーターがある期間電流を流しつづ
けようとするため逆起電圧が発生し、これによりトラン
ジスタQ3 において、ソース・ドレイン間の保護ダイ
オードが順バイアスされダイオード電流I3が流れる。 この電流I3 は、切り換えスピード(di/dt)が
速いとさらに大きくなる。 このソース・ドレイン間の保護ダイオードが順バイアス
されると、図2BにおけるP型拡散層9より小数キャリ
アがN− 型ドレイン領域7内に注入される。その後ド
レイン領域7に注入された少数キャリアが逆回復状態で
拡散層9に引きもどされる際にキャリアの移動が約20
0A/μSを超えるような場合には、拡散層9の内部の
抵抗(200mΩ/□程度)によりセル領域103に近
い部分では効率良く吸収されず、ゲートパッド1及びゲ
ートフィンガー2の近傍のセルに流れ込み、ソース13
,ベース12,ドレイン7よりなる寄生バイポーラトラ
ンジスタをターンオンさせセル破壊に至らしめるという
問題点があった。
【0007】
【課題を解決するための手段】本発明によれば一導電型
の半導体基板上に形成された他の導電型のゲート領域と
、このゲート領域に隣接して形成された一導電型のソー
ス領域と、ゲート領域上に形成されたゲート電極と、こ
のゲート電極に電気的に接続された任意のゲートフィン
ガーと、ゲートフィンガーに電気的に接続されたゲート
電極取り出し用ゲートパッドと、ソース領域に電気的に
接続されたソース電極取り出し用ソースパッドと、半導
体基板上に形成され、半導体基板とともに保護ダイオー
ドを形成する他の導電型の第1の半導体領域と少くとも
ゲートフィンガー直下に形成された他の導電型の第2の
半導体領域とを有し、第2の半導体領域と第1の半導体
領域が離間していることを特徴とする半導体装置が得ら
れる。
の半導体基板上に形成された他の導電型のゲート領域と
、このゲート領域に隣接して形成された一導電型のソー
ス領域と、ゲート領域上に形成されたゲート電極と、こ
のゲート電極に電気的に接続された任意のゲートフィン
ガーと、ゲートフィンガーに電気的に接続されたゲート
電極取り出し用ゲートパッドと、ソース領域に電気的に
接続されたソース電極取り出し用ソースパッドと、半導
体基板上に形成され、半導体基板とともに保護ダイオー
ドを形成する他の導電型の第1の半導体領域と少くとも
ゲートフィンガー直下に形成された他の導電型の第2の
半導体領域とを有し、第2の半導体領域と第1の半導体
領域が離間していることを特徴とする半導体装置が得ら
れる。
【0008】また、本発明によれば、前述の半導体基板
底面にドレイン電極を有し、縦型電界効果トランジスタ
を構成することを特徴とする半導体装置が得られる。
底面にドレイン電極を有し、縦型電界効果トランジスタ
を構成することを特徴とする半導体装置が得られる。
【0009】寄生バイポーラトランジスタによる破壊を
防止するには、半導体基板中へのキャリアの注入を抑え
る様にすればよい。ゲートパッド及びゲートフィンガー
直下の拡散層が外周部の保護ダイオードと連続的に形成
されていると、少数キャリアは、ゲートパッド及びゲー
トフィンガーの下の拡散層からも注入される。しかし、
前述の拡散層と保護ダイオードを隔離すると、少数キャ
リアは保護ダイオード部の拡散層からしか注入しないの
で、キャリアの注入が低減する。その結果、スイッチン
グスピードを上げることも可能となる。
防止するには、半導体基板中へのキャリアの注入を抑え
る様にすればよい。ゲートパッド及びゲートフィンガー
直下の拡散層が外周部の保護ダイオードと連続的に形成
されていると、少数キャリアは、ゲートパッド及びゲー
トフィンガーの下の拡散層からも注入される。しかし、
前述の拡散層と保護ダイオードを隔離すると、少数キャ
リアは保護ダイオード部の拡散層からしか注入しないの
で、キャリアの注入が低減する。その結果、スイッチン
グスピードを上げることも可能となる。
【0010】従来は、ゲートパッド及びゲートフィンガ
ー直下の拡散層を保護ダイオードと連続的に形成して、
ソース電極に接続することにより、ゲートフィンガー下
でのセル領域間での空乏層の接続を確保していた。しか
しながら、外周部の保護ダイオードとゲートフィンガー
下の拡散層を分離しても、実際に動作する時にはこれら
の領域とドレインとの間には逆バイアス電圧がかかり、
これらの領域からドレイン領域に延びる空乏層につなが
り、これらの領域は同電位となる。したがって、空乏層
が連続的に形成される距離内で離間していれば、これら
の領域がドレイン領域と順バイアスされる時には空乏層
が延びないので自動的に離間し、ゲートフィンガー下の
拡散層から少数キャリアが注入されることがなくなる。 したがって、ゲートフィンガー直下の拡散層と外周部保
護ダイオードにおける拡散層とがこのような距離内で離
間していても、ゲートフィンガー下の拡散領域の本来の
目的を損うことはなく、セル領域近傍での少数キャリア
の注入もなくなる。
ー直下の拡散層を保護ダイオードと連続的に形成して、
ソース電極に接続することにより、ゲートフィンガー下
でのセル領域間での空乏層の接続を確保していた。しか
しながら、外周部の保護ダイオードとゲートフィンガー
下の拡散層を分離しても、実際に動作する時にはこれら
の領域とドレインとの間には逆バイアス電圧がかかり、
これらの領域からドレイン領域に延びる空乏層につなが
り、これらの領域は同電位となる。したがって、空乏層
が連続的に形成される距離内で離間していれば、これら
の領域がドレイン領域と順バイアスされる時には空乏層
が延びないので自動的に離間し、ゲートフィンガー下の
拡散層から少数キャリアが注入されることがなくなる。 したがって、ゲートフィンガー直下の拡散層と外周部保
護ダイオードにおける拡散層とがこのような距離内で離
間していても、ゲートフィンガー下の拡散領域の本来の
目的を損うことはなく、セル領域近傍での少数キャリア
の注入もなくなる。
【0011】更にまた前述の第1の半導体領域と第2の
半導体領域との間隔が1μm以上60μm以下であるこ
とを特徴とする半導体装置が得られる。
半導体領域との間隔が1μm以上60μm以下であるこ
とを特徴とする半導体装置が得られる。
【0012】ゲートパッド及びゲートフィンガー直下の
拡散層と、外周部の保護ダイオードを隔離する際に、空
乏層が連続して形成される様な距離であれば耐圧を上げ
ることができる。なぜなら、空乏層が出来る際に、それ
ぞれの空乏層が独立していると、形成された空乏層の曲
率が高くなり、電界が集中し易いからである。空乏層が
近隣に生成した空乏層と互いにつながれば、空乏層の曲
率は低くなり、耐圧が上がる。
拡散層と、外周部の保護ダイオードを隔離する際に、空
乏層が連続して形成される様な距離であれば耐圧を上げ
ることができる。なぜなら、空乏層が出来る際に、それ
ぞれの空乏層が独立していると、形成された空乏層の曲
率が高くなり、電界が集中し易いからである。空乏層が
近隣に生成した空乏層と互いにつながれば、空乏層の曲
率は低くなり、耐圧が上がる。
【0013】生成する空乏層の幅は、片側階段接合で近
似すると、式(1)の様に表わされる。
似すると、式(1)の様に表わされる。
【0014】
【0015】εSは基板シリコンの誘電率であり、1.
05×10−12 F/cmである。qは電荷素量で、
1.602×10−19 Cである。ND はN− ド
レインの濃度、VDSはドレイン・ソース間の電圧で、
耐圧によって決定される。600V耐圧の場合、空乏層
幅を計算すると、約62.8μmとなり、ゲートパッド
及びゲートフィンガー直下の拡散層と外周部の保護ダイ
オードとの間隔は、それより短かく、約60μm以下に
設定するのが望ましい。前述の間隔は距離が短かい程好
ましく、製造限界の2μm程度から10μm程度までに
設定するのが特に好ましい。
05×10−12 F/cmである。qは電荷素量で、
1.602×10−19 Cである。ND はN− ド
レインの濃度、VDSはドレイン・ソース間の電圧で、
耐圧によって決定される。600V耐圧の場合、空乏層
幅を計算すると、約62.8μmとなり、ゲートパッド
及びゲートフィンガー直下の拡散層と外周部の保護ダイ
オードとの間隔は、それより短かく、約60μm以下に
設定するのが望ましい。前述の間隔は距離が短かい程好
ましく、製造限界の2μm程度から10μm程度までに
設定するのが特に好ましい。
【0016】
【実施例】次に本発明について図面を参照して説明する
。
。
【0017】図1Aは本発明の第1の実施例を示す縦型
電界効果トランジスタの平面図、図1Bは図1AのX−
Xに沿った断面図である。
電界効果トランジスタの平面図、図1Bは図1AのX−
Xに沿った断面図である。
【0018】エピタキシャル基板としては600V耐圧
の場合2×1018/cm3 程度にアンチモンをドー
プしたN+ 型シリコン6に25Ωcm(2×1014
/cm3 )程度にリンをドープさせた厚さ約65μm
のN− 型ドレイン領域7をエピタキシャル成長させた
ものを用いる。
の場合2×1018/cm3 程度にアンチモンをドー
プしたN+ 型シリコン6に25Ωcm(2×1014
/cm3 )程度にリンをドープさせた厚さ約65μm
のN− 型ドレイン領域7をエピタキシャル成長させた
ものを用いる。
【0019】拡散層9及び9′は、ドーズ量1×101
4/cm2 、打込みエネルギー70keVでボロンを
イオン注入し約1200℃で約60分押込みを行い形成
する。この場合表面濃度は約1.3×1018/cm3
、接合深さは約3μmである。
4/cm2 、打込みエネルギー70keVでボロンを
イオン注入し約1200℃で約60分押込みを行い形成
する。この場合表面濃度は約1.3×1018/cm3
、接合深さは約3μmである。
【0020】この後表面保護用に熱酸化膜8が約800
0オングストローム程度形成されゲート酸化膜10を形
成する領域のみフォトレジスト工程で選択的に熱酸化膜
8が除去される。続いて約1200オングストロームの
ゲート酸化膜10を形成後約6000オングストローム
のポリシリコンをLow Pressure Ch
emical Vapor Deposition
(LPCVD)により堆積し、約11Ω/□にリンを拡
散をし、フォトレジスト工程により選択的にゲート電極
11を形成する。P型ベース領域にはゲート電極11を
マスクにして、ドーズ量5×1013/cm2 、打込
みエネルギー70keVでボロンをイオン注入し約12
00℃で約60分押込みを行い形成する。この場合表面
濃度は約6.3×1017/cm3 、接合深さは約2
.8μmで、ゲート電極11下にも一部広がる。
0オングストローム程度形成されゲート酸化膜10を形
成する領域のみフォトレジスト工程で選択的に熱酸化膜
8が除去される。続いて約1200オングストロームの
ゲート酸化膜10を形成後約6000オングストローム
のポリシリコンをLow Pressure Ch
emical Vapor Deposition
(LPCVD)により堆積し、約11Ω/□にリンを拡
散をし、フォトレジスト工程により選択的にゲート電極
11を形成する。P型ベース領域にはゲート電極11を
マスクにして、ドーズ量5×1013/cm2 、打込
みエネルギー70keVでボロンをイオン注入し約12
00℃で約60分押込みを行い形成する。この場合表面
濃度は約6.3×1017/cm3 、接合深さは約2
.8μmで、ゲート電極11下にも一部広がる。
【0021】N+ 型ソース領域13は、マスク材を用
いて、ドーズ量1×1016/cm2 、打込みエネル
ギー80keVでヒ素イオンを注入し約1000℃で約
30分押込みを行い形成する。この場合表面濃度は約1
×1020/cm3 、接合深さは約0.3μmである
。
いて、ドーズ量1×1016/cm2 、打込みエネル
ギー80keVでヒ素イオンを注入し約1000℃で約
30分押込みを行い形成する。この場合表面濃度は約1
×1020/cm3 、接合深さは約0.3μmである
。
【0022】約10000オングストロームの層間絶縁
膜14を気相成長法(CVD)により成長させ、フォト
レジスト工程によりコンタクトホールを形成し、約3.
5μmのアルミニウムが蒸着あるいはスパッタ法により
形成され、フォトレジスト工程によりアルミニウムをパ
ターニングし、ソース電極15,外周部ソース電極17
及びゲートフィンガー16が形成される。
膜14を気相成長法(CVD)により成長させ、フォト
レジスト工程によりコンタクトホールを形成し、約3.
5μmのアルミニウムが蒸着あるいはスパッタ法により
形成され、フォトレジスト工程によりアルミニウムをパ
ターニングし、ソース電極15,外周部ソース電極17
及びゲートフィンガー16が形成される。
【0023】P型拡散層9′はN− 型ドレイン領域7
とは接合分離され、ゲート電極11及びソース電極17
と電気的に接続されていないため浮遊電位となっている
。
とは接合分離され、ゲート電極11及びソース電極17
と電気的に接続されていないため浮遊電位となっている
。
【0024】図3は本発明の第2の実施例を示す平面図
であり、そのA−A線断面図を図4に、B−B線断面図
を図5にそれぞれ示す。
であり、そのA−A線断面図を図4に、B−B線断面図
を図5にそれぞれ示す。
【0025】図3において、N型シリコン基板19上に
ゲートフィンガ2とゲートパッド3を一体的に形成して
いる。
ゲートフィンガ2とゲートパッド3を一体的に形成して
いる。
【0026】図4および図5において、N型シリコン基
板19の中にはセル部p型拡散領域12とゲートフィン
ガ下p型拡散領域9をそれぞれ独立して形成している。 また、セル部p型拡散領域12の中にはセル部n型拡散
領域13を形成している。さらに、N型シリコン基板1
9の上には、酸化膜8,ゲート電極11,ソース電極1
5,および前記ゲートフィンガ2を形成してる。これに
より、Nチャネル電界効果トランジスタが構成される。 前記ゲートフィンガ2はゲートパッド3と一体に形成さ
れていることは図3に示した通りである。
板19の中にはセル部p型拡散領域12とゲートフィン
ガ下p型拡散領域9をそれぞれ独立して形成している。 また、セル部p型拡散領域12の中にはセル部n型拡散
領域13を形成している。さらに、N型シリコン基板1
9の上には、酸化膜8,ゲート電極11,ソース電極1
5,および前記ゲートフィンガ2を形成してる。これに
より、Nチャネル電界効果トランジスタが構成される。 前記ゲートフィンガ2はゲートパッド3と一体に形成さ
れていることは図3に示した通りである。
【0027】また、このゲートパッド3においては、N
型シリコン基板19の中に、セル部p型拡散領域12,
ゲートパッド下p型拡散領域9,ソースp型拡散領域9
′,反転層阻止p型拡散領域20が形成されている。 セル部p型拡散領域12の中にはセル部n型拡散領域1
3が形成されている。前記ゲートパッド3にはボンディ
ングワイヤWが接続される。
型シリコン基板19の中に、セル部p型拡散領域12,
ゲートパッド下p型拡散領域9,ソースp型拡散領域9
′,反転層阻止p型拡散領域20が形成されている。 セル部p型拡散領域12の中にはセル部n型拡散領域1
3が形成されている。前記ゲートパッド3にはボンディ
ングワイヤWが接続される。
【0028】この場合、前記ゲートフィンガ下p型拡散
領域9とゲートパッド下p型拡散領域9は連続した同一
の拡散層であり、両者は電気的に接続されている。
領域9とゲートパッド下p型拡散領域9は連続した同一
の拡散層であり、両者は電気的に接続されている。
【0029】また、この構成により、これらゲートフィ
ンガおよびゲートパッド下の各p型拡散領域9はソース
p型拡散領域9′とは電気的に分離された構成とされて
いる。
ンガおよびゲートパッド下の各p型拡散領域9はソース
p型拡散領域9′とは電気的に分離された構成とされて
いる。
【0030】次に動作について、図4および図5を用い
て説明する。
て説明する。
【0031】ゲートフィンガおよびゲートパッド下p型
拡散領域9は、ソース拡散領域9′と電気的に分離され
ているため、pn接合ダイオードとしての動作を行わな
くなり、キャリアの引き抜きを行う際にもN型シリコン
基板19の領域へキャリアの注入を行わなくなる。この
ため、素子の逆回復時にゲートボンディングパッド近傍
のセル部へキャリアが集中することがなく、これにより
急激な電流の変化に対する破壊耐量が向上されることに
なる。
拡散領域9は、ソース拡散領域9′と電気的に分離され
ているため、pn接合ダイオードとしての動作を行わな
くなり、キャリアの引き抜きを行う際にもN型シリコン
基板19の領域へキャリアの注入を行わなくなる。この
ため、素子の逆回復時にゲートボンディングパッド近傍
のセル部へキャリアが集中することがなく、これにより
急激な電流の変化に対する破壊耐量が向上されることに
なる。
【0032】なお、本発明はPチャネル電界効果トラン
ジスタについても適用できる。この場合には、p型シリ
コン基板にソースn型拡散領域,ゲートパッド下n型拡
散領域,セル部n型拡散領域,セル部p型拡散領域をそ
れぞれ形成すればよい。
ジスタについても適用できる。この場合には、p型シリ
コン基板にソースn型拡散領域,ゲートパッド下n型拡
散領域,セル部n型拡散領域,セル部p型拡散領域をそ
れぞれ形成すればよい。
【0033】Pチャネル電界効果トランジスタにおいて
も、Nチャネル電界効果トランジスタの場合と同様に急
激な電流の変化に対する耐量が向上できる。
も、Nチャネル電界効果トランジスタの場合と同様に急
激な電流の変化に対する耐量が向上できる。
【0034】
【発明の効果】本発明はゲートパッド及びゲートフィン
ガーの下の拡散層がドレイン領域に対して順方向バイア
スされている時には浮遊電位となっているためダイオー
ドとして動作しない。このためN− ドレインに対しソ
ースが正の電位をもつようなダイオードの順方向動作の
場合でも少数キャリアは注入されず、従って逆回復時に
於ても近傍のセル領域に少数キャリヤが流れ込むことが
ないためセル領域に寄生する寄生バイポーラトランジス
タの動作が抑えられ破壊耐量は大幅に向上する、という
効果を有する。チップサイズ約2.8mm□の600V
耐圧の縦型電界効果トランジスタの例では従来の構造の
破壊耐量が2V/nS(順方向電流を4A流した後の逆
回復時のドレイン・ソース間の電圧傾き)であったもの
が本構造では4V/nSと2倍以上向上した。
ガーの下の拡散層がドレイン領域に対して順方向バイア
スされている時には浮遊電位となっているためダイオー
ドとして動作しない。このためN− ドレインに対しソ
ースが正の電位をもつようなダイオードの順方向動作の
場合でも少数キャリアは注入されず、従って逆回復時に
於ても近傍のセル領域に少数キャリヤが流れ込むことが
ないためセル領域に寄生する寄生バイポーラトランジス
タの動作が抑えられ破壊耐量は大幅に向上する、という
効果を有する。チップサイズ約2.8mm□の600V
耐圧の縦型電界効果トランジスタの例では従来の構造の
破壊耐量が2V/nS(順方向電流を4A流した後の逆
回復時のドレイン・ソース間の電圧傾き)であったもの
が本構造では4V/nSと2倍以上向上した。
【0035】また寄生容量が低減されることにより、入
力容量,帰還容量,出力容量とも約30%低減され、こ
れによりスイッチングスピードも約30%高速化した。
力容量,帰還容量,出力容量とも約30%低減され、こ
れによりスイッチングスピードも約30%高速化した。
【図1】図1Aは本発明の第1の実施例を示す平面図で
あり、図1BはX−Xに沿った断面図である。
あり、図1BはX−Xに沿った断面図である。
【図2】図2Aは従来の縦型電界効果トランジスタの平
面図であり、図2Bは図2AのY−Yに沿った断面図で
ある。
面図であり、図2Bは図2AのY−Yに沿った断面図で
ある。
【図3】図3は本発明の第2の実施例を示す平面図であ
る。
る。
【図4】図4は図3におけるA−Aに沿った断面図であ
る。
る。
【図5】図5は図3におけるB−Bに沿った断面図であ
る。
る。
【図6】フルブリッジ回路によるDCサーボモータの駆
動回路図である。
動回路図である。
1,101 ゲートパッド
2,102 ゲートフィンガー
3,103,203,303 ソースパッド4
セル領域 5,105 外周部 6 N+ 型ドレイン領域 7 N− 型ドレイン領域 8 熱酸化膜 9,9′ P型拡散層 10 ゲート酸化膜 11 ゲート電極(ポリシリコン)12
P型ベース領域 13 N+ 型ソース領域 14 層間絶縁膜 15 ソース電極(アルミニウム)16
ゲートフィンガー,ゲートパッド(アルミニウム) 17 外周部ソース電極(アルミニウム)18
ドレイン電極 19 N型シリコン基板 20 反転層阻止P型拡散領域 W ボンディング・ワイヤ Q1 ,Q2 ,Q3 ,Q4 トランジスタ
M モーター I1 ,I2 ,I3 電流 S ソース D ドレイン G ゲート
セル領域 5,105 外周部 6 N+ 型ドレイン領域 7 N− 型ドレイン領域 8 熱酸化膜 9,9′ P型拡散層 10 ゲート酸化膜 11 ゲート電極(ポリシリコン)12
P型ベース領域 13 N+ 型ソース領域 14 層間絶縁膜 15 ソース電極(アルミニウム)16
ゲートフィンガー,ゲートパッド(アルミニウム) 17 外周部ソース電極(アルミニウム)18
ドレイン電極 19 N型シリコン基板 20 反転層阻止P型拡散領域 W ボンディング・ワイヤ Q1 ,Q2 ,Q3 ,Q4 トランジスタ
M モーター I1 ,I2 ,I3 電流 S ソース D ドレイン G ゲート
Claims (4)
- 【請求項1】 一導電型の半導体基板上に形成された
他の導電型のゲート領域と、該ゲート領域に隣接する前
記一導電型のソース領域と、前記ゲート領域上に形成さ
れたゲート電極と、該ゲート電極と電気的に接続された
任意のゲートフィンガー、前記ゲートフィンガーに電気
的に接続されたゲート電極取り出し用ゲートパッドと、
前記ソース領域に電気的に接続されたソース電極取り出
し用ソースパッドと、前記半導体基板上に形成され前記
半導体基板とともに保護ダイオードを形成する他の導電
型の第1の半導体領域と、少くとも前記ゲートフィンガ
ー直下に形成された前記他の導電型の第2の半導体領域
とを有し、前記第2の半導体領域と前記第1の半導体領
域とは離間していることを特徴とする半導体装置。 - 【請求項2】 前記第1の半導体領域と前記第2の半
導体領域との間隔が、前記第1の半導体領域と前記第2
の半導体領域にそれぞれ生成する空乏層が接する距離よ
りも短かいことを特徴とする請求項1記載の半導体装置
。 - 【請求項3】 前記第1の半導体領域と前記第2の半
導体領域との間隔が1μm以上60μm以下であること
を特徴とする請求項1記載の半導体装置。 - 【請求項4】 前記半導体基板底面にドレイン電極を
有し、縦型電界効果トランジスタを構成することを特徴
とする請求項1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3193388A JPH04363068A (ja) | 1990-09-19 | 1991-08-02 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2-249091 | 1990-09-19 | ||
JP24909190 | 1990-09-19 | ||
JP3193388A JPH04363068A (ja) | 1990-09-19 | 1991-08-02 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04363068A true JPH04363068A (ja) | 1992-12-15 |
Family
ID=26507852
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3193388A Pending JPH04363068A (ja) | 1990-09-19 | 1991-08-02 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04363068A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2002082553A1 (ja) * | 2001-04-04 | 2004-07-29 | 三菱電機株式会社 | 半導体装置 |
JP2011187767A (ja) * | 2010-03-10 | 2011-09-22 | Toshiba Corp | 半導体装置 |
DE112009005069T5 (de) | 2009-07-15 | 2012-07-05 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung und verfahren zum herstellen einer leistungshalbleitervorrichtung |
US8513735B2 (en) | 2008-12-25 | 2013-08-20 | Mitsubishi Electric Corporation | Power semiconductor device |
JP2017216297A (ja) * | 2016-05-30 | 2017-12-07 | 株式会社東芝 | 半導体装置 |
-
1991
- 1991-08-02 JP JP3193388A patent/JPH04363068A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2002082553A1 (ja) * | 2001-04-04 | 2004-07-29 | 三菱電機株式会社 | 半導体装置 |
JP4837236B2 (ja) * | 2001-04-04 | 2011-12-14 | 三菱電機株式会社 | 半導体装置 |
US8183631B2 (en) | 2001-04-04 | 2012-05-22 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
US8692323B2 (en) | 2001-04-04 | 2014-04-08 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with peripheral base region connected to main electrode |
US8513735B2 (en) | 2008-12-25 | 2013-08-20 | Mitsubishi Electric Corporation | Power semiconductor device |
DE112009005069T5 (de) | 2009-07-15 | 2012-07-05 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung und verfahren zum herstellen einer leistungshalbleitervorrichtung |
US8629498B2 (en) | 2009-07-15 | 2014-01-14 | Mitsubishi Electric Corporation | Power semiconductor device and method for manufacturing the power semiconductor device |
JP2011187767A (ja) * | 2010-03-10 | 2011-09-22 | Toshiba Corp | 半導体装置 |
US8362586B2 (en) | 2010-03-10 | 2013-01-29 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2017216297A (ja) * | 2016-05-30 | 2017-12-07 | 株式会社東芝 | 半導体装置 |
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