JPH09199721A - 電界効果トランジスタ - Google Patents

電界効果トランジスタ

Info

Publication number
JPH09199721A
JPH09199721A JP8008656A JP865696A JPH09199721A JP H09199721 A JPH09199721 A JP H09199721A JP 8008656 A JP8008656 A JP 8008656A JP 865696 A JP865696 A JP 865696A JP H09199721 A JPH09199721 A JP H09199721A
Authority
JP
Japan
Prior art keywords
region
silicon semiconductor
type
drain region
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8008656A
Other languages
English (en)
Other versions
JP3402043B2 (ja
Inventor
Masakatsu Hoshi
星  正勝
Teruyoshi Mihara
輝儀 三原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissan Motor Co Ltd
Original Assignee
Nissan Motor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissan Motor Co Ltd filed Critical Nissan Motor Co Ltd
Priority to JP00865696A priority Critical patent/JP3402043B2/ja
Publication of JPH09199721A publication Critical patent/JPH09199721A/ja
Application granted granted Critical
Publication of JP3402043B2 publication Critical patent/JP3402043B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H01L29/267Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys in different semiconductor regions, e.g. heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 本発明は、チャネル抵抗を増大させることな
く、ドレイン抵抗を大幅に低減することでオン抵抗を低
減することを目的とする。 【解決手段】 ソース領域70及びチャネルが形成され
るベース領域40をシリコン半導体で形成し、ドレイン
領域20,30の少なくとも一部をシリコン半導体より
もバンドギャップの大きいワイドバンドギャップ半導体
で形成し、シリコン半導体で形成された領域30,4
0,70をゲート電極60で挟んだ構造としたことを特
徴とする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、パワー型の電界効
果トランジスタ(MOSFET)に関し、特にオン抵抗
を低減する技術に関するものである。
【0002】
【従来の技術】パワーMOSFETの第1の従来例とし
て、図6に示すようなものがある(H.R.Chang et al "U
LTRA LOW SPECIFIC ON-RESISTANSE UMOS FET" 1986,IED
M, P.642〜645)。同図において、高濃度N+ 型Si基板
35の主面上に、N型Siドレイン領域30が形成され
ている。N型Siドレイン領域30内にP型Siベース
領域40及び高濃度N+ 型Siソース領域70が形成さ
れている。また、高濃度N+ 型Siソース領域70から
N型Siドレイン領域30に到達する溝内にゲート酸化
膜50を介して多結晶Siからなるゲート電極60が形
成されている。さらに、裏面側にはドレイン電極100
が形成され、表面側にはソース電極90が形成されてい
る。
【0003】そして、ドレイン電極100とソース電極
90との間にドレイン電圧が印加された状態で、ゲート
電極60にゲート電圧が印加されると、ゲート電極60
の側壁に沿ったP型Siベース領域40がN型に反転し
てチャネルが形成され、ドレイン電極100からソース
電極90に電流が流れる。
【0004】第1の従来例は、チャネル領域を溝の側壁
に沿って形成するので、チャネルの集積度を向上させる
ことができ、この点で、オン抵抗を低減できるという利
点を持っている。しかし、電流オフ時にドレイン・ソー
ス間のブレイクダウン耐圧を所定の値以上にするにはN
型Siドレイン領域30の濃度を下げ、厚みを厚くしな
ければならずオン抵抗を低減するのには限界があった。
【0005】図7は、パワーMOSFETの第2の従来
例を示している。同図において、高濃度N+ 型SiC基
板10の主面上に、N型SiCドレイン領域20が形成
されている。N型SiCドレイン領域20の上にP型S
iCベース領域45が形成されており、そのP型SiC
ベース領域45内に高濃度N+ 型SiCソース領域75
が形成されている。また、高濃度N+ 型SiCソース領
域75からN型SiCドレイン領域20に到達する溝内
にゲート酸化膜50を介して多結晶Siからなるゲート
電極60が形成されている。さらに、前記と同様に、ド
レイン電極100及びソース電極90が形成されてい
る。
【0006】第2の従来例は、半導体材料としてワイド
バンドギャップのSiCを用いているので、N型SiC
ドレイン領域20の濃度を上げ、厚みを薄くすることで
N型SiCドレインの抵抗が低減できるという利点を持
っている。しかし、P型SiCベース領域45の反転層
の電子移動度がSiより一桁近く低く、チャネルの抵抗
が増大してオン抵抗を低減するのには限界があった。
【0007】
【発明が解決しようとする課題】第1の従来例では、電
流オフ時にドレイン・ソース間のブレイクダウン耐圧を
所定の値以上にするにはN型Siドレイン領域30の濃
度を下げ、厚みを厚くしなければならず、このためオン
抵抗を低減するのに限界があるという問題点があった。
一方、第2の従来例では、P型SiCベース領域45の
反転層の電子移動度がSiより一桁近く低く、チャネル
の抵抗が増大し、このためオン抵抗を低減するのに限界
があるという問題点があった。
【0008】本発明は、このような従来の問題点に着目
してなされたもので、チャネル抵抗を増大させることな
く、ドレイン抵抗を大幅に低減することでオン抵抗を低
減することができる電界効果トランジスタを提供するこ
とを目的とする。
【0009】
【課題を解決するための手段】上記課題を解決するため
に、請求項1記載の発明は、ドレイン領域、ソース領
域、複数のゲート電極及び該ゲート電極に印加されるゲ
ート電圧によって伝導度が変調されるチャネル領域を有
してなる電界効果トランジスタにおいて、前記ソース領
域及びチャネル領域をシリコン半導体で形成し、前記ド
レイン領域の少なくとも一部をシリコン半導体よりもバ
ンドギャップの大きいワイドバンドギャップ半導体で形
成し、前記シリコン半導体で形成された領域を前記ゲー
ト電極で挟んだ構造としてなることを要旨とする。
【0010】請求項2記載の発明は、ドレイン領域とな
るシリコン半導体よりもバンドギャップの大きい第1導
電型のワイドバンドギャップ半導体の主面側に第1導電
型のシリコン半導体ドレイン領域を形成し、該第1導電
型のシリコン半導体ドレイン領域内に第2導電型のシリ
コン半導体ベース領域を形成し、該第2導電型のシリコ
ン半導体ベース領域内に高濃度第1導電型のシリコン半
導体ソース領域を形成し、該シリコン半導体ソース領域
から前記ワイドバンドギャップ半導体に達する複数個の
溝を形成し、該各溝の内部にゲート絶縁膜を介してゲー
ト電極を形成してなることを要旨とする。
【0011】請求項3記載の発明は、シリコン半導体よ
りもバンドギャップの大きい第1導電型のワイドバンド
ギャップ半導体の主面側に第2導電型のシリコン半導体
ベース領域を形成し、該第2導電型のシリコン半導体ベ
ース領域内に高濃度第1導電型のシリコン半導体ソース
領域を形成し、該シリコン半導体ソース領域から前記ワ
イドバンドギャップ半導体に達する複数個の溝を形成
し、該各溝の内部にゲート絶縁膜を介してゲート電極を
形成してなることを要旨とする。
【0012】請求項4記載の発明は、上記請求項1,2
又は3記載の電界効果トランジスタにおいて、前記ワイ
ドバンドギャップ半導体はシリコンカーバイドを用いて
なることを要旨とする。
【0013】
【発明の効果】請求項1記載の発明によれば、伝導度が
変調されるチャネル領域を電子移動度の大きいシリコン
半導体で形成することで、電流オン時におけるチャネル
抵抗の増大を抑えることが可能となる。一方、電流オフ
時においてドレイン・ソース間に高電圧のドレイン電圧
が印加された場合、ゲート電極間の距離が十分に近い
と、ゲート電極に挟まれたシリコン半導体領域がピンチ
オフされ、ドレイン電圧の大部分はドレイン領域を構成
するワイドバンドギャップ半導体側にかかる。即ち、シ
リコン半導体領域にかかる電界がゲート電極でシールド
されてドレイン電圧の大部分は臨界電界の高いワイドバ
ンドギャップ半導体側にかかる。したがって、ドレイン
領域を構成するワイドバンドギャップ半導体の厚みを薄
くしてもブレイクダウン耐圧を確保することができ、ド
レイン抵抗を低減することが可能となってオン抵抗を低
減することができる。
【0014】請求項2記載の発明によれば、ドレイン領
域は、底部側をワイドバンドギャップ半導体で形成し、
シリコン半導体ベース領域に接する上部側をシリコン半
導体で形成し、このシリコン半導体ドレイン領域をシリ
コン半導体ベース領域及びシリコン半導体ソース領域と
ともにゲート電極で挟んだ構造とすることで、上記請求
項1記載の発明の作用と同様の作用により、チャネル抵
抗を増加させることなくドレイン抵抗を低減することが
可能となってオン抵抗を低減することができる。
【0015】請求項3記載の発明によれば、ドレイン領
域の全体をワイドバンドギャップ半導体で形成すること
で、前記請求項1記載の発明の作用と同様の作用によ
り、チャネル抵抗を増加させることなく一層ドレイン抵
抗を低減することが可能となってオン抵抗を一層低減す
ることができる。
【0016】請求項4記載の発明によれば、シリコンカ
ーバイドは、臨界電界がシリコン半導体に比べて10倍
程度高いことから、ドレイン領域の厚みを十分に薄くす
ることができてドレイン抵抗を大幅に低減することが可
能となり、オン抵抗を十分に低減することができる。
【0017】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
【0018】図1は、本発明の第1の実施の形態を示す
図である。なお、図1等及び後述の第2の実施の形態を
示す図において、前記図6、図7における部材及び部位
と同一ないし均等のものは、前記と同一符号を以って示
す。
【0019】まず、図1(a)を用いて、MOSFET
の構成を説明する。高濃度N+ 型SiC(シリコンカー
バイド)基板10の一主面上にN型SiCドレイン領域
20が形成されている。N型SiCドレイン領域20の
上にN型Siドレイン領域30が形成され、そのN型S
iドレイン領域30内にチャネル領域となるP型Siベ
ース領域40が形成されている。P型Siベース領域4
0の表面には高濃度N+ 型Siソース領域70及び高濃
度P+ 型Siベース領域80が形成されている。高濃度
+ 型Siソース領域70からN型SiCドレイン領域
20に到達する溝の底部には500Å〜数千Åの厚い酸
化膜25が形成されており、溝の側壁には100Å〜1
000Åのゲート酸化膜(絶縁膜)50が形成されてい
る。溝の内部には例えば多結晶Siよりなるゲート電極
60が形成されている。そして高濃度N+ 型SiC基板
10の裏面にはドレイン電極100が形成されている。
また、高濃度N+ 型Siソース領域70及び高濃度P+
型Siベース領域80と接続されたソース電極90が形
成されている。ソース電極90はゲート電極とは酸化膜
55により絶縁されている。
【0020】次に、上述のように構成されたMOSFE
Tの作用を説明する。ドレイン・ソース間のブレイクダ
ウン耐圧Vbと、N型Siドレイン領域30もしくはN
型SiCドレイン領域20の不純物濃度Ndとの間には
一次元近似モデルにより次式の関係がある。
【0021】 Nd=ε・Ec2 /(2q・Vb) …(1) ここでεは誘電率、qは素電荷、Ecは臨界電界であ
る。このとき空乏層の幅Wは W=2Vb/Ec …(2) で表される。よってN型Siドレイン領域30もしくは
N型SiCドレイン領域20の抵抗Rdは
【数1】 Rd=W/(q・Nd・μn )=4Vb2 /(ε・μn ・Ec3 ) …(3) となる。ここでμn は各材料におけるバルク中の電子移
動度である。例えばSiCのようなワイドバンドギャッ
プ半導体はSiと比べて臨界電界Ecが10倍近くある
のでドレイン抵抗Rdを大幅に低減できる。Siの場
合、近似的に Nd=2.01×1018・Vb-4/3 …(4) W=2.58×10-6・Vb7/6 …(5) の関係が成り立つ。
【0022】図6の第1の従来例に示したように、20
0V系のMOSFETをSi半導体で形成する場合、N
型Siドレイン領域30の濃度は1.7E15cm-3
厚みは12.5μmとなる。このときのSiバルク中の
電子移動度μn を1340cm2 /V・sとすると、N
型Siドレイン領域30の抵抗は3.4×10-3Ωcm
2 となる。
【0023】図1(a)の本実施の形態に示すように、
200V系のMOSFETのドレイン領域の一部をSi
C半導体で形成する場合、SiCに対して実験より得ら
れている式 Ec=1.95×104 Nd0.131 …(6) を用いると、N型SiCドレイン領域20の濃度は1.
6E17cm-3で厚みは1.2μmとなる。N型Siド
レイン領域30のゲート電極60と対向している領域に
はゲート電圧によって低抵抗の蓄積層が形成されるの
で、N型SiCドレイン領域20の抵抗のみについて考
慮する。SiCバルク中の電子移動度μn を300cm
2 /V・sとすると、N型SiCドレイン領域20の抵
抗は1.6×10-5Ωcm2 となり、Siに対して2桁
低減可能となる。
【0024】次に、電流がオフ状態について考える。オ
フ状態においてドレイン・ソース間に高電圧が印加され
た場合の電位分布を図1(b)に示す。ゲート電極60
の溝と溝との距離が十分に近いと、溝と溝に挟まれたS
i半導体領域の電界がピンチオフされ、電圧の大部分は
溝底部の酸化膜25とN型SiCドレイン領域20に印
加される。よってドレイン・ソース間のブレイクダウン
耐圧VbはN型SiCドレイン領域20の臨界電界によ
って決定される。本実施の形態においては、溝の底部を
厚い酸化膜25で形成しているので、ゲート酸化膜50
耐圧より容易に素子のブレイクダウン耐圧向上が可能と
なる。
【0025】また、本実施の形態におけるN型Siドレ
イン領域30の部分をN型SiCドレイン領域20で形
成し、P型Siベース領域40とN型SiCドレイン領
域20を接続させる構造としても上記と同様にオン抵抗
が低減可能となる。
【0026】次に、本実施の形態のMOSFETの製造
方法を図2〜図4を用いて説明する。高濃度N+ 型Si
C基板10の上にN型SiCドレイン領域20が形成さ
れている。N型SiCドレイン領域20の一主面内に酸
化膜25が形成されている(図2(a))。N型Siド
レイン領域30を、例えばウェーハ貼り合わせ技術によ
りN型SiCドレイン領域20に接続して形成する(図
2(b))。N型Siドレイン領域30を所定の厚さま
で研削した後、P型Siベース領域40を形成する(図
2(c))。酸化膜25に到達する溝65を形成する
(図3(a))。溝65の側壁にゲート酸化膜50を形
成する(図3(b))。溝65の内部に、例えば多結晶
Siよりなるゲート電極60を形成する(図3
(c))。ゲート電極60の表面に酸化膜55を形成
し、P型Siベース領域40の表面の一部分に高濃度N
+ 型Siソース領域70を形成する(図4(a))。高
濃度P+ 型Siベース領域80を形成して、ソース電極
90及びドレイン電極100を形成する(図4
(b))。
【0027】図5には、本発明の第2の実施の形態を示
す。本実施の形態では、P型Si基板110の一主面側
に酸化膜120及び例えばシリサイドよりなる低抵抗層
130が形成されている。低抵抗層130の上にN型S
iCドレイン領域20が形成されている。N型SiCド
レイン領域20の上にN型Siドレイン領域30が形成
され、そのN型Siドレイン領域30内にP型Siベー
ス領域40が形成されている。N型Siドレイン領域3
0の一部分に高濃度N+ 型Siドレイン取り出し領域1
40が形成されている。高濃度N+ 型Siソース領域7
0、溝の底部の厚い酸化膜25及びゲート酸化膜50、
溝内部のゲート電極60等の構成は前記第1の実施の形
態の場合とほぼ同様である。高濃度N+ 型Siドレイン
取り出し領域140と対向する溝の側壁には500Å〜
数千Åの厚い酸化膜150が形成されている。そして素
子の同一主面側にドレイン電極105及びソース電極9
0が形成されており、酸化膜160によって他のMOS
FETと絶縁されている。
【0028】本実施の形態においては、ソース、ゲー
ト、ドレインの各電極が素子の同一主面側に形成されて
いるので複数の出力トランジスタを同一チップ上に集積
することが可能となる。
【図面の簡単な説明】
【図1】本発明に係るMOSFETの第1の実施の形態
を示す構成図及びオフ時の電位分布図である。
【図2】上記第1の実施の形態の製造方法を示す工程図
である。
【図3】図2に続く工程図である。
【図4】図3に続く工程図である。
【図5】本発明の第2の実施の形態の構成を示す断面図
である。
【図6】MOSFETの第1の従来例を示す断面図であ
る。
【図7】MOSFETの第2の従来例を示す断面図であ
る。
【符号の説明】
10 高濃度N+ 型SiC基板 20 N型SiCドレイン領域 30 N型Siドレイン領域 40 P型ベース領域(チャネル領域) 50 ゲート酸化膜(絶縁膜) 60 ゲート電極 65 溝 70 高濃度N+ 型Siソース領域 80 高濃度P+ 型Siベース領域 90 ソース電極 100 ドレイン電極

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 ドレイン領域、ソース領域、複数のゲー
    ト電極及び該ゲート電極に印加されるゲート電圧によっ
    て伝導度が変調されるチャネル領域を有してなる電界効
    果トランジスタにおいて、前記ソース領域及びチャネル
    領域をシリコン半導体で形成し、前記ドレイン領域の少
    なくとも一部をシリコン半導体よりもバンドギャップの
    大きいワイドバンドギャップ半導体で形成し、前記シリ
    コン半導体で形成された領域を前記ゲート電極で挟んだ
    構造としてなることを特徴とする電界効果トランジス
    タ。
  2. 【請求項2】 ドレイン領域となるシリコン半導体より
    もバンドギャップの大きい第1導電型のワイドバンドギ
    ャップ半導体の主面側に第1導電型のシリコン半導体ド
    レイン領域を形成し、該第1導電型のシリコン半導体ド
    レイン領域内に第2導電型のシリコン半導体ベース領域
    を形成し、該第2導電型のシリコン半導体ベース領域内
    に高濃度第1導電型のシリコン半導体ソース領域を形成
    し、該シリコン半導体ソース領域から前記ワイドバンド
    ギャップ半導体に達する複数個の溝を形成し、該各溝の
    内部にゲート絶縁膜を介してゲート電極を形成してなる
    ことを特徴とする電界効果トランジスタ。
  3. 【請求項3】 ドレイン領域となるシリコン半導体より
    もバンドギャップの大きい第1導電型のワイドバンドギ
    ャップ半導体の主面側に第2導電型のシリコン半導体ベ
    ース領域を形成し、該第2導電型のシリコン半導体ベー
    ス領域内に高濃度第1導電型のシリコン半導体ソース領
    域を形成し、該シリコン半導体ソース領域から前記ワイ
    ドバンドギャップ半導体に達する複数個の溝を形成し、
    該各溝の内部にゲート絶縁膜を介してゲート電極を形成
    してなることを特徴とする電界効果トランジスタ。
  4. 【請求項4】 前記ワイドバンドギャップ半導体はシリ
    コンカーバイドを用いてなることを特徴とする請求項
    1,2又は3記載の電界効果トランジスタ。
JP00865696A 1996-01-22 1996-01-22 電界効果トランジスタ Expired - Fee Related JP3402043B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP00865696A JP3402043B2 (ja) 1996-01-22 1996-01-22 電界効果トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP00865696A JP3402043B2 (ja) 1996-01-22 1996-01-22 電界効果トランジスタ

Publications (2)

Publication Number Publication Date
JPH09199721A true JPH09199721A (ja) 1997-07-31
JP3402043B2 JP3402043B2 (ja) 2003-04-28

Family

ID=11698985

Family Applications (1)

Application Number Title Priority Date Filing Date
JP00865696A Expired - Fee Related JP3402043B2 (ja) 1996-01-22 1996-01-22 電界効果トランジスタ

Country Status (1)

Country Link
JP (1) JP3402043B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1641030A2 (en) * 2004-09-28 2006-03-29 Nissan Motor Co., Ltd. Method of manufacturing semiconductor device
JP2008060537A (ja) * 2006-07-31 2008-03-13 Sanyo Electric Co Ltd 半導体装置及びその製造方法
KR100879588B1 (ko) * 2003-12-19 2009-01-21 써드 디멘존 세미컨덕터, 인코포레이티드 슈퍼접합 장치를 제조하기 위한 평탄화 방법
EP1519419A3 (en) * 2003-09-24 2010-01-13 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
JP2010245196A (ja) * 2009-04-02 2010-10-28 Elpida Memory Inc 半導体装置およびその製造方法
JP2011080796A (ja) * 2009-10-05 2011-04-21 Mitsubishi Electric Corp 半導体素子のパッケージおよびそのテストソケット

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1519419A3 (en) * 2003-09-24 2010-01-13 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
US8053320B2 (en) 2003-09-24 2011-11-08 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
EP2560210A1 (en) * 2003-09-24 2013-02-20 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
US8507345B2 (en) 2003-09-24 2013-08-13 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
KR100879588B1 (ko) * 2003-12-19 2009-01-21 써드 디멘존 세미컨덕터, 인코포레이티드 슈퍼접합 장치를 제조하기 위한 평탄화 방법
EP1641030A2 (en) * 2004-09-28 2006-03-29 Nissan Motor Co., Ltd. Method of manufacturing semiconductor device
EP1641030A3 (en) * 2004-09-28 2010-01-13 Nissan Motor Co., Ltd. Method of manufacturing semiconductor device
JP2008060537A (ja) * 2006-07-31 2008-03-13 Sanyo Electric Co Ltd 半導体装置及びその製造方法
JP2010245196A (ja) * 2009-04-02 2010-10-28 Elpida Memory Inc 半導体装置およびその製造方法
JP2011080796A (ja) * 2009-10-05 2011-04-21 Mitsubishi Electric Corp 半導体素子のパッケージおよびそのテストソケット

Also Published As

Publication number Publication date
JP3402043B2 (ja) 2003-04-28

Similar Documents

Publication Publication Date Title
US8237195B2 (en) Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate
JP3291957B2 (ja) 縦型トレンチmisfetおよびその製造方法
JP3393148B2 (ja) 高電圧パワートランジスタ
JP3327135B2 (ja) 電界効果トランジスタ
US8035112B1 (en) SIC power DMOSFET with self-aligned source contact
US7476932B2 (en) U-shape metal-oxide-semiconductor (UMOS) gate structure for high power MOS-based semiconductor devices
KR20010090598A (ko) 드레인 확장 영역을 갖는 횡형 박막 실리콘 온절연체(soi) pmos 디바이스
US7074681B2 (en) Semiconductor component and method of manufacturing
JP3219045B2 (ja) 縦型misfetの製造方法
JPH08274335A (ja) シリコンカーバイドmosfet
SE513284C2 (sv) Halvledarkomponent med linjär ström-till-spänningskarasterik
SE513284C3 (sv) Halvledarkomponent med linjär ström-till-spänningskarakteristik
JP2002164541A (ja) 半導体装置およびその製造方法
US5381031A (en) Semiconductor device with reduced high voltage termination area and high breakdown voltage
JPS63266882A (ja) 縦型絶縁ゲ−ト電界効果トランジスタ
KR20010020486A (ko) 폭이 넓은 밴드갭 반도체 내의 전력 소자
US20010045615A1 (en) High band gap layer to isolate wells in high voltage power integrated circuits
JP4447768B2 (ja) フィールドmosトランジスタおよびそれを含む半導体集積回路
JP3402043B2 (ja) 電界効果トランジスタ
Ueda et al. A new vertical double diffused MOSFET—the self-aligned terraced-gate MOSFET
EP0654827A1 (en) Integrated power cascode
JPH10107269A (ja) 電界効果によって制御可能な半導体デバイス及びその製造方法
JPH09246545A (ja) 電力用半導体素子
JPS626352B2 (ja)
JPH10242454A (ja) 半導体装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080229

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090228

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090228

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100228

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100228

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110228

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120229

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120229

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130228

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130228

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140228

Year of fee payment: 11

LAPS Cancellation because of no payment of annual fees