JPH09199721A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- 230000005669 field effect Effects 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 66
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 43
- 239000010703 silicon Substances 0.000 claims abstract description 43
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 39
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 39
- 230000015556 catabolic process Effects 0.000 description 8
- 230000005684 electric field Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】 本発明は、チャネル抵抗を増大させることな
く、ドレイン抵抗を大幅に低減することでオン抵抗を低
減することを目的とする。 【解決手段】 ソース領域７０及びチャネルが形成され
るベース領域４０をシリコン半導体で形成し、ドレイン
領域２０，３０の少なくとも一部をシリコン半導体より
もバンドギャップの大きいワイドバンドギャップ半導体
で形成し、シリコン半導体で形成された領域３０，４
０，７０をゲート電極６０で挟んだ構造としたことを特
徴とする。
く、ドレイン抵抗を大幅に低減することでオン抵抗を低
減することを目的とする。 【解決手段】 ソース領域７０及びチャネルが形成され
るベース領域４０をシリコン半導体で形成し、ドレイン
領域２０，３０の少なくとも一部をシリコン半導体より
もバンドギャップの大きいワイドバンドギャップ半導体
で形成し、シリコン半導体で形成された領域３０，４
０，７０をゲート電極６０で挟んだ構造としたことを特
徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、パワー型の電界効
果トランジスタ（ＭＯＳＦＥＴ）に関し、特にオン抵抗
を低減する技術に関するものである。
果トランジスタ（ＭＯＳＦＥＴ）に関し、特にオン抵抗
を低減する技術に関するものである。
【０００２】
【従来の技術】パワーＭＯＳＦＥＴの第１の従来例とし
て、図６に示すようなものがある（H.R.Chang et al "U
LTRA LOW SPECIFIC ON-RESISTANSE UMOS FET" 1986,IED
M, P.642〜645)。同図において、高濃度Ｎ+ 型Ｓｉ基板
３５の主面上に、Ｎ型Ｓｉドレイン領域３０が形成され
ている。Ｎ型Ｓｉドレイン領域３０内にＰ型Ｓｉベース
領域４０及び高濃度Ｎ+ 型Ｓｉソース領域７０が形成さ
れている。また、高濃度Ｎ+ 型Ｓｉソース領域７０から
Ｎ型Ｓｉドレイン領域３０に到達する溝内にゲート酸化
膜５０を介して多結晶Ｓｉからなるゲート電極６０が形
成されている。さらに、裏面側にはドレイン電極１００
が形成され、表面側にはソース電極９０が形成されてい
る。
て、図６に示すようなものがある（H.R.Chang et al "U
LTRA LOW SPECIFIC ON-RESISTANSE UMOS FET" 1986,IED
M, P.642〜645)。同図において、高濃度Ｎ+ 型Ｓｉ基板
３５の主面上に、Ｎ型Ｓｉドレイン領域３０が形成され
ている。Ｎ型Ｓｉドレイン領域３０内にＰ型Ｓｉベース
領域４０及び高濃度Ｎ+ 型Ｓｉソース領域７０が形成さ
れている。また、高濃度Ｎ+ 型Ｓｉソース領域７０から
Ｎ型Ｓｉドレイン領域３０に到達する溝内にゲート酸化
膜５０を介して多結晶Ｓｉからなるゲート電極６０が形
成されている。さらに、裏面側にはドレイン電極１００
が形成され、表面側にはソース電極９０が形成されてい
る。
【０００３】そして、ドレイン電極１００とソース電極
９０との間にドレイン電圧が印加された状態で、ゲート
電極６０にゲート電圧が印加されると、ゲート電極６０
の側壁に沿ったＰ型Ｓｉベース領域４０がＮ型に反転し
てチャネルが形成され、ドレイン電極１００からソース
電極９０に電流が流れる。
９０との間にドレイン電圧が印加された状態で、ゲート
電極６０にゲート電圧が印加されると、ゲート電極６０
の側壁に沿ったＰ型Ｓｉベース領域４０がＮ型に反転し
てチャネルが形成され、ドレイン電極１００からソース
電極９０に電流が流れる。
【０００４】第１の従来例は、チャネル領域を溝の側壁
に沿って形成するので、チャネルの集積度を向上させる
ことができ、この点で、オン抵抗を低減できるという利
点を持っている。しかし、電流オフ時にドレイン・ソー
ス間のブレイクダウン耐圧を所定の値以上にするにはＮ
型Ｓｉドレイン領域３０の濃度を下げ、厚みを厚くしな
ければならずオン抵抗を低減するのには限界があった。
に沿って形成するので、チャネルの集積度を向上させる
ことができ、この点で、オン抵抗を低減できるという利
点を持っている。しかし、電流オフ時にドレイン・ソー
ス間のブレイクダウン耐圧を所定の値以上にするにはＮ
型Ｓｉドレイン領域３０の濃度を下げ、厚みを厚くしな
ければならずオン抵抗を低減するのには限界があった。
【０００５】図７は、パワーＭＯＳＦＥＴの第２の従来
例を示している。同図において、高濃度Ｎ+ 型ＳｉＣ基
板１０の主面上に、Ｎ型ＳｉＣドレイン領域２０が形成
されている。Ｎ型ＳｉＣドレイン領域２０の上にＰ型Ｓ
ｉＣベース領域４５が形成されており、そのＰ型ＳｉＣ
ベース領域４５内に高濃度Ｎ+ 型ＳｉＣソース領域７５
が形成されている。また、高濃度Ｎ+ 型ＳｉＣソース領
域７５からＮ型ＳｉＣドレイン領域２０に到達する溝内
にゲート酸化膜５０を介して多結晶Ｓｉからなるゲート
電極６０が形成されている。さらに、前記と同様に、ド
レイン電極１００及びソース電極９０が形成されてい
る。
例を示している。同図において、高濃度Ｎ+ 型ＳｉＣ基
板１０の主面上に、Ｎ型ＳｉＣドレイン領域２０が形成
されている。Ｎ型ＳｉＣドレイン領域２０の上にＰ型Ｓ
ｉＣベース領域４５が形成されており、そのＰ型ＳｉＣ
ベース領域４５内に高濃度Ｎ+ 型ＳｉＣソース領域７５
が形成されている。また、高濃度Ｎ+ 型ＳｉＣソース領
域７５からＮ型ＳｉＣドレイン領域２０に到達する溝内
にゲート酸化膜５０を介して多結晶Ｓｉからなるゲート
電極６０が形成されている。さらに、前記と同様に、ド
レイン電極１００及びソース電極９０が形成されてい
る。
【０００６】第２の従来例は、半導体材料としてワイド
バンドギャップのＳｉＣを用いているので、Ｎ型ＳｉＣ
ドレイン領域２０の濃度を上げ、厚みを薄くすることで
Ｎ型ＳｉＣドレインの抵抗が低減できるという利点を持
っている。しかし、Ｐ型ＳｉＣベース領域４５の反転層
の電子移動度がＳｉより一桁近く低く、チャネルの抵抗
が増大してオン抵抗を低減するのには限界があった。
バンドギャップのＳｉＣを用いているので、Ｎ型ＳｉＣ
ドレイン領域２０の濃度を上げ、厚みを薄くすることで
Ｎ型ＳｉＣドレインの抵抗が低減できるという利点を持
っている。しかし、Ｐ型ＳｉＣベース領域４５の反転層
の電子移動度がＳｉより一桁近く低く、チャネルの抵抗
が増大してオン抵抗を低減するのには限界があった。
【０００７】
【発明が解決しようとする課題】第１の従来例では、電
流オフ時にドレイン・ソース間のブレイクダウン耐圧を
所定の値以上にするにはＮ型Ｓｉドレイン領域３０の濃
度を下げ、厚みを厚くしなければならず、このためオン
抵抗を低減するのに限界があるという問題点があった。
一方、第２の従来例では、Ｐ型ＳｉＣベース領域４５の
反転層の電子移動度がＳｉより一桁近く低く、チャネル
の抵抗が増大し、このためオン抵抗を低減するのに限界
があるという問題点があった。
流オフ時にドレイン・ソース間のブレイクダウン耐圧を
所定の値以上にするにはＮ型Ｓｉドレイン領域３０の濃
度を下げ、厚みを厚くしなければならず、このためオン
抵抗を低減するのに限界があるという問題点があった。
一方、第２の従来例では、Ｐ型ＳｉＣベース領域４５の
反転層の電子移動度がＳｉより一桁近く低く、チャネル
の抵抗が増大し、このためオン抵抗を低減するのに限界
があるという問題点があった。
【０００８】本発明は、このような従来の問題点に着目
してなされたもので、チャネル抵抗を増大させることな
く、ドレイン抵抗を大幅に低減することでオン抵抗を低
減することができる電界効果トランジスタを提供するこ
とを目的とする。
してなされたもので、チャネル抵抗を増大させることな
く、ドレイン抵抗を大幅に低減することでオン抵抗を低
減することができる電界効果トランジスタを提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、ドレイン領域、ソース領
域、複数のゲート電極及び該ゲート電極に印加されるゲ
ート電圧によって伝導度が変調されるチャネル領域を有
してなる電界効果トランジスタにおいて、前記ソース領
域及びチャネル領域をシリコン半導体で形成し、前記ド
レイン領域の少なくとも一部をシリコン半導体よりもバ
ンドギャップの大きいワイドバンドギャップ半導体で形
成し、前記シリコン半導体で形成された領域を前記ゲー
ト電極で挟んだ構造としてなることを要旨とする。
に、請求項１記載の発明は、ドレイン領域、ソース領
域、複数のゲート電極及び該ゲート電極に印加されるゲ
ート電圧によって伝導度が変調されるチャネル領域を有
してなる電界効果トランジスタにおいて、前記ソース領
域及びチャネル領域をシリコン半導体で形成し、前記ド
レイン領域の少なくとも一部をシリコン半導体よりもバ
ンドギャップの大きいワイドバンドギャップ半導体で形
成し、前記シリコン半導体で形成された領域を前記ゲー
ト電極で挟んだ構造としてなることを要旨とする。
【００１０】請求項２記載の発明は、ドレイン領域とな
るシリコン半導体よりもバンドギャップの大きい第１導
電型のワイドバンドギャップ半導体の主面側に第１導電
型のシリコン半導体ドレイン領域を形成し、該第１導電
型のシリコン半導体ドレイン領域内に第２導電型のシリ
コン半導体ベース領域を形成し、該第２導電型のシリコ
ン半導体ベース領域内に高濃度第１導電型のシリコン半
導体ソース領域を形成し、該シリコン半導体ソース領域
から前記ワイドバンドギャップ半導体に達する複数個の
溝を形成し、該各溝の内部にゲート絶縁膜を介してゲー
ト電極を形成してなることを要旨とする。
るシリコン半導体よりもバンドギャップの大きい第１導
電型のワイドバンドギャップ半導体の主面側に第１導電
型のシリコン半導体ドレイン領域を形成し、該第１導電
型のシリコン半導体ドレイン領域内に第２導電型のシリ
コン半導体ベース領域を形成し、該第２導電型のシリコ
ン半導体ベース領域内に高濃度第１導電型のシリコン半
導体ソース領域を形成し、該シリコン半導体ソース領域
から前記ワイドバンドギャップ半導体に達する複数個の
溝を形成し、該各溝の内部にゲート絶縁膜を介してゲー
ト電極を形成してなることを要旨とする。
【００１１】請求項３記載の発明は、シリコン半導体よ
りもバンドギャップの大きい第１導電型のワイドバンド
ギャップ半導体の主面側に第２導電型のシリコン半導体
ベース領域を形成し、該第２導電型のシリコン半導体ベ
ース領域内に高濃度第１導電型のシリコン半導体ソース
領域を形成し、該シリコン半導体ソース領域から前記ワ
イドバンドギャップ半導体に達する複数個の溝を形成
し、該各溝の内部にゲート絶縁膜を介してゲート電極を
形成してなることを要旨とする。
りもバンドギャップの大きい第１導電型のワイドバンド
ギャップ半導体の主面側に第２導電型のシリコン半導体
ベース領域を形成し、該第２導電型のシリコン半導体ベ
ース領域内に高濃度第１導電型のシリコン半導体ソース
領域を形成し、該シリコン半導体ソース領域から前記ワ
イドバンドギャップ半導体に達する複数個の溝を形成
し、該各溝の内部にゲート絶縁膜を介してゲート電極を
形成してなることを要旨とする。
【００１２】請求項４記載の発明は、上記請求項１，２
又は３記載の電界効果トランジスタにおいて、前記ワイ
ドバンドギャップ半導体はシリコンカーバイドを用いて
なることを要旨とする。
又は３記載の電界効果トランジスタにおいて、前記ワイ
ドバンドギャップ半導体はシリコンカーバイドを用いて
なることを要旨とする。
【００１３】
【発明の効果】請求項１記載の発明によれば、伝導度が
変調されるチャネル領域を電子移動度の大きいシリコン
半導体で形成することで、電流オン時におけるチャネル
抵抗の増大を抑えることが可能となる。一方、電流オフ
時においてドレイン・ソース間に高電圧のドレイン電圧
が印加された場合、ゲート電極間の距離が十分に近い
と、ゲート電極に挟まれたシリコン半導体領域がピンチ
オフされ、ドレイン電圧の大部分はドレイン領域を構成
するワイドバンドギャップ半導体側にかかる。即ち、シ
リコン半導体領域にかかる電界がゲート電極でシールド
されてドレイン電圧の大部分は臨界電界の高いワイドバ
ンドギャップ半導体側にかかる。したがって、ドレイン
領域を構成するワイドバンドギャップ半導体の厚みを薄
くしてもブレイクダウン耐圧を確保することができ、ド
レイン抵抗を低減することが可能となってオン抵抗を低
減することができる。
変調されるチャネル領域を電子移動度の大きいシリコン
半導体で形成することで、電流オン時におけるチャネル
抵抗の増大を抑えることが可能となる。一方、電流オフ
時においてドレイン・ソース間に高電圧のドレイン電圧
が印加された場合、ゲート電極間の距離が十分に近い
と、ゲート電極に挟まれたシリコン半導体領域がピンチ
オフされ、ドレイン電圧の大部分はドレイン領域を構成
するワイドバンドギャップ半導体側にかかる。即ち、シ
リコン半導体領域にかかる電界がゲート電極でシールド
されてドレイン電圧の大部分は臨界電界の高いワイドバ
ンドギャップ半導体側にかかる。したがって、ドレイン
領域を構成するワイドバンドギャップ半導体の厚みを薄
くしてもブレイクダウン耐圧を確保することができ、ド
レイン抵抗を低減することが可能となってオン抵抗を低
減することができる。
【００１４】請求項２記載の発明によれば、ドレイン領
域は、底部側をワイドバンドギャップ半導体で形成し、
シリコン半導体ベース領域に接する上部側をシリコン半
導体で形成し、このシリコン半導体ドレイン領域をシリ
コン半導体ベース領域及びシリコン半導体ソース領域と
ともにゲート電極で挟んだ構造とすることで、上記請求
項１記載の発明の作用と同様の作用により、チャネル抵
抗を増加させることなくドレイン抵抗を低減することが
可能となってオン抵抗を低減することができる。
域は、底部側をワイドバンドギャップ半導体で形成し、
シリコン半導体ベース領域に接する上部側をシリコン半
導体で形成し、このシリコン半導体ドレイン領域をシリ
コン半導体ベース領域及びシリコン半導体ソース領域と
ともにゲート電極で挟んだ構造とすることで、上記請求
項１記載の発明の作用と同様の作用により、チャネル抵
抗を増加させることなくドレイン抵抗を低減することが
可能となってオン抵抗を低減することができる。
【００１５】請求項３記載の発明によれば、ドレイン領
域の全体をワイドバンドギャップ半導体で形成すること
で、前記請求項１記載の発明の作用と同様の作用によ
り、チャネル抵抗を増加させることなく一層ドレイン抵
抗を低減することが可能となってオン抵抗を一層低減す
ることができる。
域の全体をワイドバンドギャップ半導体で形成すること
で、前記請求項１記載の発明の作用と同様の作用によ
り、チャネル抵抗を増加させることなく一層ドレイン抵
抗を低減することが可能となってオン抵抗を一層低減す
ることができる。
【００１６】請求項４記載の発明によれば、シリコンカ
ーバイドは、臨界電界がシリコン半導体に比べて１０倍
程度高いことから、ドレイン領域の厚みを十分に薄くす
ることができてドレイン抵抗を大幅に低減することが可
能となり、オン抵抗を十分に低減することができる。
ーバイドは、臨界電界がシリコン半導体に比べて１０倍
程度高いことから、ドレイン領域の厚みを十分に薄くす
ることができてドレイン抵抗を大幅に低減することが可
能となり、オン抵抗を十分に低減することができる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。
に基づいて説明する。
【００１８】図１は、本発明の第１の実施の形態を示す
図である。なお、図１等及び後述の第２の実施の形態を
示す図において、前記図６、図７における部材及び部位
と同一ないし均等のものは、前記と同一符号を以って示
す。
図である。なお、図１等及び後述の第２の実施の形態を
示す図において、前記図６、図７における部材及び部位
と同一ないし均等のものは、前記と同一符号を以って示
す。
【００１９】まず、図１（ａ）を用いて、ＭＯＳＦＥＴ
の構成を説明する。高濃度Ｎ+ 型ＳｉＣ（シリコンカー
バイド）基板１０の一主面上にＮ型ＳｉＣドレイン領域
２０が形成されている。Ｎ型ＳｉＣドレイン領域２０の
上にＮ型Ｓｉドレイン領域３０が形成され、そのＮ型Ｓ
ｉドレイン領域３０内にチャネル領域となるＰ型Ｓｉベ
ース領域４０が形成されている。Ｐ型Ｓｉベース領域４
０の表面には高濃度Ｎ+ 型Ｓｉソース領域７０及び高濃
度Ｐ+ 型Ｓｉベース領域８０が形成されている。高濃度
Ｎ+ 型Ｓｉソース領域７０からＮ型ＳｉＣドレイン領域
２０に到達する溝の底部には５００Å〜数千Åの厚い酸
化膜２５が形成されており、溝の側壁には１００Å〜１
０００Åのゲート酸化膜（絶縁膜）５０が形成されてい
る。溝の内部には例えば多結晶Ｓｉよりなるゲート電極
６０が形成されている。そして高濃度Ｎ+ 型ＳｉＣ基板
１０の裏面にはドレイン電極１００が形成されている。
また、高濃度Ｎ+ 型Ｓｉソース領域７０及び高濃度Ｐ+
型Ｓｉベース領域８０と接続されたソース電極９０が形
成されている。ソース電極９０はゲート電極とは酸化膜
５５により絶縁されている。
の構成を説明する。高濃度Ｎ+ 型ＳｉＣ（シリコンカー
バイド）基板１０の一主面上にＮ型ＳｉＣドレイン領域
２０が形成されている。Ｎ型ＳｉＣドレイン領域２０の
上にＮ型Ｓｉドレイン領域３０が形成され、そのＮ型Ｓ
ｉドレイン領域３０内にチャネル領域となるＰ型Ｓｉベ
ース領域４０が形成されている。Ｐ型Ｓｉベース領域４
０の表面には高濃度Ｎ+ 型Ｓｉソース領域７０及び高濃
度Ｐ+ 型Ｓｉベース領域８０が形成されている。高濃度
Ｎ+ 型Ｓｉソース領域７０からＮ型ＳｉＣドレイン領域
２０に到達する溝の底部には５００Å〜数千Åの厚い酸
化膜２５が形成されており、溝の側壁には１００Å〜１
０００Åのゲート酸化膜（絶縁膜）５０が形成されてい
る。溝の内部には例えば多結晶Ｓｉよりなるゲート電極
６０が形成されている。そして高濃度Ｎ+ 型ＳｉＣ基板
１０の裏面にはドレイン電極１００が形成されている。
また、高濃度Ｎ+ 型Ｓｉソース領域７０及び高濃度Ｐ+
型Ｓｉベース領域８０と接続されたソース電極９０が形
成されている。ソース電極９０はゲート電極とは酸化膜
５５により絶縁されている。
【００２０】次に、上述のように構成されたＭＯＳＦＥ
Ｔの作用を説明する。ドレイン・ソース間のブレイクダ
ウン耐圧Ｖｂと、Ｎ型Ｓｉドレイン領域３０もしくはＮ
型ＳｉＣドレイン領域２０の不純物濃度Ｎｄとの間には
一次元近似モデルにより次式の関係がある。
Ｔの作用を説明する。ドレイン・ソース間のブレイクダ
ウン耐圧Ｖｂと、Ｎ型Ｓｉドレイン領域３０もしくはＮ
型ＳｉＣドレイン領域２０の不純物濃度Ｎｄとの間には
一次元近似モデルにより次式の関係がある。
【００２１】 Ｎｄ＝ε・Ｅｃ2 ／（２ｑ・Ｖｂ） …（１） ここでεは誘電率、ｑは素電荷、Ｅｃは臨界電界であ
る。このとき空乏層の幅Ｗは Ｗ＝２Ｖｂ／Ｅｃ …（２） で表される。よってＮ型Ｓｉドレイン領域３０もしくは
Ｎ型ＳｉＣドレイン領域２０の抵抗Ｒｄは
る。このとき空乏層の幅Ｗは Ｗ＝２Ｖｂ／Ｅｃ …（２） で表される。よってＮ型Ｓｉドレイン領域３０もしくは
Ｎ型ＳｉＣドレイン領域２０の抵抗Ｒｄは
【数１】 Ｒｄ＝Ｗ／（ｑ・Ｎｄ・μn ）＝４Ｖｂ2 ／（ε・μn ・Ｅｃ3 ） …（３） となる。ここでμn は各材料におけるバルク中の電子移
動度である。例えばＳｉＣのようなワイドバンドギャッ
プ半導体はＳｉと比べて臨界電界Ｅｃが１０倍近くある
のでドレイン抵抗Ｒｄを大幅に低減できる。Ｓｉの場
合、近似的に Ｎｄ＝２．０１×１０18・Ｖｂ-4/3 …（４） Ｗ＝２．５８×１０-6・Ｖｂ7/6 …（５） の関係が成り立つ。
動度である。例えばＳｉＣのようなワイドバンドギャッ
プ半導体はＳｉと比べて臨界電界Ｅｃが１０倍近くある
のでドレイン抵抗Ｒｄを大幅に低減できる。Ｓｉの場
合、近似的に Ｎｄ＝２．０１×１０18・Ｖｂ-4/3 …（４） Ｗ＝２．５８×１０-6・Ｖｂ7/6 …（５） の関係が成り立つ。
【００２２】図６の第１の従来例に示したように、２０
０Ｖ系のＭＯＳＦＥＴをＳｉ半導体で形成する場合、Ｎ
型Ｓｉドレイン領域３０の濃度は１．７Ｅ１５ｃｍ-3で
厚みは１２．５μｍとなる。このときのＳｉバルク中の
電子移動度μn を１３４０ｃｍ2 ／Ｖ・ｓとすると、Ｎ
型Ｓｉドレイン領域３０の抵抗は３．４×１０-3Ωｃｍ
2 となる。
０Ｖ系のＭＯＳＦＥＴをＳｉ半導体で形成する場合、Ｎ
型Ｓｉドレイン領域３０の濃度は１．７Ｅ１５ｃｍ-3で
厚みは１２．５μｍとなる。このときのＳｉバルク中の
電子移動度μn を１３４０ｃｍ2 ／Ｖ・ｓとすると、Ｎ
型Ｓｉドレイン領域３０の抵抗は３．４×１０-3Ωｃｍ
2 となる。
【００２３】図１（ａ）の本実施の形態に示すように、
２００Ｖ系のＭＯＳＦＥＴのドレイン領域の一部をＳｉ
Ｃ半導体で形成する場合、ＳｉＣに対して実験より得ら
れている式 Ｅｃ＝１．９５×１０4 Ｎｄ0.131 …（６） を用いると、Ｎ型ＳｉＣドレイン領域２０の濃度は１．
６Ｅ１７ｃｍ-3で厚みは１．２μｍとなる。Ｎ型Ｓｉド
レイン領域３０のゲート電極６０と対向している領域に
はゲート電圧によって低抵抗の蓄積層が形成されるの
で、Ｎ型ＳｉＣドレイン領域２０の抵抗のみについて考
慮する。ＳｉＣバルク中の電子移動度μn を３００ｃｍ
2 ／Ｖ・ｓとすると、Ｎ型ＳｉＣドレイン領域２０の抵
抗は１．６×１０-5Ωｃｍ2 となり、Ｓｉに対して２桁
低減可能となる。
２００Ｖ系のＭＯＳＦＥＴのドレイン領域の一部をＳｉ
Ｃ半導体で形成する場合、ＳｉＣに対して実験より得ら
れている式 Ｅｃ＝１．９５×１０4 Ｎｄ0.131 …（６） を用いると、Ｎ型ＳｉＣドレイン領域２０の濃度は１．
６Ｅ１７ｃｍ-3で厚みは１．２μｍとなる。Ｎ型Ｓｉド
レイン領域３０のゲート電極６０と対向している領域に
はゲート電圧によって低抵抗の蓄積層が形成されるの
で、Ｎ型ＳｉＣドレイン領域２０の抵抗のみについて考
慮する。ＳｉＣバルク中の電子移動度μn を３００ｃｍ
2 ／Ｖ・ｓとすると、Ｎ型ＳｉＣドレイン領域２０の抵
抗は１．６×１０-5Ωｃｍ2 となり、Ｓｉに対して２桁
低減可能となる。
【００２４】次に、電流がオフ状態について考える。オ
フ状態においてドレイン・ソース間に高電圧が印加され
た場合の電位分布を図１（ｂ）に示す。ゲート電極６０
の溝と溝との距離が十分に近いと、溝と溝に挟まれたＳ
ｉ半導体領域の電界がピンチオフされ、電圧の大部分は
溝底部の酸化膜２５とＮ型ＳｉＣドレイン領域２０に印
加される。よってドレイン・ソース間のブレイクダウン
耐圧ＶｂはＮ型ＳｉＣドレイン領域２０の臨界電界によ
って決定される。本実施の形態においては、溝の底部を
厚い酸化膜２５で形成しているので、ゲート酸化膜５０
耐圧より容易に素子のブレイクダウン耐圧向上が可能と
なる。
フ状態においてドレイン・ソース間に高電圧が印加され
た場合の電位分布を図１（ｂ）に示す。ゲート電極６０
の溝と溝との距離が十分に近いと、溝と溝に挟まれたＳ
ｉ半導体領域の電界がピンチオフされ、電圧の大部分は
溝底部の酸化膜２５とＮ型ＳｉＣドレイン領域２０に印
加される。よってドレイン・ソース間のブレイクダウン
耐圧ＶｂはＮ型ＳｉＣドレイン領域２０の臨界電界によ
って決定される。本実施の形態においては、溝の底部を
厚い酸化膜２５で形成しているので、ゲート酸化膜５０
耐圧より容易に素子のブレイクダウン耐圧向上が可能と
なる。
【００２５】また、本実施の形態におけるＮ型Ｓｉドレ
イン領域３０の部分をＮ型ＳｉＣドレイン領域２０で形
成し、Ｐ型Ｓｉベース領域４０とＮ型ＳｉＣドレイン領
域２０を接続させる構造としても上記と同様にオン抵抗
が低減可能となる。
イン領域３０の部分をＮ型ＳｉＣドレイン領域２０で形
成し、Ｐ型Ｓｉベース領域４０とＮ型ＳｉＣドレイン領
域２０を接続させる構造としても上記と同様にオン抵抗
が低減可能となる。
【００２６】次に、本実施の形態のＭＯＳＦＥＴの製造
方法を図２〜図４を用いて説明する。高濃度Ｎ+ 型Ｓｉ
Ｃ基板１０の上にＮ型ＳｉＣドレイン領域２０が形成さ
れている。Ｎ型ＳｉＣドレイン領域２０の一主面内に酸
化膜２５が形成されている（図２（ａ））。Ｎ型Ｓｉド
レイン領域３０を、例えばウェーハ貼り合わせ技術によ
りＮ型ＳｉＣドレイン領域２０に接続して形成する（図
２（ｂ））。Ｎ型Ｓｉドレイン領域３０を所定の厚さま
で研削した後、Ｐ型Ｓｉベース領域４０を形成する（図
２（ｃ））。酸化膜２５に到達する溝６５を形成する
（図３（ａ））。溝６５の側壁にゲート酸化膜５０を形
成する（図３（ｂ））。溝６５の内部に、例えば多結晶
Ｓｉよりなるゲート電極６０を形成する（図３
（ｃ））。ゲート電極６０の表面に酸化膜５５を形成
し、Ｐ型Ｓｉベース領域４０の表面の一部分に高濃度Ｎ
+ 型Ｓｉソース領域７０を形成する（図４（ａ））。高
濃度Ｐ+ 型Ｓｉベース領域８０を形成して、ソース電極
９０及びドレイン電極１００を形成する（図４
（ｂ））。
方法を図２〜図４を用いて説明する。高濃度Ｎ+ 型Ｓｉ
Ｃ基板１０の上にＮ型ＳｉＣドレイン領域２０が形成さ
れている。Ｎ型ＳｉＣドレイン領域２０の一主面内に酸
化膜２５が形成されている（図２（ａ））。Ｎ型Ｓｉド
レイン領域３０を、例えばウェーハ貼り合わせ技術によ
りＮ型ＳｉＣドレイン領域２０に接続して形成する（図
２（ｂ））。Ｎ型Ｓｉドレイン領域３０を所定の厚さま
で研削した後、Ｐ型Ｓｉベース領域４０を形成する（図
２（ｃ））。酸化膜２５に到達する溝６５を形成する
（図３（ａ））。溝６５の側壁にゲート酸化膜５０を形
成する（図３（ｂ））。溝６５の内部に、例えば多結晶
Ｓｉよりなるゲート電極６０を形成する（図３
（ｃ））。ゲート電極６０の表面に酸化膜５５を形成
し、Ｐ型Ｓｉベース領域４０の表面の一部分に高濃度Ｎ
+ 型Ｓｉソース領域７０を形成する（図４（ａ））。高
濃度Ｐ+ 型Ｓｉベース領域８０を形成して、ソース電極
９０及びドレイン電極１００を形成する（図４
（ｂ））。
【００２７】図５には、本発明の第２の実施の形態を示
す。本実施の形態では、Ｐ型Ｓｉ基板１１０の一主面側
に酸化膜１２０及び例えばシリサイドよりなる低抵抗層
１３０が形成されている。低抵抗層１３０の上にＮ型Ｓ
ｉＣドレイン領域２０が形成されている。Ｎ型ＳｉＣド
レイン領域２０の上にＮ型Ｓｉドレイン領域３０が形成
され、そのＮ型Ｓｉドレイン領域３０内にＰ型Ｓｉベー
ス領域４０が形成されている。Ｎ型Ｓｉドレイン領域３
０の一部分に高濃度Ｎ+ 型Ｓｉドレイン取り出し領域１
４０が形成されている。高濃度Ｎ+ 型Ｓｉソース領域７
０、溝の底部の厚い酸化膜２５及びゲート酸化膜５０、
溝内部のゲート電極６０等の構成は前記第１の実施の形
態の場合とほぼ同様である。高濃度Ｎ+ 型Ｓｉドレイン
取り出し領域１４０と対向する溝の側壁には５００Å〜
数千Åの厚い酸化膜１５０が形成されている。そして素
子の同一主面側にドレイン電極１０５及びソース電極９
０が形成されており、酸化膜１６０によって他のＭＯＳ
ＦＥＴと絶縁されている。
す。本実施の形態では、Ｐ型Ｓｉ基板１１０の一主面側
に酸化膜１２０及び例えばシリサイドよりなる低抵抗層
１３０が形成されている。低抵抗層１３０の上にＮ型Ｓ
ｉＣドレイン領域２０が形成されている。Ｎ型ＳｉＣド
レイン領域２０の上にＮ型Ｓｉドレイン領域３０が形成
され、そのＮ型Ｓｉドレイン領域３０内にＰ型Ｓｉベー
ス領域４０が形成されている。Ｎ型Ｓｉドレイン領域３
０の一部分に高濃度Ｎ+ 型Ｓｉドレイン取り出し領域１
４０が形成されている。高濃度Ｎ+ 型Ｓｉソース領域７
０、溝の底部の厚い酸化膜２５及びゲート酸化膜５０、
溝内部のゲート電極６０等の構成は前記第１の実施の形
態の場合とほぼ同様である。高濃度Ｎ+ 型Ｓｉドレイン
取り出し領域１４０と対向する溝の側壁には５００Å〜
数千Åの厚い酸化膜１５０が形成されている。そして素
子の同一主面側にドレイン電極１０５及びソース電極９
０が形成されており、酸化膜１６０によって他のＭＯＳ
ＦＥＴと絶縁されている。
【００２８】本実施の形態においては、ソース、ゲー
ト、ドレインの各電極が素子の同一主面側に形成されて
いるので複数の出力トランジスタを同一チップ上に集積
することが可能となる。
ト、ドレインの各電極が素子の同一主面側に形成されて
いるので複数の出力トランジスタを同一チップ上に集積
することが可能となる。
【図１】本発明に係るＭＯＳＦＥＴの第１の実施の形態
を示す構成図及びオフ時の電位分布図である。
を示す構成図及びオフ時の電位分布図である。
【図２】上記第１の実施の形態の製造方法を示す工程図
である。
である。
【図３】図２に続く工程図である。
【図４】図３に続く工程図である。
【図５】本発明の第２の実施の形態の構成を示す断面図
である。
である。
【図６】ＭＯＳＦＥＴの第１の従来例を示す断面図であ
る。
る。
【図７】ＭＯＳＦＥＴの第２の従来例を示す断面図であ
る。
る。
１０ 高濃度Ｎ+ 型ＳｉＣ基板 ２０ Ｎ型ＳｉＣドレイン領域 ３０ Ｎ型Ｓｉドレイン領域 ４０ Ｐ型ベース領域（チャネル領域） ５０ ゲート酸化膜（絶縁膜） ６０ ゲート電極 ６５ 溝 ７０ 高濃度Ｎ+ 型Ｓｉソース領域 ８０ 高濃度Ｐ+ 型Ｓｉベース領域 ９０ ソース電極 １００ ドレイン電極
Claims (4)
- 【請求項１】 ドレイン領域、ソース領域、複数のゲー
ト電極及び該ゲート電極に印加されるゲート電圧によっ
て伝導度が変調されるチャネル領域を有してなる電界効
果トランジスタにおいて、前記ソース領域及びチャネル
領域をシリコン半導体で形成し、前記ドレイン領域の少
なくとも一部をシリコン半導体よりもバンドギャップの
大きいワイドバンドギャップ半導体で形成し、前記シリ
コン半導体で形成された領域を前記ゲート電極で挟んだ
構造としてなることを特徴とする電界効果トランジス
タ。 - 【請求項２】 ドレイン領域となるシリコン半導体より
もバンドギャップの大きい第１導電型のワイドバンドギ
ャップ半導体の主面側に第１導電型のシリコン半導体ド
レイン領域を形成し、該第１導電型のシリコン半導体ド
レイン領域内に第２導電型のシリコン半導体ベース領域
を形成し、該第２導電型のシリコン半導体ベース領域内
に高濃度第１導電型のシリコン半導体ソース領域を形成
し、該シリコン半導体ソース領域から前記ワイドバンド
ギャップ半導体に達する複数個の溝を形成し、該各溝の
内部にゲート絶縁膜を介してゲート電極を形成してなる
ことを特徴とする電界効果トランジスタ。 - 【請求項３】 ドレイン領域となるシリコン半導体より
もバンドギャップの大きい第１導電型のワイドバンドギ
ャップ半導体の主面側に第２導電型のシリコン半導体ベ
ース領域を形成し、該第２導電型のシリコン半導体ベー
ス領域内に高濃度第１導電型のシリコン半導体ソース領
域を形成し、該シリコン半導体ソース領域から前記ワイ
ドバンドギャップ半導体に達する複数個の溝を形成し、
該各溝の内部にゲート絶縁膜を介してゲート電極を形成
してなることを特徴とする電界効果トランジスタ。 - 【請求項４】 前記ワイドバンドギャップ半導体はシリ
コンカーバイドを用いてなることを特徴とする請求項
１，２又は３記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00865696A JP3402043B2 (ja) | 1996-01-22 | 1996-01-22 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00865696A JP3402043B2 (ja) | 1996-01-22 | 1996-01-22 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199721A true JPH09199721A (ja) | 1997-07-31 |
| JP3402043B2 JP3402043B2 (ja) | 2003-04-28 |
Family
ID=11698985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00865696A Expired - Fee Related JP3402043B2 (ja) | 1996-01-22 | 1996-01-22 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3402043B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1641030A2 (en) * | 2004-09-28 | 2006-03-29 | Nissan Motor Co., Ltd. | Method of manufacturing semiconductor device |
| JP2008060537A (ja) * | 2006-07-31 | 2008-03-13 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| KR100879588B1 (ko) * | 2003-12-19 | 2009-01-21 | 써드 디멘존 세미컨덕터, 인코포레이티드 | 슈퍼접합 장치를 제조하기 위한 평탄화 방법 |
| EP1519419A3 (en) * | 2003-09-24 | 2010-01-13 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2010245196A (ja) * | 2009-04-02 | 2010-10-28 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2011080796A (ja) * | 2009-10-05 | 2011-04-21 | Mitsubishi Electric Corp | 半導体素子のパッケージおよびそのテストソケット |
-
1996
- 1996-01-22 JP JP00865696A patent/JP3402043B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1519419A3 (en) * | 2003-09-24 | 2010-01-13 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8053320B2 (en) | 2003-09-24 | 2011-11-08 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| EP2560210A1 (en) * | 2003-09-24 | 2013-02-20 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8507345B2 (en) | 2003-09-24 | 2013-08-13 | Nissan Motor Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR100879588B1 (ko) * | 2003-12-19 | 2009-01-21 | 써드 디멘존 세미컨덕터, 인코포레이티드 | 슈퍼접합 장치를 제조하기 위한 평탄화 방법 |
| EP1641030A2 (en) * | 2004-09-28 | 2006-03-29 | Nissan Motor Co., Ltd. | Method of manufacturing semiconductor device |
| EP1641030A3 (en) * | 2004-09-28 | 2010-01-13 | Nissan Motor Co., Ltd. | Method of manufacturing semiconductor device |
| JP2008060537A (ja) * | 2006-07-31 | 2008-03-13 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2010245196A (ja) * | 2009-04-02 | 2010-10-28 | Elpida Memory Inc | 半導体装置およびその製造方法 |
| JP2011080796A (ja) * | 2009-10-05 | 2011-04-21 | Mitsubishi Electric Corp | 半導体素子のパッケージおよびそのテストソケット |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3402043B2 (ja) | 2003-04-28 |
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