JP3219045B2 - 縦型ｍｉｓｆｅｔの製造方法 - Google Patents
縦型ｍｉｓｆｅｔの製造方法Info
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Description
【０００１】
【発明の属する技術分野】この発明は、縦型ＭＩＳＦＥ
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）及びその製造方法に係り、詳しくは、トレン
チ構造を有する縦型ＭＩＳＦＥＴ及びその製造方法に関
する。
Ｔ（Metal Insulator Semiconductor Field Effect Tra
nsistor）及びその製造方法に係り、詳しくは、トレン
チ構造を有する縦型ＭＩＳＦＥＴ及びその製造方法に関
する。
【０００２】
【従来の技術】従来から、比較的大電流、大電圧を扱う
パワーデバイスの一種として、ＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor）が用い
られている。このＭＯＳＦＥＴは、電圧制御型のデバイ
スなので、制御のための入力電流が不要であるという利
点を有している。また、原理的に、電子あるいはホール
のいずれか一種のみを多数キャリアとして利用して動作
するので、キャリア蓄積効果がないため、スイッチング
特性や対パンチスルー性に優れており、スイッチングレ
ギュレータ等の誘導性負荷に適用されることが多くなっ
ている。
パワーデバイスの一種として、ＭＯＳＦＥＴ（Metal Ox
ide Semiconductor Field Effect Transistor）が用い
られている。このＭＯＳＦＥＴは、電圧制御型のデバイ
スなので、制御のための入力電流が不要であるという利
点を有している。また、原理的に、電子あるいはホール
のいずれか一種のみを多数キャリアとして利用して動作
するので、キャリア蓄積効果がないため、スイッチング
特性や対パンチスルー性に優れており、スイッチングレ
ギュレータ等の誘導性負荷に適用されることが多くなっ
ている。
【０００３】このようなＭＯＳＦＥＴにおいて、動作電
流（ドレイン電流）が、半導体基板の主平面と平行な方
向（横方向）に流れる初期の横型ＭＯＳＦＥＴに対し
て、最近では、ドレイン電流を半導体基板の主平面に対
して垂直な方向（縦方向）に流すようにした縦型ＭＯＳ
ＦＥＴが広く用いられてきている。この縦型ＭＯＳＦＥ
Ｔによれば、単位素子であるセルを多数並列接続してＭ
ＯＳＦＥＴを構成するように設計できるので、電流容量
を増大させることができる利点がある。ここで、縦型Ｍ
ＯＳＦＥＴを含めた一般のＭＯＳＦＥＴの最も重要な特
性として、オン（ＯＮ）抵抗がある。オン抵抗は、ＭＯ
ＳＦＥＴのスイッチング動作に大きな影響を与えるの
で、小さいことが望ましい。したがって、縦型ＭＯＳＦ
ＥＴにおいても、上述したような利点を生かすために
は、オン抵抗の低減を図る必要がある。
流（ドレイン電流）が、半導体基板の主平面と平行な方
向（横方向）に流れる初期の横型ＭＯＳＦＥＴに対し
て、最近では、ドレイン電流を半導体基板の主平面に対
して垂直な方向（縦方向）に流すようにした縦型ＭＯＳ
ＦＥＴが広く用いられてきている。この縦型ＭＯＳＦＥ
Ｔによれば、単位素子であるセルを多数並列接続してＭ
ＯＳＦＥＴを構成するように設計できるので、電流容量
を増大させることができる利点がある。ここで、縦型Ｍ
ＯＳＦＥＴを含めた一般のＭＯＳＦＥＴの最も重要な特
性として、オン（ＯＮ）抵抗がある。オン抵抗は、ＭＯ
ＳＦＥＴのスイッチング動作に大きな影響を与えるの
で、小さいことが望ましい。したがって、縦型ＭＯＳＦ
ＥＴにおいても、上述したような利点を生かすために
は、オン抵抗の低減を図る必要がある。
【０００４】オン抵抗の低減を図った縦型ＭＯＳＦＥＴ
としては、特開昭６３−２３３６５号公報に記載のもの
が知られている。この公報に記載のＭＯＳＦＥＴは、図
１６に示すように、ｎ+型基板５１上に形成されたｎ-型
エピタキシャル層５２の表面に、分割された２つのｎ+
型ソース領域５３が形成され、両ソース領域５３，５３
間には、ゲート酸化膜５４を介してゲート電極５５が形
成されてなっている。さらに、ｎ+型ソース領域５３の
直下には、ｐ+型ベース領域５６が形成され、このｐ+型
ベース領域５６のうち、特にゲート酸化膜５４の直下の
領域が、ゲート電圧の制御により反転領域となること
で、チャネル領域として動作するようになっている。ま
た、ドレイン電流の経路の一部となるゲート電極５５の
直下の領域には、ｎ+型領域５７が形成されて、縦型Ｍ
ＯＳＦＥＴの動作時のオン抵抗を低減させる役割を担う
ように構成されている。なお、ドレイン電極５８とソー
ス電極５９とは、同図に示すように、縦方向に相対向配
置されている。
としては、特開昭６３−２３３６５号公報に記載のもの
が知られている。この公報に記載のＭＯＳＦＥＴは、図
１６に示すように、ｎ+型基板５１上に形成されたｎ-型
エピタキシャル層５２の表面に、分割された２つのｎ+
型ソース領域５３が形成され、両ソース領域５３，５３
間には、ゲート酸化膜５４を介してゲート電極５５が形
成されてなっている。さらに、ｎ+型ソース領域５３の
直下には、ｐ+型ベース領域５６が形成され、このｐ+型
ベース領域５６のうち、特にゲート酸化膜５４の直下の
領域が、ゲート電圧の制御により反転領域となること
で、チャネル領域として動作するようになっている。ま
た、ドレイン電流の経路の一部となるゲート電極５５の
直下の領域には、ｎ+型領域５７が形成されて、縦型Ｍ
ＯＳＦＥＴの動作時のオン抵抗を低減させる役割を担う
ように構成されている。なお、ドレイン電極５８とソー
ス電極５９とは、同図に示すように、縦方向に相対向配
置されている。
【０００５】ところで、特開昭６３−２３３６５号公報
に記載の従来技術では、縦型ＭＯＳＦＥＴのオン抵抗を
低減できるものの、チャネル領域がゲート電極５５の配
置方向である水平方向に沿って形成されるので、セルサ
イズの縮小に限界がある。このため、電流容量の増大を
図るべくセルを多数並列接続すると、結果的に半導体チ
ップの大型化が避けられなくなる。
に記載の従来技術では、縦型ＭＯＳＦＥＴのオン抵抗を
低減できるものの、チャネル領域がゲート電極５５の配
置方向である水平方向に沿って形成されるので、セルサ
イズの縮小に限界がある。このため、電流容量の増大を
図るべくセルを多数並列接続すると、結果的に半導体チ
ップの大型化が避けられなくなる。
【０００６】この点に関して、特開平３−５５８７９号
公報に記載のＭＯＳＦＥＴが存在する。この公報に記載
のＭＯＳＦＥＴは、チャネル領域を縦方向に形成したも
ので、図１７に示すように、ｐ型基板６１に形成された
トレンチ（溝）６２内にはゲート酸化膜６３を介してゲ
ート電極６４が形成されている。そして、トレンチ６２
の底部にはｎ+型領域６５が形成されていて、これによ
り、ゲート電圧の制御によりゲート酸化膜６３の直下の
領域には縦方向の反転領域が形成されて、チャネル領域
として動作するようになっている。なお、ゲート電極６
４は、層間絶縁膜６６によって被覆されている。
公報に記載のＭＯＳＦＥＴが存在する。この公報に記載
のＭＯＳＦＥＴは、チャネル領域を縦方向に形成したも
ので、図１７に示すように、ｐ型基板６１に形成された
トレンチ（溝）６２内にはゲート酸化膜６３を介してゲ
ート電極６４が形成されている。そして、トレンチ６２
の底部にはｎ+型領域６５が形成されていて、これによ
り、ゲート電圧の制御によりゲート酸化膜６３の直下の
領域には縦方向の反転領域が形成されて、チャネル領域
として動作するようになっている。なお、ゲート電極６
４は、層間絶縁膜６６によって被覆されている。
【０００７】しかしながら、特開平３−５５８７９号公
報に記載の従来技術では、ドレイン電流がｐ型基板６１
を縦方向に流れるように構成されているわけではなく、
縦型ＭＯＳＦＥＴを対象としたものではない。すなわ
ち、単にチャネル領域が縦方向に形成されるように構成
されたＭＯＳＦＥＴが示されているに過ぎない。
報に記載の従来技術では、ドレイン電流がｐ型基板６１
を縦方向に流れるように構成されているわけではなく、
縦型ＭＯＳＦＥＴを対象としたものではない。すなわ
ち、単にチャネル領域が縦方向に形成されるように構成
されたＭＯＳＦＥＴが示されているに過ぎない。
【０００８】セルサイズの縮小化を図ることができる縦
型ＭＯＳＦＥＴとしては、この出願人の先の出願（特願
平９−２５４６７１号）に記載のものがある。この縦型
ＭＯＳＦＥＴは、図１８に示すように、ｎ+型基板７１
上に形成されたｎ-型エピタキシャル層７２に、ｐ型ベ
ース領域７３が形成され、このｎ-型エピタキシャル層
７２及びｐ型ベース領域７３に渡ってトレンチ７４が形
成されてなっている。トレンチ７４内にはゲート酸化膜
７５を介してゲート電極７６が形成され、一方、トレン
チ７４の周囲のｐ型ベース領域７３にはｎ+型ソース領
域７７が形成されている。ゲート電極７６は絶縁膜７８
で覆われ、ｎ+型ソース領域７８にはソース電極７９が
接続されるとともに、ｎ+型基板７１にはドレイン電極
８０が接続されて縦型ＭＯＳＦＥＴが構成されている。
このようなトレンチ構造を有する縦型ＭＯＳＦＥＴによ
れば、オン抵抗を低減できるだけでなく、トレンチ７４
の側面に沿って縦型方向にチャネル領域を形成している
のでセルサイズの縮小を図ることができる。
型ＭＯＳＦＥＴとしては、この出願人の先の出願（特願
平９−２５４６７１号）に記載のものがある。この縦型
ＭＯＳＦＥＴは、図１８に示すように、ｎ+型基板７１
上に形成されたｎ-型エピタキシャル層７２に、ｐ型ベ
ース領域７３が形成され、このｎ-型エピタキシャル層
７２及びｐ型ベース領域７３に渡ってトレンチ７４が形
成されてなっている。トレンチ７４内にはゲート酸化膜
７５を介してゲート電極７６が形成され、一方、トレン
チ７４の周囲のｐ型ベース領域７３にはｎ+型ソース領
域７７が形成されている。ゲート電極７６は絶縁膜７８
で覆われ、ｎ+型ソース領域７８にはソース電極７９が
接続されるとともに、ｎ+型基板７１にはドレイン電極
８０が接続されて縦型ＭＯＳＦＥＴが構成されている。
このようなトレンチ構造を有する縦型ＭＯＳＦＥＴによ
れば、オン抵抗を低減できるだけでなく、トレンチ７４
の側面に沿って縦型方向にチャネル領域を形成している
のでセルサイズの縮小を図ることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、特願平
９−２５４６７１号に記載の技術では、ベース領域がト
レンチよりも浅く形成されているので、縦型ＭＯＳＦＥ
Ｔの高耐圧化を図るのが困難になる、という問題があ
る。すなわち、縦型ＭＯＳＦＥＴはスイッチング特性に
優れている、という利点を生かして、特に、スイッチン
グレギュレータ等の誘導性負荷に適用されることが多い
が、誘導性負荷に適用する場合には、高耐圧化が必要に
なり、このためには、ベース領域がトレンチよりも深く
形成されていることが条件となる。
９−２５４６７１号に記載の技術では、ベース領域がト
レンチよりも浅く形成されているので、縦型ＭＯＳＦＥ
Ｔの高耐圧化を図るのが困難になる、という問題があ
る。すなわち、縦型ＭＯＳＦＥＴはスイッチング特性に
優れている、という利点を生かして、特に、スイッチン
グレギュレータ等の誘導性負荷に適用されることが多い
が、誘導性負荷に適用する場合には、高耐圧化が必要に
なり、このためには、ベース領域がトレンチよりも深く
形成されていることが条件となる。
【００１０】しかしながら、単にベース領域をトレンチ
よりも深く形成した場合は、等価的に形成される不要な
抵抗成分であるＲJFET（接合ＦＥＴの抵抗）成分が増加
するようになるので、結果的にオン抵抗が大きくなる、
という不具合が生ずる。図１９は、この様子を説明する
概略図で、ｎ+型基板７１上のｎ-型エピタキシャル層７
２にｐ型ベース領域７３を深く形成したとすると、ｎ-
型エピタキシャル層７２に形成されるＲJFET成分が増加
し、これは縦型ＭＯＳＦＥＴのオン抵抗を大きくする方
向に働くようになる。なお、ＲSUBはｎ+型基板７１の抵
抗成分、Ｒepiはｎ-型エピタキシャル層７２の抵抗成
分、Ｒchはチャネル領域の抵抗成分を示している。
よりも深く形成した場合は、等価的に形成される不要な
抵抗成分であるＲJFET（接合ＦＥＴの抵抗）成分が増加
するようになるので、結果的にオン抵抗が大きくなる、
という不具合が生ずる。図１９は、この様子を説明する
概略図で、ｎ+型基板７１上のｎ-型エピタキシャル層７
２にｐ型ベース領域７３を深く形成したとすると、ｎ-
型エピタキシャル層７２に形成されるＲJFET成分が増加
し、これは縦型ＭＯＳＦＥＴのオン抵抗を大きくする方
向に働くようになる。なお、ＲSUBはｎ+型基板７１の抵
抗成分、Ｒepiはｎ-型エピタキシャル層７２の抵抗成
分、Ｒchはチャネル領域の抵抗成分を示している。
【００１１】ここで、オン抵抗の低減を図るには、トレ
ンチの幅及び深さを変えることにより可能となる。しか
し、この場合にはＲchを増加させるだけでなく、トレン
チ内に形成する層間絶縁膜の形状を変化させるようにな
るので、層間絶縁膜上に形成するソース電極にワイヤボ
ンディングを行うとき、ソース電極に対するストレスが
変化するようになって、ショート不良等の不具合が発生
する。
ンチの幅及び深さを変えることにより可能となる。しか
し、この場合にはＲchを増加させるだけでなく、トレン
チ内に形成する層間絶縁膜の形状を変化させるようにな
るので、層間絶縁膜上に形成するソース電極にワイヤボ
ンディングを行うとき、ソース電極に対するストレスが
変化するようになって、ショート不良等の不具合が発生
する。
【００１２】この発明は、上述の事情に鑑みてなされた
もので、オン抵抗を増加させることなく、高耐圧化を図
るようにしたトレンチ構造を有する縦型ＭＯＳＦＥＴ及
びその製造方法をを提供することを目的としている。
もので、オン抵抗を増加させることなく、高耐圧化を図
るようにしたトレンチ構造を有する縦型ＭＯＳＦＥＴ及
びその製造方法をを提供することを目的としている。
【００１３】
【課題を解決するための手段】 上記課題を解決するた
めに、請求項１記載の発明は、ドレイン領域となる不純
物濃度が略一定な第１導電型半導体基板に該第１導電型
半導体基板よりも不純物濃度の高い第１導電型半導体領
域を形成し、該第１導電型半導体領域にトレンチを形成
するトレンチ形成工程と、上記第１導電型半導体領域に
上記トレンチの深さよりも深く第２導電型ベース領域を
形成するベース領域形成工程と、上記トレンチ内にゲー
ト絶縁膜を形成した後、そのトレンチ内に導電体を埋め
込んでゲート電極を形成するゲート電極形成工程と、上
記トレンチの周囲の上記ベース領域に第１導電型ソース
領域を形成するソース領域形成工程とを含むことを特徴
としている。
めに、請求項１記載の発明は、ドレイン領域となる不純
物濃度が略一定な第１導電型半導体基板に該第１導電型
半導体基板よりも不純物濃度の高い第１導電型半導体領
域を形成し、該第１導電型半導体領域にトレンチを形成
するトレンチ形成工程と、上記第１導電型半導体領域に
上記トレンチの深さよりも深く第２導電型ベース領域を
形成するベース領域形成工程と、上記トレンチ内にゲー
ト絶縁膜を形成した後、そのトレンチ内に導電体を埋め
込んでゲート電極を形成するゲート電極形成工程と、上
記トレンチの周囲の上記ベース領域に第１導電型ソース
領域を形成するソース領域形成工程とを含むことを特徴
としている。
【００１４】 請求項２記載の発明は、上記ベース領域
形成工程を、上記第１導電型半導体領域及び上記第１導
電型半導体基板に上記トレンチの深さより深く第２導電
型ベース領域を形成するベース領域形成工程に置き換え
ることを特徴としている。
形成工程を、上記第１導電型半導体領域及び上記第１導
電型半導体基板に上記トレンチの深さより深く第２導電
型ベース領域を形成するベース領域形成工程に置き換え
ることを特徴としている。
【００１５】 請求項３記載の発明は、請求項１又は２
記載の縦型ＭＩＳＦＥＴを製造するための方法であっ
て、上記第１導電型半導体領域の形成を、不純物イオン
打ち込み法、又は拡散法により行うことを特徴としてい
る。
記載の縦型ＭＩＳＦＥＴを製造するための方法であっ
て、上記第１導電型半導体領域の形成を、不純物イオン
打ち込み法、又は拡散法により行うことを特徴としてい
る。
【００１６】また、請求項４記載の発明は、請求項１乃
至３の何れか１項に記載記載の縦型ＭＩＳＦＥＴを製造
するための方法であって、上記ゲート電極形成工程にお
ける上記導電体として、ポリシリコン膜を用いることを
特徴としている。
至３の何れか１項に記載記載の縦型ＭＩＳＦＥＴを製造
するための方法であって、上記ゲート電極形成工程にお
ける上記導電体として、ポリシリコン膜を用いることを
特徴としている。
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【発明の実施の形態】以下、この発明の実施の形態の説
明に先立って、この発明の参考例について説明する。 ◇参考例 図１は、この発明の参考例である縦型ＭＯＳＦＥＴを示
す断面図、また、図２乃至図１０は、同縦型ＭＯＳＦＥ
Ｔの製造方法を工程順に示す工程図である。この参考例
の縦型ＭＯＳＦＥＴは、図１に示すように、ドレイン領
域となる例えばｎ+型半導体基板（高不純物濃度半導体
基板）１上に、この半導体基板１より低不純物濃度の比
抵抗１〜２０Ωｃｍ、厚さ５〜６０μｍのｎ-型エピタ
キシャル（低不純物濃度半導体層）２が形成され、この
ｎ-型エピタキシャル層２にはｐ型不純物がイオン打ち
込みされて深さ２〜４μｍのｐ型ベース領域３が形成さ
れてなっている。なお、実際にはｎ+型半導体基板１は
厚さ２５０〜３００μｍを有しているが、説明を簡単に
するため、ｎ-型エピタキシャル層２の厚さよりも小さ
く示している。
明に先立って、この発明の参考例について説明する。 ◇参考例 図１は、この発明の参考例である縦型ＭＯＳＦＥＴを示
す断面図、また、図２乃至図１０は、同縦型ＭＯＳＦＥ
Ｔの製造方法を工程順に示す工程図である。この参考例
の縦型ＭＯＳＦＥＴは、図１に示すように、ドレイン領
域となる例えばｎ+型半導体基板（高不純物濃度半導体
基板）１上に、この半導体基板１より低不純物濃度の比
抵抗１〜２０Ωｃｍ、厚さ５〜６０μｍのｎ-型エピタ
キシャル（低不純物濃度半導体層）２が形成され、この
ｎ-型エピタキシャル層２にはｐ型不純物がイオン打ち
込みされて深さ２〜４μｍのｐ型ベース領域３が形成さ
れてなっている。なお、実際にはｎ+型半導体基板１は
厚さ２５０〜３００μｍを有しているが、説明を簡単に
するため、ｎ-型エピタキシャル層２の厚さよりも小さ
く示している。
【００２４】ｐ型ベース領域３の略中央部には、このｐ
型ベース領域３よりも浅い深さ１〜３μｍ、幅０．５〜
４．０μｍのトレンチ４が形成されている。すなわち、
この参考例では、ｐ型ベース領域３はトレンチ４よりも
深く形成されている。そして、トレンチ４内には膜厚５
００〜１５００オンク゛ストロームのゲート酸化膜５を介して、
ポリシリコン膜からなる膜厚略６０００オンク゛ストロームのゲ
ート電極６が形成されている。トレンチ４の周囲のｐ型
ベース領域３の表面には、ｎ型不純物がイオン打ち込み
されてｎ+型ソース領域７が形成され、ｐ型ベース領域
３の表面にはｐ+型コンタクト領域８がｎ+型ソース領域
７に接するように形成されている。ゲート酸化膜５及び
ゲート電極６は、ｎ+型ソース領域７の表面の一部を覆
うように延長して形成されている。
型ベース領域３よりも浅い深さ１〜３μｍ、幅０．５〜
４．０μｍのトレンチ４が形成されている。すなわち、
この参考例では、ｐ型ベース領域３はトレンチ４よりも
深く形成されている。そして、トレンチ４内には膜厚５
００〜１５００オンク゛ストロームのゲート酸化膜５を介して、
ポリシリコン膜からなる膜厚略６０００オンク゛ストロームのゲ
ート電極６が形成されている。トレンチ４の周囲のｐ型
ベース領域３の表面には、ｎ型不純物がイオン打ち込み
されてｎ+型ソース領域７が形成され、ｐ型ベース領域
３の表面にはｐ+型コンタクト領域８がｎ+型ソース領域
７に接するように形成されている。ゲート酸化膜５及び
ゲート電極６は、ｎ+型ソース領域７の表面の一部を覆
うように延長して形成されている。
【００２５】トレンチ４の深さは、略３μｍ以下に形成
することが望ましい。これはその深さが３μｍを越える
と、トレンチ４内に形成される層間絶縁膜１０の形状が
変化し易くなって、この層間絶縁膜１０上に形成するソ
ース電極の平坦性が悪くなるので、ワイヤボンディング
が良好に行われなくなるためである。
することが望ましい。これはその深さが３μｍを越える
と、トレンチ４内に形成される層間絶縁膜１０の形状が
変化し易くなって、この層間絶縁膜１０上に形成するソ
ース電極の平坦性が悪くなるので、ワイヤボンディング
が良好に行われなくなるためである。
【００２６】トレンチ４の直下には、ｎ型不純物がイオ
ン打ち込みされて、ｎ-型エピタキシャル層２に接して
ｎ+型半導体基板１よりも不純物濃度の高いｎ++型半導
体領域（高不純物濃度半導体領域）９が形成されてい
る。このｎ++型半導体領域９はオン抵抗を低減する役割
を担うように構成されている。
ン打ち込みされて、ｎ-型エピタキシャル層２に接して
ｎ+型半導体基板１よりも不純物濃度の高いｎ++型半導
体領域（高不純物濃度半導体領域）９が形成されてい
る。このｎ++型半導体領域９はオン抵抗を低減する役割
を担うように構成されている。
【００２７】トレンチ４内、ゲート電極６及びｎ+型ソ
ース領域７の一部を覆うように、膜厚５０００〜１００
００オンク゛ストロームの層間絶縁膜１０が形成され、この層間
絶縁膜１０、ｎ+型ソース領域７及びｐ+ 型コンタクト
領域８の露出部を覆うように、アルミニウム等からなる
ソース電極１１が形成されている。一方、ｎ+型半導体
基板１には、金、銀、ニッケル等からなるドレイン電極
１２が形成されている。
ース領域７の一部を覆うように、膜厚５０００〜１００
００オンク゛ストロームの層間絶縁膜１０が形成され、この層間
絶縁膜１０、ｎ+型ソース領域７及びｐ+ 型コンタクト
領域８の露出部を覆うように、アルミニウム等からなる
ソース電極１１が形成されている。一方、ｎ+型半導体
基板１には、金、銀、ニッケル等からなるドレイン電極
１２が形成されている。
【００２８】以上の構成の縦型ＭＯＳＦＥＴにおいて、
ゲート電極６とソース電極７との間に制御電圧としての
閾値以上の正電圧が入力されると、ゲート電極６下のゲ
ート酸化膜５に接しているｐ型ベース領域３の側面はｎ
型に反転されてチャネル領域が形成されるようになる。
したがって、ｎ+型半導体基板１からｎ-型エピタキシャ
ル層２、ｎ++型半導体領域９、チャネル領域を通じてｎ
+型ソース領域７に至るドレイン電流が流れて、縦型Ｍ
ＯＳＦＥＴが動作するようになる。
ゲート電極６とソース電極７との間に制御電圧としての
閾値以上の正電圧が入力されると、ゲート電極６下のゲ
ート酸化膜５に接しているｐ型ベース領域３の側面はｎ
型に反転されてチャネル領域が形成されるようになる。
したがって、ｎ+型半導体基板１からｎ-型エピタキシャ
ル層２、ｎ++型半導体領域９、チャネル領域を通じてｎ
+型ソース領域７に至るドレイン電流が流れて、縦型Ｍ
ＯＳＦＥＴが動作するようになる。
【００２９】次に、図２乃至図１０を参照して、この例
の縦型ＭＯＳＦＥＴの製造方法について工程順に説明す
る。まず、図２に示すように、ドレイン領域となる例え
ばｎ+型半導体基板１上に、予めエピタキシャル法によ
って、半導体基板１と同様にｎ型の不純物を含むが、半
導体基板１の不純物濃度よりも低い、すなわち、比抵抗
１〜２０Ωｃｍ、厚さ５〜６０μｍのｎ-型エピタキシ
ャル層２を成長させておく。
の縦型ＭＯＳＦＥＴの製造方法について工程順に説明す
る。まず、図２に示すように、ドレイン領域となる例え
ばｎ+型半導体基板１上に、予めエピタキシャル法によ
って、半導体基板１と同様にｎ型の不純物を含むが、半
導体基板１の不純物濃度よりも低い、すなわち、比抵抗
１〜２０Ωｃｍ、厚さ５〜６０μｍのｎ-型エピタキシ
ャル層２を成長させておく。
【００３０】次に、図３に示すように、ｎ-型エピタキ
シャル層２上にＣＶＤ法により膜厚略１０００オンク゛ストロー
ムの酸化膜（ＳｉＯ2）１３及び膜厚略１０００オンク゛ストロー
ムの窒化膜（Ｓｉ3Ｎ4）１４を順次形成し、さらにフォ
トレジスト膜１５で覆った後、フォトリソグラフィ法に
より必要な部分のみにフォトレジスト膜１５を残す。続
いて、フォトレジスト膜１５を耐食性マスクとしてドラ
イエッグにより、窒化膜１４、酸化膜１３及びｎ-型エ
ピタキシャル層２を部分的に除去してトレンチ４を形成
する。トレンチ４は、例えば深さ１〜３μｍ、幅０．５
〜４．０μｍのサイズに形成する。
シャル層２上にＣＶＤ法により膜厚略１０００オンク゛ストロー
ムの酸化膜（ＳｉＯ2）１３及び膜厚略１０００オンク゛ストロー
ムの窒化膜（Ｓｉ3Ｎ4）１４を順次形成し、さらにフォ
トレジスト膜１５で覆った後、フォトリソグラフィ法に
より必要な部分のみにフォトレジスト膜１５を残す。続
いて、フォトレジスト膜１５を耐食性マスクとしてドラ
イエッグにより、窒化膜１４、酸化膜１３及びｎ-型エ
ピタキシャル層２を部分的に除去してトレンチ４を形成
する。トレンチ４は、例えば深さ１〜３μｍ、幅０．５
〜４．０μｍのサイズに形成する。
【００３１】次に、図４に示すように、フォトレジスト
膜１５を除去した後、周知のＬＯＣＯＳ(Local Oxidiza
tion of Silicon)法により部分的な酸化処理を施して、
トレンチ４内に比較的厚い膜厚略１μｍの酸化膜１６を
成長させる。酸化処理時、トレンチ４以外の部分は窒化
膜１４によりマスクされているので酸化膜１６は成長し
ない。なお、酸化膜１３は、窒化膜１４が直接ｎ-型エ
ピタキシャル層２に接することにより、この表面に結晶
欠陥を発生させるのを防止している。
膜１５を除去した後、周知のＬＯＣＯＳ(Local Oxidiza
tion of Silicon)法により部分的な酸化処理を施して、
トレンチ４内に比較的厚い膜厚略１μｍの酸化膜１６を
成長させる。酸化処理時、トレンチ４以外の部分は窒化
膜１４によりマスクされているので酸化膜１６は成長し
ない。なお、酸化膜１３は、窒化膜１４が直接ｎ-型エ
ピタキシャル層２に接することにより、この表面に結晶
欠陥を発生させるのを防止している。
【００３２】次に、図５に示すように、窒化膜１４を除
去した後、酸化膜１６をマスクとして硼素（Ｂ）等のｐ
型不純物を、ドーズ量１０13〜１０14／ｃｍ2でイオン
打ち込みして、ｎ-型エピタキシャル層２に深さ２〜４
μｍのｐ型ベース領域３を形成する。この場合、ｐ型ベ
ース領域３をトレンチ４よりも深く形成することが必要
である。
去した後、酸化膜１６をマスクとして硼素（Ｂ）等のｐ
型不純物を、ドーズ量１０13〜１０14／ｃｍ2でイオン
打ち込みして、ｎ-型エピタキシャル層２に深さ２〜４
μｍのｐ型ベース領域３を形成する。この場合、ｐ型ベ
ース領域３をトレンチ４よりも深く形成することが必要
である。
【００３３】次に、図６に示すように、ｐ型ベース領域
３の表面に、フォトレジスト（図示せず）をマスクとし
て硼素（Ｂ）等のｐ型不純物を、ドーズ量１０14〜１０
16／ｃｍ2でイオン打ち込みして、ｐ+ 型コンタクト領
域８を形成する。同様にして、フォトレジスト膜１７を
マスクとしてＰ、Ａｓ等のｎ型不純物を、ドーズ量１０
15〜１０16／ｃｍ2でイオン打ち込みして、ｎ+型ソース
領域７を形成する。ｎ+型ソース領域７とｐ+ 型コンタ
クト領域８とは、互いに接するように形成する。
３の表面に、フォトレジスト（図示せず）をマスクとし
て硼素（Ｂ）等のｐ型不純物を、ドーズ量１０14〜１０
16／ｃｍ2でイオン打ち込みして、ｐ+ 型コンタクト領
域８を形成する。同様にして、フォトレジスト膜１７を
マスクとしてＰ、Ａｓ等のｎ型不純物を、ドーズ量１０
15〜１０16／ｃｍ2でイオン打ち込みして、ｎ+型ソース
領域７を形成する。ｎ+型ソース領域７とｐ+ 型コンタ
クト領域８とは、互いに接するように形成する。
【００３４】次に、図７に示すように、酸化膜１３、１
６及びフォトレジスト膜１７を除去した後、再び酸化処
理を施して、膜厚略２００オンク゛ストロームの酸化膜１８を成
長させる。
６及びフォトレジスト膜１７を除去した後、再び酸化処
理を施して、膜厚略２００オンク゛ストロームの酸化膜１８を成
長させる。
【００３５】次に、図８に示すように、トレンチ４の直
下に、フォトレジスト２３をマスクとして、Ｐ、Ａｓ等
のｎ型不純物を、ドーズ量１０11〜１０13／ｃｍ2でイ
オン打ち込みして、ｎ-型エピタキシャル層２に接して
ｎ+型基板１よりも不純物濃度の高いｎ++型半導体領域
９を形成する。この形成方法は、イオン打ち込み法に限
らず、通常の不純物拡散法等によって形成しても良い。
下に、フォトレジスト２３をマスクとして、Ｐ、Ａｓ等
のｎ型不純物を、ドーズ量１０11〜１０13／ｃｍ2でイ
オン打ち込みして、ｎ-型エピタキシャル層２に接して
ｎ+型基板１よりも不純物濃度の高いｎ++型半導体領域
９を形成する。この形成方法は、イオン打ち込み法に限
らず、通常の不純物拡散法等によって形成しても良い。
【００３６】次に、図９に示すように、酸化膜１８を除
去した後、全面に膜厚５００〜１５００オンク゛ストロームの酸
化膜１９を熱酸化法によって形成し、続いてこの上にト
レンチ４内を埋め込むように膜厚略６０００オンク゛ストローム
のポリシリコン膜２０をＣＶＤ法により成長させる。続
いて、フォトリソグラフィ法により必要な部分のみに各
膜１９、２０を残して、ゲート酸化膜５及びゲート電極
６を形成する。
去した後、全面に膜厚５００〜１５００オンク゛ストロームの酸
化膜１９を熱酸化法によって形成し、続いてこの上にト
レンチ４内を埋め込むように膜厚略６０００オンク゛ストローム
のポリシリコン膜２０をＣＶＤ法により成長させる。続
いて、フォトリソグラフィ法により必要な部分のみに各
膜１９、２０を残して、ゲート酸化膜５及びゲート電極
６を形成する。
【００３７】次に、図１０に示すように、ＣＶＤ法によ
り、トレンチ４内に埋め込むように、かつ、ゲート電極
６及びｎ+型ソース領域７を覆うように全面に膜厚５０
００〜１００００オンク゛ストロームの層間絶縁膜１０を形成す
る。続いて、フォトリソグラフィ法により、ｎ+型ソー
ス領域７及びｐ+ 型コンタクト領域８の一部を露出する
ように層間絶縁膜１０にコンタクト窓２１を形成する。
次に、層間絶縁膜１０、ｎ+型ソース領域７及びｐ+ 型
コンタクト領域８の露出部を覆うように、アルミニウム
等からなるソース電極１１を形成し、ｎ+型半導体基板
１に金、銀、ニッケル等からなるドレイン電極１２を形
成することにより、この例の縦型ＭＯＳＦＥＴが完成す
る。
り、トレンチ４内に埋め込むように、かつ、ゲート電極
６及びｎ+型ソース領域７を覆うように全面に膜厚５０
００〜１００００オンク゛ストロームの層間絶縁膜１０を形成す
る。続いて、フォトリソグラフィ法により、ｎ+型ソー
ス領域７及びｐ+ 型コンタクト領域８の一部を露出する
ように層間絶縁膜１０にコンタクト窓２１を形成する。
次に、層間絶縁膜１０、ｎ+型ソース領域７及びｐ+ 型
コンタクト領域８の露出部を覆うように、アルミニウム
等からなるソース電極１１を形成し、ｎ+型半導体基板
１に金、銀、ニッケル等からなるドレイン電極１２を形
成することにより、この例の縦型ＭＯＳＦＥＴが完成す
る。
【００３８】このように、この参考例の構成によれば、
ｐ型ベース領域３はトレンチ４よりも深く形成され、こ
のトレンチ４の直下には、ｎ-型エピタキシャル層２に
接してｎ+型半導体基板１よりも不純物濃度の高いｎ++
型半導体領域９が形成されているので、オン抵抗を増加
させることなく、高耐圧化を達成できる。すなわち、単
にｐ型ベース領域３がトレンチ４よりも深く形成されて
いるだけでなく、トレンチ４の直下にはｎ+型半導体基
板１よりも不純物濃度の高いｎ++型半導体領域９が存在
しているので、等価的に形成される不要なＲJFET成分が
増加しないため、オン抵抗の増加を防止できる。しか
も、ｐ型ベース領域３はトレンチ４よりも深く形成され
ているので、高耐圧化を容易に達成できる。したがっ
て、スイッチング特性に優れているという利点をそのま
ま生かして、スイッチングレギュレータ等の誘導性負荷
に適用することが容易となる。
ｐ型ベース領域３はトレンチ４よりも深く形成され、こ
のトレンチ４の直下には、ｎ-型エピタキシャル層２に
接してｎ+型半導体基板１よりも不純物濃度の高いｎ++
型半導体領域９が形成されているので、オン抵抗を増加
させることなく、高耐圧化を達成できる。すなわち、単
にｐ型ベース領域３がトレンチ４よりも深く形成されて
いるだけでなく、トレンチ４の直下にはｎ+型半導体基
板１よりも不純物濃度の高いｎ++型半導体領域９が存在
しているので、等価的に形成される不要なＲJFET成分が
増加しないため、オン抵抗の増加を防止できる。しか
も、ｐ型ベース領域３はトレンチ４よりも深く形成され
ているので、高耐圧化を容易に達成できる。したがっ
て、スイッチング特性に優れているという利点をそのま
ま生かして、スイッチングレギュレータ等の誘導性負荷
に適用することが容易となる。
【００３９】以下、図面を参照して、この発明の実施の
形態について説明する。説明は、実施例を用いて具体的
に行う。 ◇実施例 図１１は、この発明の一実施例である縦型ＭＩＳＦＥＴ
を示す断面図、また、図１２〜図１５は、同縦型ＭＩＳ
ＦＥＴの製造方法を工程順に示す工程図である。この発
明の一実施例である縦型ＭＯＳＦＥＴの構成が、上述の
参考例のそれと（図１参照）大きく異なるところは、ｎ
+型半導体基板（高不純物濃度基板）１上のｎ-型半導体
層（低不純物濃度層）２を省略するようにした点であ
る。この例の縦型ＭＩＳＦＥＴは、図１１に示すよう
に、トレンチ４の直下の、ｎ+型半導体基板１よりも不
純物濃度の高いｎ++型半導体領域２２は、予めｎ+型半
導体基板１にｎ型不純物のイオンの打ち込み等によって
形成されている。ｐ型ベース領域３は、ｐ型不純物のイ
オン打ち込み等によってｎ+型半導体基板１に、ｎ++型
半導体領域２２よりも深く形成されている。また、トレ
ンチ４はｐ型ベース領域３よりも浅く形成されている。
形態について説明する。説明は、実施例を用いて具体的
に行う。 ◇実施例 図１１は、この発明の一実施例である縦型ＭＩＳＦＥＴ
を示す断面図、また、図１２〜図１５は、同縦型ＭＩＳ
ＦＥＴの製造方法を工程順に示す工程図である。この発
明の一実施例である縦型ＭＯＳＦＥＴの構成が、上述の
参考例のそれと（図１参照）大きく異なるところは、ｎ
+型半導体基板（高不純物濃度基板）１上のｎ-型半導体
層（低不純物濃度層）２を省略するようにした点であ
る。この例の縦型ＭＩＳＦＥＴは、図１１に示すよう
に、トレンチ４の直下の、ｎ+型半導体基板１よりも不
純物濃度の高いｎ++型半導体領域２２は、予めｎ+型半
導体基板１にｎ型不純物のイオンの打ち込み等によって
形成されている。ｐ型ベース領域３は、ｐ型不純物のイ
オン打ち込み等によってｎ+型半導体基板１に、ｎ++型
半導体領域２２よりも深く形成されている。また、トレ
ンチ４はｐ型ベース領域３よりも浅く形成されている。
【００４０】次に、図１２乃至図１５を参照して、この
例の縦型ＭＯＳＦＥＴの製造方法について工程順に説明
する。まず、図１２に示すように、ドレイン領域となる
例えばｎ+型半導体基板１に、予めｎ型不純物のイオン
の打ち込みによってｎ+型半導体基板１よりも高不純物
濃度の、深さ２〜５μｍのｎ++型半導体領域２２を形成
する。このｎ++型半導体領域２２は参考例におけるｎ++
型半導体領域９と同じ役割を担うものであり、その形成
方法は、イオン打ち込み法に限らず、通常の不純物拡散
法等によって形成してもよい。
例の縦型ＭＯＳＦＥＴの製造方法について工程順に説明
する。まず、図１２に示すように、ドレイン領域となる
例えばｎ+型半導体基板１に、予めｎ型不純物のイオン
の打ち込みによってｎ+型半導体基板１よりも高不純物
濃度の、深さ２〜５μｍのｎ++型半導体領域２２を形成
する。このｎ++型半導体領域２２は参考例におけるｎ++
型半導体領域９と同じ役割を担うものであり、その形成
方法は、イオン打ち込み法に限らず、通常の不純物拡散
法等によって形成してもよい。
【００４１】次に、図１３に示すように、ｎ++型半導体
領域２２上にＣＶＤ法により膜厚略１０００オンク゛ストローム
の酸化膜１３及び膜厚略１０００オンク゛ストロームの窒化膜１
４を順次形成し、さらにフォトレジスト膜１５で覆った
後、フォトリソグラフィ法により必要な部分のみにフォ
トレジスト膜１５を残し、続いて、フォトレジスト膜１
５を耐食性マスクとしてドライエッグにより、窒化膜１
４、酸化膜１３及びｎ++型半導体領域２２を部分的に除
去して、例えば深さ１〜３μｍ、幅０．５〜４．０μｍ
のサイズのトレンチ４を形成する。
領域２２上にＣＶＤ法により膜厚略１０００オンク゛ストローム
の酸化膜１３及び膜厚略１０００オンク゛ストロームの窒化膜１
４を順次形成し、さらにフォトレジスト膜１５で覆った
後、フォトリソグラフィ法により必要な部分のみにフォ
トレジスト膜１５を残し、続いて、フォトレジスト膜１
５を耐食性マスクとしてドライエッグにより、窒化膜１
４、酸化膜１３及びｎ++型半導体領域２２を部分的に除
去して、例えば深さ１〜３μｍ、幅０．５〜４．０μｍ
のサイズのトレンチ４を形成する。
【００４２】次に、図１４に示すように、フォトレジス
ト膜１５を除去した後、周知のＬＯＣＯＳ法により部分
的な酸化処理を施して、トレンチ４内に比較的厚い膜厚
略１μｍの酸化膜１６を成長させる。酸化処理時、トレ
ンチ４以外の部分は窒化膜１４によりマスクされている
ので酸化膜１６は成長しない。
ト膜１５を除去した後、周知のＬＯＣＯＳ法により部分
的な酸化処理を施して、トレンチ４内に比較的厚い膜厚
略１μｍの酸化膜１６を成長させる。酸化処理時、トレ
ンチ４以外の部分は窒化膜１４によりマスクされている
ので酸化膜１６は成長しない。
【００４３】次に、図１５に示すように、窒化膜１４を
除去した後、酸化膜１６をマスクとして燐（Ｐ）、砒素
（Ａｓ）等のｎ型不純物を、ドーズ量１０13〜１０14／
ｃｍ2でイオン打ち込みして、ｎ++型半導体領域２２に
これよりも深く、深さ２〜６μｍのｐ型ベース領域３を
形成する。この場合、ｐ型ベース領域３はトレンチ４よ
りも深く形成することが必要である。これによって、ｎ
++型半導体領域２２はトレンチ４の直下のみに残される
ようになる。
除去した後、酸化膜１６をマスクとして燐（Ｐ）、砒素
（Ａｓ）等のｎ型不純物を、ドーズ量１０13〜１０14／
ｃｍ2でイオン打ち込みして、ｎ++型半導体領域２２に
これよりも深く、深さ２〜６μｍのｐ型ベース領域３を
形成する。この場合、ｐ型ベース領域３はトレンチ４よ
りも深く形成することが必要である。これによって、ｎ
++型半導体領域２２はトレンチ４の直下のみに残される
ようになる。
【００４４】この後、参考例で述べたと略同様な工程
（図６乃至図１０）を経て、この例の縦型ＭＯＳＦＥＴ
が完成する。それゆえ、図１０において、図１の構成部
分に対応する各部には、同一の番号を付してその説明を
省略する。
（図６乃至図１０）を経て、この例の縦型ＭＯＳＦＥＴ
が完成する。それゆえ、図１０において、図１の構成部
分に対応する各部には、同一の番号を付してその説明を
省略する。
【００４５】このように、ｎ-型エピタキシャル層（図
２の工程）を省略しても、参考例において述べたと略同
様の効果を得ることができる。加えて、この実施例の構
成によれば、ｎ-型エピタキシャル層（図２の工程）を
不要とするので、労力を削減でき、したがって、コスト
ダウンを図ることができる。
２の工程）を省略しても、参考例において述べたと略同
様の効果を得ることができる。加えて、この実施例の構
成によれば、ｎ-型エピタキシャル層（図２の工程）を
不要とするので、労力を削減でき、したがって、コスト
ダウンを図ることができる。
【００４６】以上、この発明の実施例を図面により詳述
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、上述の
実施例においては、縦型ＭＯＳＦＥＴについて述べた
が、これに限らず、ＭＩＳ(Metal Insulator Semicondu
ctor)型ＦＥＴである限り、ＭＯＳ構造に限らず、例え
ば、ＭＯＮＯＳ構造等でも良い。また、各半導体層又は
半導体領域の導電型は、ｐ（又はｎ）型に代えて、ｎ
（又はｐ）型でも良い。
してきたが、具体的な構成はこの実施例に限られるもの
ではなく、この発明の要旨を逸脱しない範囲の設計の変
更などがあってもこの発明に含まれる。例えば、上述の
実施例においては、縦型ＭＯＳＦＥＴについて述べた
が、これに限らず、ＭＩＳ(Metal Insulator Semicondu
ctor)型ＦＥＴである限り、ＭＯＳ構造に限らず、例え
ば、ＭＯＮＯＳ構造等でも良い。また、各半導体層又は
半導体領域の導電型は、ｐ（又はｎ）型に代えて、ｎ
（又はｐ）型でも良い。
【００４７】また、上述の第１及び第２の実施例におい
ては、縦型ＭＯＳＦＥＴについて述べたが、これに限ら
ず、ＭＩＳ(Metal Insulator Semiconductor)型ＦＥＴ
である限り、ＭＯＳ構造に限らず、例えば、ＭＯＮＯＳ
構造等でも良い。また、各半導体層又は半導体領域の導
電型は、ｐ（又はｎ）型に代えて、ｎ（又はｐ）型でも
良い。
ては、縦型ＭＯＳＦＥＴについて述べたが、これに限ら
ず、ＭＩＳ(Metal Insulator Semiconductor)型ＦＥＴ
である限り、ＭＯＳ構造に限らず、例えば、ＭＯＮＯＳ
構造等でも良い。また、各半導体層又は半導体領域の導
電型は、ｐ（又はｎ）型に代えて、ｎ（又はｐ）型でも
良い。
【００４８】
【発明の効果】以上説明したように、この発明の縦型Ｍ
ＩＳＦＥＴ及びその製造方法によれば、ベース領域はト
レンチよりも深く形成され、このトレンチの直下には、
高不純物濃度半導体基板よりも不純物濃度の高い高不純
物濃度半導体領域が形成されているので、オン抵抗を増
加させることなく、高耐圧化を図ることができる。
ＩＳＦＥＴ及びその製造方法によれば、ベース領域はト
レンチよりも深く形成され、このトレンチの直下には、
高不純物濃度半導体基板よりも不純物濃度の高い高不純
物濃度半導体領域が形成されているので、オン抵抗を増
加させることなく、高耐圧化を図ることができる。
【図１】この発明の参考例である縦型ＭＯＳＦＥＴを示
す断面図である。
す断面図である。
【図２】同縦型ＭＯＳＦＥＴの製造方法を示す工程図で
ある。
ある。
【図３】同縦型ＭＯＳＦＥＴの製造方法を示す工程図で
ある。
ある。
【図４】同縦型ＭＯＳＦＥＴの製造方法を示す工程図で
ある。
ある。
【図５】同縦型ＭＯＳＦＥＴの製造方法を示す工程図で
ある。
ある。
【図６】同縦型ＭＯＳＦＥＴの製造方法を示す工程図で
ある。
ある。
【図７】同縦型ＭＯＳＦＥＴの製造方法を示す工程図で
ある。
ある。
【図８】同縦型ＭＯＳＦＥＴの製造方法を示す工程図で
ある。
ある。
【図９】同縦型ＭＯＳＦＥＴの製造方法を示す工程図で
ある。
ある。
【図１０】同縦型ＭＯＳＦＥＴの製造方法を示す工程図
である。
である。
【図１１】この発明の一実施例である縦型ＭＯＳＦＥＴ
を示す断面図である。
を示す断面図である。
【図１２】同縦型ＭＯＳＦＥＴの製造方法を示す工程図
である。
である。
【図１３】同縦型ＭＯＳＦＥＴの製造方法を示す工程図
である。
である。
【図１４】同縦型ＭＯＳＦＥＴの製造方法を示す工程図
である。
である。
【図１５】同縦型ＭＯＳＦＥＴの製造方法を示す工程図
である。
である。
【図１６】従来の縦型ＭＯＳＦＥＴを示す断面図であ
る。
る。
【図１７】従来の縦型ＭＯＳＦＥＴを示す断面図であ
る。
る。
【図１８】従来の縦型ＭＯＳＦＥＴを示す断面図であ
る。
る。
【図１９】従来の縦型ＭＯＳＦＥＴにおいて、ベース領
域をトレンチよりも深く形成した場合の不都合を説明す
る概略図である。
域をトレンチよりも深く形成した場合の不都合を説明す
る概略図である。
１ ｎ+型半導体基板（高不純物濃度半導体基板） ２ ｎ-型半導体層（低不純物濃度半導体層） ３ ｐ型ベース領域 ４ トレンチ ５ ゲート酸化膜 ６ ゲート電極 ７ ｎ+型ソース領域 ８ ｐ+型コンタクト領域 ９ ｎ++型半導体領域（高不純物濃度半導体領域） １０ 層間絶縁膜 １１ ソース電極 １２ ドレイン電極 １４ 窒化膜 １５，１７，２３ フォトレジスト膜 １３，１６，１８，１９ 酸化膜 ２０ ポリシリコン膜 ２１ コンタクト窓 ２２ ｎ++型半導体領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (4)
- 【請求項１】 ドレイン領域となる不純物濃度が略一定
な第１導電型半導体基板に該第１導電型半導体基板より
も不純物濃度の高い第１導電型半導体領域を形成し、該
第１導電型半導体領域にトレンチを形成するトレンチ形
成工程と、 前記第１導電型半導体領域に前記トレンチの深さよりも
深く第２導電型ベース領域を形成するベース領域形成工
程と、 前記トレンチ内にゲート絶縁膜を形成した後、そのトレ
ンチ内に導電体を埋め込んでゲート電極を形成するゲー
ト電極形成工程と、 前記トレンチの周囲の前記ベース領域に第１導電型ソー
ス領域を形成するソース領域形成工程と、 を含むことを特徴とする縦型ＭＩＳＦＥＴの製造方法。 - 【請求項２】 前記ベース領域形成工程を、前記第１導
電型半導体領域及び前記第１導電型半導体基板に前記ト
レンチの深さより深く第２導電型ベース領域を形成する
ベース領域形成工程に置き換えることを特徴とする請求
項１記載の縦型ＭＩＳＦＥＴの製造方法。 - 【請求項３】 前記第１導電型半導体領域の形成を、不
純物イオン打ち込み法、又は拡散法により行うことを特
徴とする請求項１又は２記載の縦型ＭＩＳＦＥＴの製造
方法。 - 【請求項４】 前記ゲート電極形成工程における前記導
電体として、ポリシリコン膜を用いることを特徴とする
請求項１乃至３の何れか１項に記載の縦型ＭＩＳＦＥＴ
の製造方法。
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| JP03828798A JP3219045B2 (ja) | 1998-02-20 | 1998-02-20 | 縦型ｍｉｓｆｅｔの製造方法 |
| US09/252,662 US6160288A (en) | 1998-02-20 | 1999-02-19 | Vertical type misfet having improved pressure resistance |
| DE19907201A DE19907201A1 (de) | 1998-02-20 | 1999-02-19 | Vertikal-MESFET und Verfahren zu dessen Herstellung |
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|---|---|---|---|
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|---|---|
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Family
ID=12521104
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03828798A Expired - Fee Related JP3219045B2 (ja) | 1998-02-20 | 1998-02-20 | 縦型ｍｉｓｆｅｔの製造方法 |
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| US20010001494A1 (en) * | 1999-04-01 | 2001-05-24 | Christopher B. Kocon | Power trench mos-gated device and process for forming same |
| JP3911585B2 (ja) * | 1999-05-18 | 2007-05-09 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP4666708B2 (ja) * | 1999-10-13 | 2011-04-06 | 新電元工業株式会社 | 電界効果トランジスタ |
| US6414347B1 (en) * | 2001-01-10 | 2002-07-02 | International Business Machines Corporation | Vertical MOSFET |
| US6797992B2 (en) * | 2001-08-07 | 2004-09-28 | Fabtech, Inc. | Apparatus and method for fabricating a high reverse voltage semiconductor device |
| DE10239868B4 (de) * | 2002-08-29 | 2005-12-29 | Infineon Technologies Ag | Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern und hierdurch hergestellte Trench-Transistoranordnung |
| JP4622214B2 (ja) * | 2003-07-30 | 2011-02-02 | トヨタ自動車株式会社 | 電流センシング機能を有する半導体装置 |
| JP3954541B2 (ja) * | 2003-08-05 | 2007-08-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
| CN1314130C (zh) * | 2004-01-05 | 2007-05-02 | 东南大学 | 纵向多面栅金属－氧化物－半导体场效应晶体管及其制造方法 |
| GB0404749D0 (en) * | 2004-03-03 | 2004-04-07 | Koninkl Philips Electronics Nv | Trench field effect transistor and method of making it |
| KR100624053B1 (ko) * | 2004-09-09 | 2006-09-15 | 라이톤 세미컨덕터 코퍼레이션 | 펀치스루를 방지하기 위한 전력용 반도체 소자 및 그 제조방법 |
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| JP4324218B2 (ja) * | 2006-12-08 | 2009-09-02 | シャープ株式会社 | 高耐圧ｍｏｓｆｅｔを備えた半導体装置及びその製造方法 |
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| JP2832543B2 (ja) * | 1989-07-24 | 1998-12-09 | セイコーインスツルメンツ株式会社 | 半導体装置とその製造方法 |
| JPH0621468A (ja) * | 1992-06-29 | 1994-01-28 | Toshiba Corp | 絶縁ゲート型半導体装置 |
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| DE19907201A1 (de) | 1999-09-02 |
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