DE10239868B4 - Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern und hierdurch hergestellte Trench-Transistoranordnung - Google Patents

Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern und hierdurch hergestellte Trench-Transistoranordnung Download PDF

Info

Publication number
DE10239868B4
DE10239868B4 DE2002139868 DE10239868A DE10239868B4 DE 10239868 B4 DE10239868 B4 DE 10239868B4 DE 2002139868 DE2002139868 DE 2002139868 DE 10239868 A DE10239868 A DE 10239868A DE 10239868 B4 DE10239868 B4 DE 10239868B4
Authority
DE
Germany
Prior art keywords
conductivity type
doped
implantation
column
energy
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE2002139868
Other languages
English (en)
Other versions
DE10239868A1 (de
Inventor
Michael Dr. Rüb
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE2002139868 priority Critical patent/DE10239868B4/de
Publication of DE10239868A1 publication Critical patent/DE10239868A1/de
Application granted granted Critical
Publication of DE10239868B4 publication Critical patent/DE10239868B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/261Bombardment with radiation to produce a nuclear reaction transmuting chemical elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

Verfahren zur Erzeugung von mit einem ersten Leitfähigkeitstyp (n) dotierten Säulenbereichen (S) in Halbleiterwafern, mit folgenden Schritten:
(A) auf einem Halbleitersubstrat (10) wird eine erste Epitaxieschicht (11a) des ersten Leitfähigkeitstyp abgeschieden und darin im Bereich der zu bildenden Säule (S) lokal eine Topologiestufe in Form einer Ausnehmung (17a) gebildet;
(B) über der ersten Epitaxieschicht (11a) wird wenigstens eine zweite Epitaxieschicht (12) des zweiten Leitfähigkeitstyp (p) abgeschieden, so dass in den Schritten A und B in lateraler Richtung parallel zur Waferrückseite R wenigstens zwei Ebenen (I bis V) mit jeweils einer alternierenden Folge (a, b, a) und (b, a, b) von Epitaxieschichtabschnitten jeweils des ersten und zweiten Leitfähigkeitstyps (n, p) gebildet werden und
(C) durch eine ganzflächige Hochenergieimplantation werden in einer durch die entsprechende Wahl der Implantationsenergie gegebenen Tiefe (d) und in einer durch die laterale Abmessung der Topologiestufe (17a) gegebenen lateralen Weite im Säulenbereich (S) die mit...

Description

  • Die Erfindung betrifft die Herstellung vertikaler Hochvolttransistoren und insbesondere ein Verfahren zur Erzeugung von tiefen dotierten Säulenbereichen in Halbleiterwafern sowie eine hierdurch hergestellte Trenchtransistoranordnung.
  • Neuartige vertikale Hochvoltsiliziumbauelemente mit einer Spannungsfestigkeit über 300 V benötigen in der Epitaxiedriftzone vertikale, säulenartige, fein strukturierte Dotiergebiete. Diese so genannten Kompensationsbauelemente erreichen eine Reduktion des Einschaltwiderstandes um bis zu einer Größenordnung.
  • Produkte dieser Art werden derzeit von der Anmelderin unter der markenrechtlich geschützten Bezeichnung CoolMOS® hergestellt und vertrieben. Die Weiterentwicklung und Verbesserung derartiger Kompensationsbauelemente wird bei der Anmelderin kontinuierlich vorangetrieben. Insbesondere der in Punkto Maschinenbelastung, Waferdurchlaufzeit und Kosten aufwändige Fertigungsprozess "Aufbautechnik" soll verbessert bzw. durch andere effizientere Prozesse oder Fertigungstechnologien ersetzt werden, um den Durchsatz zu erhöhen und um die Produktkosten zu senken. Unter dem Begriff "Aufbautechnik" versteht man eine mehrmalige Abfolge der Prozesssequenz: maskierte (niederenergetische) Implantation und Abscheidung einer Epitaxieschicht.
  • In jüngster Zeit zielen neuartige Ideen im Wesentlichen auf eine Vereinfachung bzw. auf einen alternativen Fertigungsablauf ab. So gibt es bereits konkrete Überlegungen, die mit hochenergetischer Protonenbestrahlung im Silizium einhergehende Bildung von Eigendefektkomplexen zur n-Dotierung zu verwenden. Protonenstrahlung hat die Eigenschaft auch bei relativ niedrigen Energien tief in Silizium einzudringen (zum Beispiel bei 1,7 MeV in eine Tiefe von 36 μm). Im Bereich des "End-of-Range" von Protonenimplantationen entstehen Eigendefekte des Siliziums, die zusammen mit dem implantierten Wasserstoff Eigendefektkomplexe bilden. Wie zahlreiche in der Vergangenheit durchgeführte Experimente zeigen, verhalten sich diese Defektkomplexe wie n-Dotanten. Die Dotiereffekte verschwinden allerdings bei Temperaturen über 600°C. Diese Temperaturgrenze sollte jedoch hoch genug sein, um die thermische Stabilität von mit einem derartigen Verfahren hergestellten Produkten sicherzustellen.
  • Der Prozessablauf zur Herstellung eines Kompensationsbauelements, zum Beispiel eines CoolMOS®-Transistors, würde so aussehen, dass eine p-dotierte Epitaxie auf dem Wafersubstrat abgeschieden wird. Die bei einem n-Kanaltransistor leitenden n-Gebiete werden durch die Protonenbestrahlung in den p-Gebieten durch Gegendotierung erzeugt. Bei dieser Art der Hochenergieimplantation besteht allerdings ein wesentliches Problem darin, die nicht zu implantierenden Bereiche mit ausreichender Genauigkeit zu maskieren.
  • Eine Maskierung bei sehr hochenergetischen Ionenstrahlen (unabhängig davon, ob der Ionenstrahl direkt oder indirekt dotierend wirkt) kann im Grunde auf zwei verschiedene Weisen erfolgen:
    • (a) Durch eine fest mit dem Wafer verbundene, einmalig verwendbare Maskierung, wie etwa durch eine Lackmaske oder eine Hartmaske aus SiO2. Für die hier diskutierten Ionenreichweiten, die bei einem 600 V-Bauelement die Dotierung in einer Tiefe von ca. 35 μm erzeugen müssen, ist eine Dicke der Lackmaske von ca. 50 μm erforderlich oder eine Dicke der Hartmaske aus SiO2 von ca. 40 μm.
    • (b) Durch eine wieder verwendbare Stencilmaske, das heißt durch eine Schablonenmaske. Die Dicke dieser Stencilmaske muss so beschaffen sein, dass 40 μm Eindringtiefe maskiert werden können. Derzeit werden Stencilmasken aus Silizium auf Waferbasis gefertigt und entweder mit dem Wafer durch einen Klebstoff reversibel verbunden oder im Strahlengang des Ionenstrahls positioniert.
  • Das oben beschriebene Verfahren (a) ist sowohl für hochenergetische Protonenimplantation als auch für direkte Borimplantation aus technischen Gründen (kritisches CD-Maß im Bereich von wenigen Mikrometern) und auch aus Kostengründen keine praktisch realisierbare Möglichkeit.
  • Das Verfahren (b) wird derzeit für sehr hochenergetische Borimplantationen (direkte Dotierung) erforscht. Für die indirekte Implantation von Protonen ist dieses Verfahren, wenn man die bei der Borimplantation vorteilhafte Klebetechnik der Stencilmaske voraussetzt, ebenfalls problematisch, da die Protonenimplantation sehr spät im Prozessablauf durchgeführt werden muss. Aus Gründen der begrenzten thermischen Stabilität der erzeugten Komplexe dürfen nach der Erzeugung der Defektkomplexe keine Diffusionen oder sonstigen Prozesse bei erhöhten Temperaturen mehr stattfinden. Somit ergibt sich bei Verwendung der Klebetechnik das Problem, die Maske auf den Devicewafer und die bereits produzierten Strukturen zu justieren. Würde dagegen die Hochenergieimplantation bereits zu Beginn des Waferprozesses stattfinden, könnte die Justage sehr einfach realisiert werden (vgl. DE 10006523 A1 bzw. WO 2001/61735 A2 Im vorliegenden Fall wird man jedoch um den Einbau einer auf Submikrometer genauen Justiereinrichtung entweder in eine Maschine zum Waferbonden oder in den Hochenergieimplanter nicht herumkommen.
  • Bei einem in US 5,426,059 beschriebenen Verfahren zur Herstellung von vertikal gestapelten bipolaren Halbleiterstrukturen wird eine vertikale Abfolge von abwechselnd n- und p-dotierten Epitaxieschichten jeweils durch eine Phosphorimplantation und eine Borimplantation erzeugt. Die einmal vorgenommene Dotierung dieser Epitaxieschichten wird aber nicht nachträglich noch durch eine Hochenergieimplantation geändert.
  • WO 1997/36328 beschreibt eine annähernd konforme Abbildung einer vorhandenen Oberflächentopologie durch ein gegebenes Implantationsprofil.
  • DE 199 07 201 A1 beschreibt die Herstellung eines vertikalen MISFET-Transistors, bei dem die Basisregion tiefer ausgebil det ist als ein in der Basisregion gebildeter Graben und unmittelbar unter dem Graben eine Halbleiterregion vom ersten Leitfähigkeitstyp gebildet ist, welche eine höhere Dotierungskonzentration als das Halbleitersubstrat des ersten Leitfähigkeitstyps aufweist.
  • US 6,103,578 beschreibt ein Verfahren zur Bildung von Diffusionsbereichen jeweils des n-Leitfähigkeitstyps und des p-Leitfähigkeitstyps jeweils anschließend an in einer ersten Oberfläche eines Halbleiterkörpers gebildeten tiefen Gräben. Dabei werden die n- und p-Typ-Diffusionsbereiche von einer Seitenwandfläche eines jeweiligen tiefen Grabens ausdiffundiert.
  • Es ist Aufgabe der Erfindung, ein Verfahren anzugeben, das tiefe mit einem ersten Leitfähigkeitstyp dotierte Säulenbereiche in Halbleiterwafern erzeugen und dabei auf eine Maskierung der obigen Art verzichten kann, sowie ein hierdurch hergestellte Trench-Transistoranordnung anzugeben.
  • Prinzipiell schlägt die Erfindung ein Verfahren vor, das dazu geeignet ist, mittels Hochenergieprotonenimplantation selbstjustiert, das heißt ohne Verwendung einer Maske während der Implantation, tiefe mit einem ersten Leitfähigkeitstyp dotierte Säulenbereiche zu erzeugen.
  • Gemäß einem ersten Aspekt ist das erfindungsgemäße Verfahren zur Erzeugung von tiefen mit einem ersten Leitfähigkeitstyp dotierten Säulenbereichen in Halbleiterwafern gekennzeichnet durch folgende Schritte:
    • (A) auf einem Halbleitersubstrat wird eine erste Epitaxieschicht des ersten Leitfähigkeitstyp abgeschieden und darin im Bereich der zu bildenden Säule lokal eine Topologiestufe in Form einer Ausnehmung gebildet;
    • (B) über der ersten Epitaxieschicht wird wenigstens eine zweite Epitaxieschicht des zweiten Leitfähigkeitstyp abgeschieden, so dass in den Schritten A und B in lateraler Richtung parallel zur Waferrückseite wenigstens zwei Ebenen mit jeweils einer alternierenden Folge und von Epitaxieschichtabschnitten jeweils des ersten und zweiten Leitfähigkeitstyps gebildet werden und
    • (C) durch eine ganzflächige Hochenergieimplantation werden in einer durch die entsprechende Wahl der Implantationsenergie gegebenen Tiefe und in einer durch die laterale Abmessung der Topologiestufe gegebenen lateralen Weite im Säulenbereich die mit dem zweiten Leitfähigkeitstyp dotierten Schichtabschnitte in mit dem ersten Leitfähigkeitstyp dotierte Schichtabschnitte umgewandelt.
  • In einer ersten bevorzugten Ausführungsform ist das dem ersten Aspekt der Erfindung entsprechende Verfahren dadurch gekennzeichnet, dass in Schritt B über der zweiten Expitaxieschicht weitere Expitaxieschichten jeweils abwechselnd mit dem ersten und zweiten Leitfähigkeitstyp so abgeschieden werden, dass im Säulenbereich in vertikaler Richtung eine alternierende Schichtenfolge aus jeweils mit dem zweiten Leitfähigkeitstyp und mit dem ersten Leitfähigkeitstyp dotierten Expitaxieschichtabschnitten gebildet werden, und dass in Schritt C die Hochenergieimplantation mit wenigstens zwei unterschiedlichen Implantationsenergieniveaus so durchgeführt wird, dass der Endbereich der Implantation eine jeweils gewünschte Ebene der Expitaxieschichten erreicht.
  • Dieses bevorzugte Verfahren wird dadurch weiter gebildet, dass außerdem die an dem Säulenbereich seitlich unmittelbar angrenzenden Epischichtabschnitte der Schichtfolge im Schritt C in mit dem ersten Leitfähigkeitstyp hoch dotierte Abschnitte umgewandelt werden.
  • Gemäß einem zweiten Aspekt ist das erfindungsgemäße Verfahren zur Erzeugung von tiefen mit einem ersten Leitfähigkeitstyp dotierten Säulenbereichen in Halbleiterwafern durch folgende Schritte gekennzeichnet:
    • (A) auf einem Halbleitersubstrat werden übereinander wenigstens zwei alternierend jeweils mit dem ersten und einem zweiten Leitfähigkeitstyp dotierte Epitaxieschichten abgeschieden;
    • (B) in oder auf der obersten Epitaxieschicht wird eine Topologiestufe gebildet, und
    • (C) durch eine ganzflächige Hochenergieimplantation werden in einer durch entsprechende Wahl der Implantationsenergie gegebenen Tiefe und in einer durch die laterale Abmessung der Topologiestufe gegebenen lateralen Weite im Säulenbereich die mit dem zweiten Leitfähigkeitstyp dotierten Schichtabschnitte in mit dem ersten Leitfähigkeitstyp dotierte Schichtabschnitte umgewandelt.
  • Dem zweiten Aspekt der Erfindung liegt die Erkenntnis zugrunde, dass der dotierende Effekt z. B. bei Protonenimplantation nur im Bereich des End-of-Range stattfindet, das heißt, durch die Verwendung verschiedener Implantationsenergien kann die Umwandlung in vertikaler Richtung auf gewisse Bereiche eingeschränkt werden. Somit werden bei dieser Ausführungsform, bestimmt durch die Höhe der Topologiestufe, unterschiedliche Implantationsenergien jeweils so gewählt, dass der Endbereich (End-of-Range) z. B. der Wasserstoffimplantation z. B. jeweils einen gewünschten p-Epischichtabschnitt in einer gewünschten Tiefe (Ebene) im Säulenbereich erreicht.
  • Die laterale Information darüber, welche Gebiete durch die Hochenergieprotonenimplantation dotiert werden sollen und welche nicht, kann man, wie erwähnt, ohne eine Maskierung bei der ersten bevorzugten Ausführungsform mit Hilfe der alternierenden nicht planaren Folge z. B. von p- und n-dotierten Epischichten festlegen. Dazu muss man lediglich sicherstellen, dass in jenen Gebieten, in denen ein zur Oberfläche durchgehendes n-Gebiet, das heißt der n-dotierte Säulenbereich entstehen soll durch Ausnehmungen in der darunter liegenden Ebene ein p-Gebiet abgeschieden wird.
  • Bei dem dem zweiten Aspekt der Erfindung entsprechenden Verfahren wird die Topologiestufe im Schritt B auf der Oberfläche der obersten Epitaxieschicht mit einer strukturierten Abscheidung einer Hartmaske im Säulenbereich erzeugt, deren Dicke so gewählt wird, dass sich im Schritt C abhängig von der Implantationsenergie ein gewünschter vertikal versetzter Dotierungseffekt ergibt.
  • Im Gegensatz zu dem ersten Aspekt wird bei dem dem zweiten Aspekt entsprechenden Verfahren nicht die unterste Epitaxieschicht strukturiert und die dadurch entstehende Stufe als Maskierung benutzt, sondern es werden durchgehende abwechselnde n- und p-dotierte Schichten abgeschieden. Die für eine Maskierung notwendige Topologiestufe wird dann nach der Epitaxieabscheidung auf der Oberfläche des Wafers durch die strukturierte Hartmaske, zum Beispiel mit einer Oxidabscheidung (Polsteroxid) erzeugt. Dabei ist darauf zu achten, dass die Höhe (Dicke) dieser Stufe so dimensioniert ist, dass sich der gewünschte "vertikal versetzte" Dotierungseffekt ergibt. Der wichtigste Parameter, der die Stufenhöhe bedingt, ist die Eindringtiefe von (in diesem Fall) Wasserstoff ins gewählte Material. Bei der Verwendung von Oxid für die Topologiestufe auf der Oberseite des Wafers sollte die Stufenhöhe in etwa der Dicke der abgeschiedenen Epitaxieschichten entsprechen. Diese Schichtdicken der Epitaxie können zum Beispiel im Bereich von 4 μm liegen.
  • Die Vorteile des oben erwähnten zweiten erfindungsgemäßen Aspekts sind folgende:
    • – es ist keine konforme Epitaxieabscheidung notwendig;
    • – konventionelle Epitaxieprozesse sind deutlich schneller und besser zu kontrollieren;
    • – die auf der Oberfläche des Wafers zu bildende Topologiestufe kann durch eine Standardhartmaske erfolgen und es ist deshalb keine Trenchätzung in Epischichten notwendig;
    • – die Waferoberfläche ist nach Entfernung der Hartmaske eben, ohne Topologiestufe;
    • – die resultierende n-Säule ist nicht nach unten verbreitert, das heißt nicht dreieckförmig sondern wirklich säulenartig.
  • Bei einer bevorzugten Ausführungsform des erfindungsgemäßen Verfahrens wird als erster Leitfähigkeitstyp ein n-Typ gewählt, entsprechend ist der zweite Leitfähigkeitstyp ein p-Typ. Zusätzlich oder alternativ dazu ist es bei der Hochenergieimplantation vorgesehen, Phosphor und/oder Wasserstoff zu verwenden.
  • Bei einer Alternative des erfindungsgemäßen Verfahrens ist es vorgesehen, das als erster Leitfähigkeitstyp ein p-Typ gewählt wird, entsprechend ist dann der zweite Leitfähigkeitstyp ein n-Typ. Alternativ oder zusätzlich ist es dazu vorgesehen, bei der Hochenergieimplantation Bor zu verwenden.
  • Das erfindungsgemäße Verfahren eignet sich vorzüglich zur Herstellung von Trenchtransistoranordnungen, die eine tiefe mit einem ersten Leitfähigkeitstyp dotierte Säule unter jedem Transistor haben, die zum größten Teil als Driftzone für diesen vertikalen Trenchtransistor fungiert. Sourcebereiche und Gatekontakte sind bei diesem Trenchtransistor auf der Waferoberfläche angeordnet, so dass ein Trenchtransistor entsteht, der einem vertikalen IGBT ähnlich ist. Der Kanalbereich mit dem umgebenden Gateoxid ragt von oben in die Säulenstruktur hinein, und darunter befindet sich die Driftzone des Trenchtransistors.
  • Nach dem zuletzt Gesagten ist eine einem dritten Aspekt der Erfindung entsprechende Trenchtransistoranordnung mit einer tiefen mit einem ersten Leitfähigkeitstyp dotierten Säule unter jedem Trenchtransistor dadurch gekennzeichnet, dass der Trenchtransistor einen von oben vertikal in einen Säulenbereich ragenden Kanalbereich, der von einem Gateoxid umgeben ist, einen daran anschließenden in die Tiefe des Säulenbereichs gehenden Bulkbereich anschließt, und einen auf einer Waferoberfläche gebildeten Sourcebereich aufweist, wobei der Säulenbereich aus einer Schichtabfolge von n und n-dotierten Epitaxieschichten besteht.
  • Allerdings lassen sich mit dem erfindungsgemäßen Verfahren auch planare Transistoren herstellen. Es darf nämlich an dieser Stelle nicht vergessen werden, dass die Abscheidung vieler Epitaxieschichten auf die Topografie immer auch eine einebnende Wirkung hat. Das heißt, falls dies erwünscht ist, kann sicherlich durch geschickte Wahl von Schichtdicken und Abscheideparametern eine nahezu planare Oberfläche hergestellt werden und trotzdem die selbstjustierende Dotierungswirkung durch das erfindungsgemäße Verfahren erhalten bleiben.
  • Das vorgestellte Prinzip funktioniert auch bei direkter Implantation. Für ein 600 V-Kompensationsbauelement, das mit wirtschaftlich vertretbaren Ionenenergien hergestellt wird, gibt es allerdings nur die Möglichkeit Bor zu implantieren. In diesem Falle ist jedoch nur eine durchgehende p-Säule herstellbar. Das heißt, ein 600 V p-Kanaltransistor ist mit dem hier beschriebenen Verfahren in Kombination mit direkter Borimplantation herstellbar. Dagegen ist ein n-Kanaltransistor nur mittels der indirekten Dotierung mit Wasserstoff machbar.
  • Verallgemeinernd kann gesagt werden, dass der beschriebene selbstjustierende Effekt des erfindungsgemäßen Verfahrens auch bei anderen Bauelementen außer bei Kompensationsbauelementen Verwendung finden kann, da auch bei anderen Prozessen die Notwendigkeit einer Maskierung wegfällt. Dabei ist in diesem Zusammenhang die hohe Reichweite von Wasserstoff bei geringen Energien besonders attraktiv.
  • Der entscheidende Vorteil des vorgeschlagenen Verfahrens liegt darin, dass sehr tief reichende n-dotierte Gebiete ohne aufwändige Maskierung hergestellt werden können. Alle mit der Maskierung von hochenergetischen Ionen verbundenen Probleme, wie sie oben erwähnt wurden, wie etwa die Justage von Sten cilmasken relativ zum Devicewafer, tauchen bei der vorgeschlagenen Verfahrensweise nicht auf.
  • Ein weiterer Vorteil des erfindungsgemäßen Verfahrens ist, dass dafür durchgehend unmodifiziertes Standardequipment zur Anwendung kommen kann. Dieser Vorteil äußert sich vor allem in geringen Kosten für die Produktion von Kompensationsbauelementen mit dem beschriebenen Verfahren. Im Gegensatz zur Aufbautechnik sind zwischen den Epitaxieschritten keine Fototechniken etc. notwendig, so dass die Abscheidung der gesamten Epitaxie in einem Schritt vorgenommen werden kann. Es muss lediglich nach jeweils einer festgelegten abgeschiedenen Schichtdicke die Dotierung geändert werden.
  • Die oben beschriebenen und weitere vorteilhafte Merkmale werden in der nachfolgenden Beschreibung bevorzugter Ausführungsbeispiele anhand eines mit diesem Verfahren hergestellten Trenchtransistors unter Bezugnahme auf die Zeichnung erläutert.
  • Die Zeichnungsfiguren zeigen im Einzelnen:
  • 14 ein erstes Ausführungsbeispiel eines erfindungsgemäßen Verfahrens und zwar im Einzelnen,
  • 1 einen schematischen Querschnitt durch einen Abschnitt eines Halbleiterwafers, der die erste Trenchätzung in die erste n-Epischicht und/oder das n-Siliziumsubstrat veranschaulicht;
  • 2 einen schematischen Querschnitt durch einen Abschnitt eines Halbleiterwafers wie 1 zur Veranschaulichung des Aufbaus der Epitaxiezonen mit alternierenden n- und p-dotierte Epischichten;
  • 3 anhand eines schematischen Querschnitts eine in zwei Energiestufen erfolgende ganzflächige unmaskierte Wasserstoffhochenergieimplantation in die in 2 gezeigte Struktur;
  • 4 die durch die ganzflächige Wasserstoffhochenergieimplantation gemäß 3 veränderte Dotierung der Epitaxieschichten unter Bildung eines tiefen Grabens;
  • 5 schematisch einen Querschnitt durch einen Abschnitt eines Halbleiterwafers mit einem mit dem erfindungsgemäßen Verfahren gemäß den 1 bis 4 gebildeten Trenchtransistor ähnlich einem IGBT;
  • 6A und 6B jeweils in Draufsicht und im Querschnitt eine schematische Strukturdarstellung zur Erläuterung der n-Lastigkeit von mit dem beschriebenen Verfahren hergestellten Bauelementen und
  • 7 und 8 ein zweites bevorzugtes Ausführungsbeispiel eines erfindungsgemäßen Verfahrens zur Herstellung eines tiefen Grabens in Form eines schematischen Querschnitts durch einen Abschnitt eines Halbleiterwafers.
  • Prinzipiell geht das erfindungsgemäße Verfahren von der Erzeugung einer Halbleiterstruktur mit einer Topologiestufe aus, die dazu geeignet ist, selbstjustiert, das heißt ohne die Verwendung einer Maske während der Implantation, mit Hilfe der Wasserstoffhochenergieimplantation tiefe n-dotierte Säulenstrukturen zu erzeugen. Wesentlich dabei ist die Tatsache, dass der dotierende Effekt bei Protonenimplantation nur im Bereich des End-of-Range stattfindet, das heißt, dass durch die Verwendung verschiedener Implantationsenergien die Umwandlung in vertikaler Richtung auf gewisse Bereiche einge schränkt werden kann. Die laterale Information darüber, welche Gebiete dotiert werden sollen und welche nicht, wird mit Hilfe einer nicht planaren, alternierenden Folge von p- und n-dotierten Schichten festgelegt. Dabei muss lediglich sichergestellt werden, dass in jenen Gebieten, in denen ein zur Oberfläche durchgehendes n-Gebiet entstehen soll, das heißt die gewünschte n-dotierte Säule bzw. der gewünschte tiefe n-dotierte Graben in einer Ausnehmung in der darunter liegenden Ebene ein p-Gebiet abgeschieden wird (erstes Ausführungsbeispiel).
  • Anhand der 1 bis 4, die jeweils schematische Querschnitte durch einen prozessierten Abschnitt eines Halbleiterwafers zeigen, wird nachfolgend ein erstes bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Verfahrens beschrieben. Die erwähnte Topologiestufe wird gemäß 1 durch eine Ausnehmung 17a in einer über einem n-Siliziumsubstrat 10 abgeschiedenen, mit I bezeichneten, ersten (untersten) Ebene einer n-Epischicht 11a erzeugt. Selbstverständlich kann die die Topologiestufe erzeugende Ausnehmung 17a durch eine Trenchätzung erfolgen, die auch ein Stück in die Tiefe des Siliziumsubstrats 10 hineinreichen kann.
  • Gemäß 2 werden über der ersten n-Epischicht 11a in mehreren Schritten abwechselnd eine p-Epischicht 12, eine weitere n-Epischicht 11b, eine weitere p-Epischicht 12 und eine weitere n-Epischicht 11b abgeschieden. Dadurch ergibt sich, verursacht durch die Topologiestufe 17a, in jeder Epitaxieebene I–IV eine nicht planare alternierende Abfolge von p- und n-dotierten Abschnitten: in der Ebene I in der Abfolge a, b, a, in der Ebene II in der Abfolge b, a, b usw. Nichtplanarität heißt demgemäß, dass in einer bestimmten Ebene I–IV parallel zur Waferrückseite R, p- und n Abschnitte nebeneinander liegen. Dadurch wird die Lage der zu erzeugenden (3 und 4) Gebiete des jeweils anderen Leitungstyps durch die laterale Anordnung von p- und n-Abschnitten vorgegeben.
  • Nun wird gemäß 3 durch einen hochenergetischen unmaskierten Protonenstrahl eine Protonenimplantation ganzflächig mit zwei Energieniveaus 1, 2 ganzflächig so durchgeführt, dass der End-of-Range der Protonenimplantation entsprechend dem jeweils verwendeten Energielevel innerhalb des gestrichelt eingerahmten Säulenbereichs S jeweils in einem p-Abschnitt und außerhalb des Säulenbereichs S in einem n-Abschnitt der jeweiligen Ebene I und III endet. Im rechten Teil der 3 bezeichnen d die Implantationstiefe und Drel die relative Schädigung, die der n-Dotierung entspricht. Durch die Protonenimplantation gemäß 3 ergeben sich folgende Änderung in der Dotierung:
    n ergibt n+ außerhalb des Säulenbereichs S
    p ergibt n im Säulenbereich S (nbleibt in den Ebenen II und IV, da hier kein End-of-Range liegt.)
  • Das heißt, dass man in der Summe im Säulenbereich S in vertikaler Richtung eine durchgängige n-Dotierung aus n-Abschnitten 15 und n-Abschnitten 16 und außerhalb des Säulenbereichs S eine Abfolge von n+-dotierten Abschnitten 11c und p-dotierten Abschnitten 12 erhält.
  • Der entscheidende Vorteil des beschriebenen ersten Ausführungsbeispiels des erfindungsgemäßen Verfahrens liegt darin, dass sehr tief liegende n-dotierte Gebiete (im Säulenbereich S) ohne aufwändige Maskierung hergestellt werden können. Alle im Stand der Technik bei der Maskierung von hochenergetischen Ionen auftretenden Probleme, zum Beispiel die Justage von Stencilmaske zu Devicewafer, tauchen bei dem vorgeschlagenen Verfahren nicht auf. Dadurch können insbesondere Kompensationsbauelemente mit dem beschriebenen Verfahren kostengünstig hergestellt werden, da im Gegensatz zur Aufbautechnik zwischen den Epitaxieschritten keine Fototechniken usw. notwendig sind, so dass die Abscheidung der gesamten Epitaxie in einem Schritt vorgenommen werden kann. Es muss lediglich jeweils nach einer festgelegten abgeschiedenen Schichtdicke die Dotierung geändert werden.
  • Hier ist noch zu erwähnen, dass der oben anhand der 2 beschriebene Abscheideprozess eine möglichst schlechte Konformität besitzen sollte, damit wenig Material an den Trenchseitenwänden abgeschieden wird.
  • In den 2 bis 4 ist im oberen Bereich des nicht vollständig verfüllten Trench- oder Säulenbereichs S ein Gebiet 13 "void" skizziert, dessen Bedeutung nachstehend anhand der 5 erläutert wird. Abhängig davon, wie sich die Dimensionen dieses Bereiches 13 darstellen, muss der Transistor oberhalb des Säulenbereichs S auf der Waferoberfläche angeordnet werden. 5 zeigt einen derartigen Trenchtransistor mit einem Bodyabschnitt 20, Sourceelektrodenabschnitten 21, Kontaktlöchern 25, einem Kanal 22, einem Gateoxid und einer Polysiliziumgateelektrode 23 oberhalb des durch das erfindungsgemäße Verfahren gemäß den 1 bis 4 gebildeten Säulenbereichs, der durch die durch die Hochenergie-Protonenimplantation gebildeten n-Epiabschnitte 15 und 16 dargestellt ist.
  • 5 zeigt lediglich ein Beispiel eines derartigen, einem IGBT-Element ähnelnden Trenchtransistors. Natürlich können, wie schon erwähnt, auch planare Transistoren mit dem erfindungsgemäßen Verfahren hergestellt werden.
  • Vorteilhaft bei der Herstellung von Transistoren mit dem erfindungsgemäßen Verfahren sind Streifenzellen, da in letzterem Fall nur das epitaktische Wachstum an zwei Seitenwänden kontrolliert werden muss. Dabei stellt sich unter Umständen die Tatsache als problematisch heraus, dass die mit der beschriebenen Technik hergestellten Bauelemente alle n-lastig sind.
  • Anhand des oben beschriebenen ersten Ausführungsbeispiels des erfindungsgemäßen Verfahrens wird dem Fachmann deutlich, dass der beschriebene selbstjustierende Effekt für die Wasserstoffhochenergieimplantation auch bei anderen Bauelementen außer bei Kompensationsbauelementen (zum Beispiel CoolMOS®) Verwendung finden kann, da auch bei anderen Prozessen die Notwendigkeit einer Maskierung wegfällt. Attraktiv ist in diesem Zusammenhang die hohe Reichweite von Wasserstoff bei geringen Energien.
  • Nachstehend wird bezogen auf die 7 und 8 ein zweites bevorzugtes Ausführungsbeispiel eines erfindungsgemäßen Verfahrens beschrieben. Im Gegensatz zu dem oben beschriebenen ersten Ausführungsbeispiel wird hier nicht die unterste Epitaxieebene I strukturiert und die dadurch entstehende Topologiestufe wie eine Maskierung benutzt, sondern es werden durchgehend abwechselnde n- und p-dotierte Epischichten 11a, 12a in der Dotierungsfolge a, b, a, b, a in vertikaler Richtung gemäß den Ebenen I bis V abgeschieden. Darauf wird dann eine Topologiestufe 17b auf der Waferoberfläche durch eine strukturierte, zum Beispiel Oxidabscheidung (Polsteroxid) erzeugt. Die Höhe dieser Topologiestufe 17b muss so dimensioniert sein, dass sich der gewünschte vertikal versetzte Dotierungseffekt ergibt. Der wichtigste Parameter, der die Stufenhöhe bedingt, ist die Eindringtiefe von Wasserstoff in das gewählte Material. Im Falle eines Polsteroxids für die Topologiestufe 17b sollte die Stufenhöhe derselben in etwa der Dicke der abgeschiedenen Epitaxieschichten entsprechen oder etwas größer sein. Zum Beispiel können die Schichtdicken jeder Epitaxieschicht im Bereich von 4 μm liegen.
  • Wie in dem zuvor beschriebenen ersten Ausführungsbeispiel (vgl. 3) wird gemäß 8 die Protonenimplantation ganzflächig mit zwei Energieniveaus 1 und 2 so durchgeführt, dass der End-of-Range bei jedem Energieniveau außerhalb des durch die laterale Weite der Topologiestufe 17b definierten Säulenbereichs S jeweils in einer n-Epischicht 11a zu liegen kommt. Durch die Maskierungswirkung der Topologiestufe 17b (der Hartmaske) kommt unterhalb der Hartmaske, das heißt im zu erzeugenden Säulenbereichs der End-of-Range jeweils in einen Abschnitt einer p-Epischicht 12a zu liegen und wandelt die dortige p-Dotierung in eine n-Dotierung um (Abschnitte 15), während die jeweils darüber und darunter liegenden n-Epiabschnitte 16 unverändert bleiben.
  • Bei dem oben beschriebenen zweiten bevorzugten Ausführungsbeispiel, wie es bezogen auf die 7 und 8 erläutert wurde, liegen gegenüber dem anhand der 1 bis 4 beschriebenen ersten Ausführungsbeispiel folgende Vorteile vor:
    • – es ist keine konforme Epiabscheidung notwendig;
    • – konventionelle Epiprozesse sind deutlich schneller und besser zu kontrollieren;
    • – die Topologiestufe 17b kann mittels einer Standardhartmaske (Polsteroxid) erzeugt werden. Dadurch ist keine Trenchätzung in Epischichten notwendig;
    • – die Waferoberfläche ist nach der Entfernung der Topologiestufe 17b eben;
    • – die resultierende n-Säule ist nicht nach unten verbreitert, also nicht dreieckförmig sondern wirklich säulenartig.
  • Zusammengefasst beschreibt das erfindungsgemäße Verfahren die Verwendung einer Ausgangsstruktur, die mittels der dotierenden Wirkung einer hochenergetischen Wasserstoffimplantation in eine Zielstruktur umgewandelt wird, die aus mindestens einer durchgehenden unter Umständen vergrabenen Schicht eines Leitungstyp und aus voneinander durch pn-Übergänge isolierte Gebiete eines anderen Leitungstyps besteht. Bei dem ersten Ausführungsbeispiel besteht diese Ausgangsstruktur aus einer mindestens einstufigen nicht planaren Abfolge von p- und n-dotierten Schichtabschnitten. Dadurch wird die Lage der zu erzeugenden isolierten Gebiete des anderen Leitungstyps (p- Leitung) durch die von der Nichtplanarität hervorgerufene laterale Anordnung von p- und n-Abschnitten vorgegeben. Durch den hochenergetischen unmaskierten Ionenstrahl wird in einer ausgewählten Tiefe, die von der eingestellten Implantationsenergie abhängt, eine durchgehende Schicht des ersten Leitungstyps (n-Leitung) erzeugt. Abschnitte des anderen Leitungstyps (p-Leitung), die aufgrund der nicht planaren Schichtfolge der p- und n-Schichten ebenfalls in der ausgewählten Tiefe liegen, werden umdotiert und auf diese Weise die gewünschte Zielstruktur erzeugt.
  • Bei dem zweiten oben beschriebenen Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist bei der Ausgangsstruktur nicht die unterste Epitaxieschicht strukturiert, die somit nicht als Topologiestufe benutzt wird. Statt dessen werden in vertikaler Richtung durchgehende abwechselnd n- und p-dotierte Schichten abgeschieden. Die zur Maskierung notwendige Topologiestufe (die Stufe 17b) wird dann nach der Epitaxieabscheidung auf der Oberfläche des Wafers durch eine strukturierte, zum Beispiel Oxidabscheidung (Polsteroxid) erzeugt, deren Stufenhöhe durch die Eindringtiefe von Wasserstoff im gewählten Material bedingt ist.
  • 1, 2
    Energielevels der Wasserstoffhochenergieim
    plantation
    10
    Substrat
    11a, 11b, 11c
    n-dotierte Epischichtabschnitte
    12
    p-dotierte Epischichtabschnitte
    13
    void
    15, 16
    n-, n-dotierte Epiabschnitte nach der Was
    serstoffhochenergieimplantation
    20
    Body eines Trenchtransistors
    21
    Sourceelektrodenabschnitt
    22
    Kanalbereich
    23
    Polysiliziumgate
    24
    Gateoxid
    25
    Kontaktloch
    n
    erster Leitungstyp
    p
    zweiter Leitungstyp
    R
    Waferrückseite
    S
    Säulenbereich
    I–V
    Ebenen der Epischichten
    a, b
    alternierende n- und p-Abschnitte
    d
    Eindringtiefe der Wasserstoffhochenergieim
    plantation
    Drel
    relative Schädigung; entspricht n-Dotierung

Claims (11)

  1. Verfahren zur Erzeugung von mit einem ersten Leitfähigkeitstyp (n) dotierten Säulenbereichen (S) in Halbleiterwafern, mit folgenden Schritten: (A) auf einem Halbleitersubstrat (10) wird eine erste Epitaxieschicht (11a) des ersten Leitfähigkeitstyp abgeschieden und darin im Bereich der zu bildenden Säule (S) lokal eine Topologiestufe in Form einer Ausnehmung (17a) gebildet; (B) über der ersten Epitaxieschicht (11a) wird wenigstens eine zweite Epitaxieschicht (12) des zweiten Leitfähigkeitstyp (p) abgeschieden, so dass in den Schritten A und B in lateraler Richtung parallel zur Waferrückseite R wenigstens zwei Ebenen (I bis V) mit jeweils einer alternierenden Folge (a, b, a) und (b, a, b) von Epitaxieschichtabschnitten jeweils des ersten und zweiten Leitfähigkeitstyps (n, p) gebildet werden und (C) durch eine ganzflächige Hochenergieimplantation werden in einer durch die entsprechende Wahl der Implantationsenergie gegebenen Tiefe (d) und in einer durch die laterale Abmessung der Topologiestufe (17a) gegebenen lateralen Weite im Säulenbereich (S) die mit dem zweiten Leitfähigkeitstyp (p) dotierten Schichtabschnitte (b) in mit dem ersten Leitfähigkeitstyp (n) dotierte Schichtabschnitte (15) umgewandelt.
  2. Verfahren zur Erzeugung von mit einem ersten Leitfähigkeitstyp (n) dotierten Säulenbereichen (S) in Halbleiterwafern, mit folgenden Schritten (A) auf einem Halbleitersubstrat (10) werden übereinander wenigstens zwei alternierend jeweils mit dem ersten und einem zweiten Leitfähigkeitstyp (n, p) dotierte Epitaxieschichten (11a, 12a) abgeschieden; (B) in oder auf der obersten Epitaxieschicht (11a) wird eine Topologiestufe (17b) gebildet, und (C) durch eine ganzflächige Hochenergieimplantation werden in einer durch entsprechende Wahl der Implantationsenergie gegebenen Tiefe (d) und in einer durch die laterale Abmessung der Topologiestufe (17b) gegebenen lateralen Weite im Säulenbereich (S) die mit dem zweiten Leitfähigkeitstyp (p) dotierten Schichtabschnitte (b) in mit dem ersten Leitfähigkeitstyp (n) dotierte Schichtabschnitte (15) umgewandelt.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass in Schritt (B) über der zweiten Expitaxieschicht (12) weitere Expitaxieschichten (11b, 12, 11b) jeweils abwechselnd mit dem ersten (n) und zweiten Leitfähigkeitstyp (p) so abgeschieden werden, dass im Säulenbereich (S) in vertikaler Richtung eine alternierende Schichtenfolge (b, a, b, a) aus jeweils mit dem zweiten Leitfähigkeitstyp (p) und mit dem ersten Leitfähigkeitstyp (n) dotierten Expitaxieschichtabschnitten gebildet werden, und dass in Schritt (C) die Hochenergieimplantation mit wenigstens zwei unterschiedlichen Implantationsenergieniveaus so durchgeführt wird, dass der Endbereich der Implantation eine jeweils gewünschte Ebene (I, III) der Expitaxieschichten erreicht.
  4. Verfahren nach Anspruch 1 oder 3, dadurch gekennzeichnet, dass in Schritt (C) die an den Säulenbereich (S) seitlich unmittelbar angrenzenden Epischichtabschnitte (11) in mit dem ersten Leitfähigkeitstyp (n) hoch dotierte Abschnitte umgewandelt werden.
  5. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Dicke der Topologiestufe (17a, 17b) und davon abhängig die unterschiedlichen Implantationsenergien so gewählt werden, dass der Endbereich der Implantation im Säulenbereich (S) jeweils einen Epischichtabschnitt vom zweiten Leitfähigkeitstyp (p) erreicht.
  6. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Topologiestufe (17b) in Schritt (B) auf der Oberfläche der obersten Epitaxieschicht (11a) mit einer strukturierten Abscheidung einer Hartmaske (17b) im Säulenbereicht (S) erzeugt wird, deren Dicke so gewählt wird, dass sich im Schritt (C) abhängig von der Implantationsenergie ein gewünschter vertikal versetzter Dotierungseffekt ergibt.
  7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Hartmaske (17b) in Schritt (B) durch eine Oxidabscheidung erzeugt wird.
  8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Dicke der Hartmaske (17b) annähernd gleich der Dicke der einzelnen in Schritt (A) abgeschiedenen Epischichten (11a, 12a) gewählt wird.
  9. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, – dass als erster Leitfähigkeitstyp ein n-Typ gewählt wird und/oder – dass bei der Hochenergieimplantation in Schritt (C) Phosphor und/oder Wasserstoff verwendet wird.
  10. Verfahren nach einem der vorangehenden Ansprüche 1 bis 8, dadurch gekennzeichnet, – dass als erster Leitfähigkeitstyp in Schritt (C) ein p-Typ gewählt wird und/oder – dass bei der Hochenergieimplantation Bor verwendet wird.
  11. Trenchtransistoranordnung mit einer tiefen mit einem ersten Leitfähigkeitstyp dotierten Säule (s) unterhalb eines Trenchtransistors, dadurch gekennzeichnet, dass der Trenchtransistor einen von oben vertikal in einen Säulenbereich (S) ragenden Kanalbereich (22), der von einem Gateoxid umgeben ist, einen daran anschließenden in die Tiefe des Säulenbereichs (S) gehenden Bulkbereich (15, 16) anschließt, und einen auf einer Waferoberfläche gebildeten Sourcebereich aufweist, wobei der Säulenbereich (S) aus einer Schichtabfolge von n und n dotierten Epitaxieschichten besteht.
DE2002139868 2002-08-29 2002-08-29 Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern und hierdurch hergestellte Trench-Transistoranordnung Expired - Fee Related DE10239868B4 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
DE2002139868 DE10239868B4 (de) 2002-08-29 2002-08-29 Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern und hierdurch hergestellte Trench-Transistoranordnung

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2002139868 DE10239868B4 (de) 2002-08-29 2002-08-29 Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern und hierdurch hergestellte Trench-Transistoranordnung

Publications (2)

Publication Number Publication Date
DE10239868A1 DE10239868A1 (de) 2004-03-18
DE10239868B4 true DE10239868B4 (de) 2005-12-29

Family

ID=31724184

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2002139868 Expired - Fee Related DE10239868B4 (de) 2002-08-29 2002-08-29 Verfahren zur Erzeugung von tiefen dotierten Säulenstrukturen in Halbleiterwafern und hierdurch hergestellte Trench-Transistoranordnung

Country Status (1)

Country Link
DE (1) DE10239868B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006007096A1 (de) * 2006-02-15 2007-08-30 Infineon Technologies Austria Ag MOSFET mit Kompensationsstruktur und Randabschluss

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107910361B (zh) * 2017-12-15 2020-02-18 深圳市格莱特光电有限公司 半导体器件的超结结构及其制作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5426059A (en) * 1994-05-26 1995-06-20 Queyssac; Daniel G. Method of making vertically stacked bipolar semiconductor structure
WO1997036328A1 (de) * 1996-03-25 1997-10-02 Siemens Aktiengesellschaft Bipolartransistor mit hochenergie-implantiertem kollektor und herstellverfahren
DE19907201A1 (de) * 1998-02-20 1999-09-02 Nec Corp Vertikal-MESFET und Verfahren zu dessen Herstellung
US6103578A (en) * 1997-02-10 2000-08-15 Mitsubishi Denki Kabushiki Kaisha Method for forming high breakdown semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5426059A (en) * 1994-05-26 1995-06-20 Queyssac; Daniel G. Method of making vertically stacked bipolar semiconductor structure
WO1997036328A1 (de) * 1996-03-25 1997-10-02 Siemens Aktiengesellschaft Bipolartransistor mit hochenergie-implantiertem kollektor und herstellverfahren
US6103578A (en) * 1997-02-10 2000-08-15 Mitsubishi Denki Kabushiki Kaisha Method for forming high breakdown semiconductor device
DE19907201A1 (de) * 1998-02-20 1999-09-02 Nec Corp Vertikal-MESFET und Verfahren zu dessen Herstellung

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006007096A1 (de) * 2006-02-15 2007-08-30 Infineon Technologies Austria Ag MOSFET mit Kompensationsstruktur und Randabschluss
DE102006007096B4 (de) * 2006-02-15 2008-07-17 Infineon Technologies Austria Ag MOSFET mit Kompensationsstruktur und Randabschluss sowie Verfahren zu dessen Herstellung

Also Published As

Publication number Publication date
DE10239868A1 (de) 2004-03-18

Similar Documents

Publication Publication Date Title
DE10052149B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE10000754B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102008039845B4 (de) IGBT mit einem Halbleiterkörper
DE102009017358B4 (de) Halbleitervorrichtung aus Siliciumcarbid mit Tiefschicht
DE102009038731B4 (de) Halbleiterbauelement mit Ladungsträgerkompensationsstruktur und Verfahren zur Herstellung eines Halbleiterbauelements
DE102007030755B3 (de) Halbleiterbauelement mit einem einen Graben aufweisenden Randabschluss und Verfahren zur Herstellung eines Randabschlusses
DE102006045441B4 (de) Verfahren zur Herstellung einer Halbleiterbauelementanordnung mit einer Trenchtransistorstruktur
DE102010060229B4 (de) Halbleitervorrichtung mit Halbleiterzonen, Herstellungsverfahren hierfür und Integrierte Schaltung
EP1719184B1 (de) Hochvolt-pmos-transistor
DE102011052605B4 (de) Verfahren zur Herstellung einer Halbleitervorrichtung
DE102009036930A1 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE102019119020A1 (de) Siliziumcarbid-vorrichtung mit kompensationsschicht und verfahren zur herstellung
DE102013107632A1 (de) Verfahren zum Herstellen von Halbleitervorrichtungen mittels Ionenimplantation und Halbleitervorrichtung
DE19931324A1 (de) Siliciumcarbid-Mos-Halbleiter-Bauelement und Verfahren zu seiner Herstellung
DE102017115412A1 (de) Verfahren zur Herstellung eines Supberjunctionbauelements
EP1160871A2 (de) Ladungskompensationshalbleiteranordnung und Verfahren zu deren Herstellung
DE102019114312A1 (de) Siliziumcarbid-vorrichtung mit kompensationsgebiet und herstellungsverfahren
DE102012108302A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung der Halbleitervorrichtung
DE102014101859B4 (de) Superjunction-Halbleitervorrichtung mit Überkompensationszonen und Verfahren zu deren Herstellung
DE112018007354T5 (de) Siliciumcarbid-halbleitereinheit und herstellungsverfahren für dieselbe
DE19750221B4 (de) Verfahren zu Herstellung eines Halbleiterbauteils mit MOS-Gatesteuerung
AT2173U1 (de) Verfahren zur herstellung von begrenzten, dotierten teilgebieten in einem substratmaterial aus monokristallinem silizium
DE102008035537B4 (de) Halbleitervorrichtung und Verfahren zu ihrer Bildung
DE102017118957B4 (de) Herstellen eines superjunction-transistorbauelements
DE102008050298B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung

Legal Events

Date Code Title Description
ON Later submitted papers
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee