DE19907201A1 - Vertikal-MESFET und Verfahren zu dessen Herstellung - Google Patents

Vertikal-MESFET und Verfahren zu dessen Herstellung

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Description

1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft einen Vertikal-MISFET bzw. einen MISFET (Metal-Isolator-Halbleiter-Feldeffekt­ transistor ((Metal Insulator Semiconducter Field Effect Transistor)) vom Vertikaltyp und ein Verfahren zu dessen Herstellung, insbesondere einen Vertikal-MISFET und ein Verfahren zu dessen Herstellung, wobei der MISFET eine Grabenstruktur aufweist.
2. Beschreibung des Standes der Technik
Bisher wurde ein MOSFET (Metal Oxid Semiconductor Field Effect Transistor bzw. Metal-Oxid-Halbleiter-Feldeffekt­ transistor) als ein Typ von Leistungsbauelementen verwen­ det, um relativ große Ströme und große Spannungen zu ver­ arbeiten. Da der MOSFET ein spannungsgesteuertes Bauele­ ment ist, ist dieser insoweit vorteilhaft, als er keinen Eingangs- bzw. Steuerstrom benötigt. Da weiter im Betrieb eines MOSFET im Prinzip nur entweder Löcher oder Elektro­ nen in großer Anzahl als Ladungsträger verwendet werden, gibt es keinen Ladungsträgersammlungseffekt, so daß der MOSFET in bezug auf Schalteigenschaften und Anti- Durchgreifeigenschaften (anti-punch-through) hervorragend ist. Aufgrund dieser Eigenschaften wurde der MOSFET häu­ fig bei induktiven Lastelementen, wie etwa Schaltreglern oder ähnlichem angewendet.
Bei derartigen MOSFETs gibt es einen ursprünglichen Typ eines lateralen MOSFET, bei welchem ein Betriebsstrom (Drainstrom) in einer Richtung (oder einer lateralen Richtung) fließt, die parallel zu einer Hauptebene eines Halbleitersubstrats ist. Im Unterschied zu diesem ur­ sprünglichen Typ wird seit neuestem häufig der Vertikal- MOSFET bzw. Vertikaltyp-MOSFET verwendet, bei welchem der Drainstrom in eine Richtung (oder eine vertikale Rich­ tung) senkrecht zu der Haupt ebene des Halbleitersubstrats fließt. Bei diesem Vertikal-MOSFET ist es möglich, eine große Anzahl von Zellen (d. h. Einheitsbauelemente) mit­ einander parallel zu verbinden, um einen MOSFET auszubil­ den. Folglich ist ein derartiger Vertikal-MOSFET insoweit vorteilhaft, als es möglich ist, dessen Stromkapazität zu erhöhen.
Dabei sind die wichtigsten Eigenschaften eines konventio­ nellen MOSFET, einschließlich des Vertikal-MOSFET, die Betriebswiderstandeigenschaften. Da sich die Betriebswi­ derstandeigenschaften stark auf einen Schaltvorgang des MOSFET auswirken, ist es wünschenswert, den Betriebswi­ derstand zu verringern. Folglich ist es selbst bei einem Vertikal-MOSFET notwendig, den Betriebswiderstand zu ver­ ringern, um in den Genuß der oben erwähnten Vorteile zu gelangen.
Als einen Vertikal-MOSFET mit verringertem Betriebswider­ stand offenbart die japanische Patent-Offenlegungsschrift Nr. Sho 63-23365 einen in Fig. 16 gezeigten MOSFET. Bei diesem ist ein paar unterteilter n⁺ Sourceregionen 53 in einer Fläche einer n⁻ Epitaxieschicht 52 ausgebildet, wel­ che auf einem n⁺ Substrat 51 ausgebildet ist. Eine Ga­ teelektrode 55 wird durch einen Gateoxidfilm 54 zwischen diesen Sourceregionen 53 gebildet-. Ferner ist unmittelbar unterhalb der n⁺ Sourceregionen 53 ein Paar von p⁺ Basis­ regionen 56 ausgebildet. Eine von diesen Regionen 56 bil­ det unmittelbar unterhalb des Gateoxidfilms 54 invertier­ te Regionen, wenn eine Gatespannung gesteuert bzw. ange­ steuert wird. Die auf diese Weise invertierten Regionen fungieren als Kanalregionen. Ferner ist in einer Region unmittelbar unter der Gateelektrode 55, welche einen Teil eines Pfades für einen Drainstrom bildet, einen n⁺ Region 57 ausgebildet, welche bewirkt, daß der Betriebswider­ stand des Vertikal-MOSFET im Betrieb verringert wird. Wie in Fig. 16 gezeigt, ist im übrigen eine Drainelektrode 58 in einer vertikalen Richtung gegenüberliegend zu einer Sourceelektrode 59 angeordnet.
Gemäß dem in der obigen japanischen Patent-Offenlegungs­ schrift Nr. Sho 63-23365 offenbarten Stand der Technik gibt es andererseits trotz der Möglichkeit, den Betriebs­ widerstand eines Vertikal-MOSFET zu verringern, eine Be­ schränkung bezüglich der Verkleinerung seiner Zellen, weil die Kanalregion in einer horizontalen Richtung aus­ gebildet ist, in welcher die Gateelektrode 55 angeordnet ist. Wenn in dem MOSFET eine große Anzahl von Zellen mit­ einander parallel verbunden sind, um die Stromkapazität zu erhöhen, ist es unausweichlich, daß ein derart aufge­ bauter Halbleiterchip in der Größe wächst.
In diesem Zusammenhang offenbart die japanische Patentof­ fenlegungsschrift Nr. Hei 3-55879 einen MOSFET, wie er in Fig. 17 dargestellt ist: Bei diesem ist eine Kanalregion in vertikaler Richtung ausgebildet; und eine Gateelektro­ de 64 wird durch einen Gateoxidfilm 63 in einem Graben (oder einer Grube) 62 ausgebildet, welcher in einem p⁺ Substrat 61 gebildet ist. Am Boden des Graben 62 ist eine n⁺ Region 65 ausgebildet, wobei eine invertierte Region, die sich in einer vertikalen Richtung erstreckt, in einer Region unmittelbar unterhalb des Gateoxidfilms 63 gebil­ det wird, wenn eine Gatespannung angesteuert wird. Die auf diese Weise invertierte Region fungiert als eine Ka­ nalregion. Im übrigen ist die Gateelektrode 64 mit einer Zwischenschicht-Isolationsfilm 66 bedeckt.
Bei diesem Stand der Technik, wie er in der obigen japa­ nischen Patent-Offenlegungsschrift Nr. Hei 3-55879 offen­ bar ist, fließt ein Drainstrom jedoch nicht in einer ver­ tikalen Richtung durch das p⁺ Substrat 61. Daher ist der Gegenstand dieses Standes der Technik kein Vertikalt- MOSFET. Mit anderen Worten zeigt dieser Stand der Technik lediglich einen MOSFET mit einem Aufbau, bei welchem eine Kanalregion in vertikaler Richtung ausgebildet ist.
In bezug auf einen Vertikal-MOSFET, bei welchem dessen Zellen verkleinert werden können, hat der Anmelder der vorliegenden Patentanmeldung bereits einen derartigen Vertikal-MOSFET in seiner früheren Anmeldung (d. h. japa­ nischen Patentanmeldung Nr. Hei 9-254671) offenbart. Wie in Figur gezeigt, ist bei diesem Vertikal-MOSFET eine p Basisregion 73 in einer n⁻ Epitaxieschicht 72 ausgebildet, welche auf einem n⁺ Substrat 71 gebildet ist. Ein Graben 74 ist so ausgebildet, daß er sich sowohl durch diese n⁻ Epitaxieschicht 72 als auch durch die p Basisregion 73 erstreckt. Ein Gateisolationsfilm 75 bildet eine Ga­ teelektrode 76 in dem Graben 74. Eine n⁺ Sourceregion 77 ist in der p Basisregion 73 ausgebildet, derart, daß sie den Graben 74 umgibt. Die Gateelektrode 76 ist mit einem isolierenden (d. h. dielektrischen) Film 78 bedeckt. Die n⁺ Sourceregion 77 ist mit der Sourceelektrode 79 verbunden, und das n⁺ Substrat 71 ist mit einer Drainelektrode 80 verbunden, wobei hierdurch der Vertikal-MOSFET aufgebaut ist.
Bei einem Vertikal-MOSFET mit der obigen Bauweise ist es möglich, dessen Betriebswiderstandseigenschaften zu ver­ bessern; ferner ist es möglich, dessen Zellen zu verklei­ nern, weil dessen Kanalregion in einer vertikalen Rich­ tung entlang einer Seitenfläche des Grabens 74 ausgebil­ det ist.
Weil jedoch bei dem in der obigen japanischen Patentan­ meldung Nr. Hei 9-254671 beschriebenen Stand der Technik die Tiefe der Basisregion geringer ist als diejenige des Grabens, ist es schwierig, den Vertikal-MOSFET in bezug auf dessen Druckfestigkeitseigenschaften zu verbessern.
Mit anderen Worten ausgedrückt: Obwohl der Vertikal- MOSFET häufig bei induktiven Lastelementen eingesetzt wurde, wie etwa bei Schaltreglern oder ähnlichem, ist es bei der Anwendung derartiger Vertikal-MOSFETS in indukti­ ven Lastelementen notwendig, den MOSFET in bezug auf sei­ ne Druckfestigkeitseigenschaften zu verbessern, was er­ forderlich macht, daß die Basisregion eine größere Tiefe als der Graben aufweist.
Wenn jedoch die Basisregion so ausgebildet wird, daß sie nur tiefer als der Graben ist, nimmt eine RJFET (Bauelement)komponente (d. h. eine Widerstandskomponente eines Sperrschichtfeldeffekttranssistors (junction field­ effect transistor)), der ein unerwünschter und unvermeid­ bar erzeugter Widerstand ist, in ungünstiger Weise zu. Fig. 19 ist eine Darstellung, welche die obigen Ausfüh­ rungen veranschaulicht: Wenn die p Basisregion 73 tief in die n⁻ Epitaxieschicht 72 hinein ausgebildet ist, welche auf dem n⁺ Substrat 71 gebildet ist, verstärkt sich die Funktion der RJFET Komponente, welche in der n⁻ Epitaxie­ schicht 72 erzeugt wird, um damit den Betriebswiderstand dieses Vertikal-MOSFET zu erhöhen. Im übrigen bezeichnet in Fig. 19 ein RSUB eine Widerstands(bauelement)- komponente des n⁺ Substrats 71; ein Repi bezeichnet eine Widerstandskomponente der n⁻ Epitaxieschicht 72 und Rch bezeichnet eine Widerstandskomponente der Kanalregion.
Es ist danach möglich, den Betriebswiderstand durch Ver­ ändern der Tiefe und Weite des Grabens zu verringern. Je­ doch erhöht dies nicht nur den Rch, sondern verändert auch die Form des Zwischenschichtisolationsfilms, der in dem Graben ausgebildet ist. Folglich besteht die Befürch­ tung, daß eine Kurzschlußstörung und ähnliche Fehler auf­ grund von Belastungsschwankungen auftreten, die auf die Sourceelektrode einwirken, wenn an die Sourceelektrode welche auf dem Zwischenschichtisolationsfilm ausgebildet ist, die Verbindungsdrähte gebondet werden.
ZUSAMMENFASSUNG DER ERFINDUNG
Unter diesen Umständen wurde die vorliegende Erfindung geschaffen.
Folglich ist es ein Ziel der vorliegenden Erfindung, ei­ nen Vertikal-MISFET (Metal Insulator Semiconducter Field Effect Transistor) und ein Verfahren zu dessen Herstel­ lung zu schaffen, wobei der MISFET eine Grabenstruktur aufweist, welche ermöglicht, daß der MISFET hinsichtlich seiner Druckfestigkeitseigenschaften verbessert wird, oh­ ne dessen Betriebswiderstand zu erhöhen.
Nach einem ersten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung durch folgende Anordnung erreicht:
In einem Vertikal-MISFET mit einem Aufbau, bei welchem eine Basisregion (3) eines zweiten Leitfähigkeitstyps in einem Halbleitersubstrat (1) eines ersten Leitfähig­ keitstyps ausgebildet ist, welches eine Drainregion bil­ det, eine Gateelektrode (6) durch einen Gateisolations­ film (5) in einem in der Basisregion (3) gebildeten Gra­ ben (4) ausgebildet ist, und eine Sourceregion (7) vom ersten Leitfähigkeitstyp in der Basisregion (3) rund um den Graben (4) ausgebildet ist, dadurch verbessert, daß:
die Basisregion (3) so ausgebildet ist, daß sie tie­ fer als der Graben (4) ist; und
unmittelbar unter dem Graben (4) eine Halbleiterre­ gion vom ersten Leitfähigkeitstyp ausgebildet ist, welche eine höhere Dotierungskonzentration als das Halbleiter­ substrat (1) vom ersten Leitfähigkeitstyp aufweist.
Nach einem zweiten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung durch folgende Anordnung erreicht:
Der Vertikal-MISFET nach dem ersten Aspekt der vorliegen­ den Erfindung, bei welchem:
eine Halbleiterschicht vom ersten Leitfähigkeitstyp in dem Halbleitersubstrat (1) vom ersten Leitfähig­ keitstyp ausgebildet ist, welche eine geringere Dotie­ rungskonzentration als das Halbleitersubstrat (1) vom er­ sten Leitfähigkeitstyp aufweist; und
eine Basisregion (3) vom zweiten Leitfähigkeitstyp in dem Halbleitersubstrat vom ersten Leitfähigkeitstyp ausgebildet ist.
Nach einem dritten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung durch folgende Anordnung erreicht:
Der Vertikal-MISFET nach dem ersten Aspekt der vorliegen­ den Erfindung, bei welchem eine Halbleiterregion vom zweiten Leitfähigkeitstyp mit einer höheren Dotierungs­ konzentration als die Basisregion (3) in einer Fläche der Basisregion (3) ausgebildet ist.
Nach einem vierten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung durch folgende Anordnung erreicht:
Der Vertikal-MISFET nach dem zweiten Aspekt der vorlie­ genden Erfindung, bei welchem eine Halbleiterregion vom zweiten Leitfähigkeitstyp mit einer höheren Dotierungs­ konzentration als die Basisregion (3) in einer Fläche der Basisregion (3) ausgebildet ist.
Nach einem fünften Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung durch folgende Anordnung erreicht:
Der Vertikal-MISFET nach dem zweiten Aspekt der vorlie­ genden Erfindung, bei welchem die Halbleiterschicht vom ersten Leitfähigkeitstyp als eine Epitaxieschicht (2) aufgebaut ist.
Nach einem sechsten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung durch fol­ gende Anordnung erreicht:
Der Vertikal-MISFET nach dem dritten Aspekt der vorlie­ genden Erfindung, bei welchem die Halbleiterschicht vom ersten Leitfähigkeitstyp als eine Epitaxieschicht (2) aufgebaut ist.
Nach einem siebten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung durch folgende Anordnung erreicht:
Der Vertikal-MISFET nach dem ersten Aspekt der vorliegen­ den Erfindung, bei welchem die Tiefe des Grabens (4) kleiner oder gleich ungefähr 3 µm ist.
Nach einem achten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung durch folgende Anordnung erreicht:
Der Vertikal-MISFET nach dem zweiten Aspekt der vorlie­ genden Erfindung, bei welchem die Tiefe des Grabens (4) kleiner oder gleich ungefähr 3 µm ist.
Nach einem neunten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung durch folgende Anordnung erreicht:
Der Vertikal-MISFET nach dem dritten Aspekt der vorlie­ genden Erfindung, bei welchem die Tiefe des Grabens (4) kleiner oder gleich ungefähr 3 µm ist.
Nach einem zehnten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung durch folgende Anordnung erreicht:
Der Vertikal-MISFET nach dem vierten Aspekt der vorlie­ genden Erfindung, bei welchem die Tiefe des Grabens (4) kleiner oder gleich ungefähr 3 µm ist.
Nach einem elften Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung erreicht durch:
Ein Verfahren zum Herstellen eines Vertikal-MISFET mit einem Aufbau, bei welchem eine Basisregion (3) eines zweiten Leitfähigkeitstyps in einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps, welches eine Drain­ region bildet, ausgebildet ist, eine Gateelektrode (6) durch einen Gateisolationsfilm (5) in einem in der Basis­ region (3) gebildeten Graben (4) ausgebildet ist, und ei­ ne Sourceregion (7) vom ersten Leitfähigkeitstyp in der Basisregion (3) rund um den Graben (4) ausgebildet ist, wobei die Basisregion (3) so ausgebildet ist, daß sie tiefer als der Graben (4) ist, und unmittelbar unter dem Graben (4) eine Halbleiterregion (9) vom ersten Leitfä­ higkeitstyp ausgebildet ist, der eine höhere Dotierungs­ konzentration als das Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp aufweist, wobei das Verfahren die Schritte umfaßt:
Ausbilden des Grabens (4) in dem Halbleiter vom er­ sten Leitfähigkeitstyp, der eine höhere Dotierungskonzen­ tration als das Halbleitersubstrat (1) vom ersten Leitfä­ higkeitstyp aufweist und in dem Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp ausgebildet ist, welches in einer Drainregion gebildet ist;
Ausbilden der Basisregion (3) vom zweiten Leitfähig­ keitstyp in der Halbleiterregion (9) vom ersten Leitfä­ higkeitstyp, wobei die Basisregion (3) vom zweiten Leit­ fähigkeitstyp eine größere Tiefe als der Graben (4) auf­ weist;
Ausbilden der Gateelektrode (6) durch Auffüllen des Grabens (4) mit einem leitenden Element, nachdem der Ga­ teisolationsfilm (5) in dem Graben (4) ausgebildet wurde; und
Ausbilden der Sourceregion (7) vom ersten Leitfähig­ keitstyp in der Basisregion (3) rund um den Graben (4).
Nach einem zwölften Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung erreicht durch:
Ein Verfahren zum Herstellen eines Vertikal-MISFET mit einem Aufbau, bei welchem eine Basisregion (3) eines zweiten Leitfähigkeitstyps in einem Halbleitersubstrat (1) eines ersten Leitfähigkeitstyps, welches eine Drain­ region bildet, ausgebildet ist, eine Gateelektrode (6) durch einen Gateisolationsfilm (5) in einem Graben (4) in der Basisregion (3) ausgebildet ist, und eine Sourceregi­ on (7) eines ersten Leitfähigkeitstyps in der Basisregion (3) rund um den Graben (4) ausgebildet ist, wobei die Ba­ sisregion (3) so ausgebildet ist, daß sie tiefer als der Graben (4) ist, und unmittelbar unter dem Graben (4) eine Halbleiterregion (9) vom ersten Leitfähigkeitstyp ausge­ bildet ist, welcher eine höhere Dotierungskonzentration als das Halbleitersubstrat (1) vom ersten Leitfähig­ keitstyp aufweist, wobei in dem Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp eine Halbleiterschicht eines ersten Leitfähigkeitstyps ausgebildet ist, welche eine geringere Dotierungskonzentration als das Halbleiter­ substrat (1) vom ersten Leitfähigkeitstyp aufweist, und eine Basisregion (3) vom zweiten Leitfähigkeitstyp in der Halbleiterschicht vom ersten Leitfähigkeitstyp ausgebil­ det ist, wobei das Verfahren die Schritte umfaßt:
Ausbilden des Grabens (4) in dem Halbleiter vom er­ sten Leitfähigkeitstyp, der eine höhere Dotierungskonzen­ tration als das Halbleitersubstrat (1) vom ersten Leitfä­ higkeitstyp aufweist und in dem Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp ausgebildet ist, welches in einer Drainregion gebildet ist;
Ausbilden der Basisregion (3) vom zweiten Leitfähig­ keitstyp in der Halbleiterregion (9) vom ersten Leitfä­ higkeitstyp, wobei die Basisregion (3) vom zweiten Leit­ fähigkeitstyp eine größere Tiefe als der Graben (4) auf­ weist;
Ausbilden der Gateelektrode (6) durch Auffüllen des Grabens (4) mit einem leitenden Element, nachdem der Ga­ teisolationsfilm (5) in dem Graben (4) ausgebildet wurde;
Ausbilden der Sourceregion (7) vom ersten Leitfähig­ keitstyp in der Basisregion (3) rund um den Graben (4); und
Ausbilden einer Halbleiterregion (9) vom ersten Leitfähigkeitstyp unmittelbar unter dem Graben (4), um an die Halbleiterschicht vom ersten Leitfähigkeitstyp anzu­ grenzen, wobei die Halbleiterregion (9) vom ersten Leit­ fähigkeitstyp eine höhere Dotierungskonzentration als das Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp auf­ weist.
Nach einem dreizehnten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung erreicht durch:
Das Verfahren zum Herstellen eines Vertikal-MISFET nach dem elften Aspekt der vorliegenden Erfindung, bei welchem die Halbleiterregion (9) vom ersten Leitfähigkeitstyp durch einen Dotierungsionenimplantationsprozeß oder einen Dotierungsionendiffusionsprozeß ausgebildet wird.
Nach einem vierzehnten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung erreicht durch:
Das Verfahren zum Herstellen eines Vertikal-MISFET nach dem zwölften Aspekt der vorliegenden Erfindung, bei wel­ chem die Halbleiterregion (9) vom ersten Leitfähig­ keitstyp durch einen Dotierungsionenimplantationsprozeß oder einen Dotierungsionendiffusionsprozeß ausgebildet wird.
Nach einem fünfzehnten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung erreicht durch:
Das Verfahren zum Herstellen eines Vertikal-MISFET nach dem zwölften Aspekt der vorliegenden Erfindung, bei wel­ chem die Halbleiterschicht vom ersten Leitfähigkeitstyp beim Ausbildungsschritt desselben durch einen Epitaxie­ prozeß ausgebildet wird.
Nach einem sechszehnten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung erreicht durch:
Das Verfahren zum Herstellen eines Vertikal-MISFET nach dem elften Aspekt der vorliegenden Erfindung, bei welchem ein Polysiliziumfilm als das leitende Element beim Schritt zum Ausbilden der Gateelektrode (6) verwendet wird.
Nach einem siebzehnten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung erreicht durch:
Das Verfahren zum Herstellen eines Vertikal-MISFET nach dem zwölften Aspekt der vorliegenden Erfindung, bei wel­ chem ein Polysiliziumfilm als das leitende Element beim Schritt zum Ausbilden der Gateelektrode (6) verwendet wird.
Nach einem achtzehnten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung erreicht durch:
Das Verfahren zum Herstellen eines Vertikal-MISFET nach dem dreizehnten Aspekt der vorliegenden Erfindung, bei welchem ein Polysiliziumfilm als das leitende Element beim Schritt zum Ausbilden der Gatelektrode (6) verwendet wird.
Nach einem neunzehnten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung erreicht durch:
Das Verfahren zum Herstellen eines Vertikal-MISFET nach dem vierzehnten Aspekt der vorliegenden Erfindung, bei welchem ein Polysiliziumfilm als das leitende Element beim Schritt zum Ausbilden der Gateelektrode (6) verwen­ det wird.
Nach einem zwanzigsten Aspekt der vorliegenden Erfindung wird das obige Ziel der vorliegenden Erfindung erreicht durch:
Das Verfahren zum Herstellen eines Vertikal-MISFET nach dem fünfzehnten Aspekt der vorliegenden Erfindung, bei welchem ein Polysiliziumfilm als das leitende Element beim Schritt zum Ausbilden der Gateelektrode (6) verwen­ det wird.
KURZBESCHREIBUNG DER ZEICHNUNGEN
Die obigen und weitere Ziele, Vorteile und Merkmale der vorliegenden Erfindung ergeben sich aus der nachfolgenden Beschreibung in Verbindung mit der beigefügten Zeichnun­ gen, in welcher:
Fig. 1 eine Querschnittsansicht eines Vertikal-MISFET eines ersten Ausführungsbeispiels der vorliegen­ den Erfindung ist;
Fig. 2 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 3 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 4 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 5 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 6 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 7 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 8 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 9 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 10 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 11 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 12 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 13 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET- zeigt;
Fig. 14 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 15 einen der Schritte eines Verfahrens zum Herstel­ len des Vertikal-MISFET zeigt;
Fig. 16 eine Querschnittsansicht eines konventionellen Vertikal-MISFET ist;
Fig. 17 eine Querschnittsansicht eines konventionellen Vertikal-MISFET ist;
Fig. 18 eine Querschnittsansicht eines konventionellen Vertikal-MISFET ist;
Fig. 19 eine Querschnittsansicht eines konventionellen Vertikal-MISFET ist, welche den Nachteil einer Ausbildung einer Basisregion (3) tiefer als ei­ nen Graben (4) darstellt.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
Es werden nun unter Bezugnahme auf die Zeichnung ver­ schiedene bevorzugte Ausführungsbeispiele der vorliegen­ den Erfindung im Detail beschrieben.
Re: Erstes Ausführungsbeispiel der vorliegenden Erfin­ dung:
Fig. 1 zeigt einen Vertikal-MOSFET nach einem ersten Aus­ führungsbeispiel der vorliegenden Erfindung. Die Fig. 2 bis 10 zeigen einzelne Schritte eines Verfahrens zum Herstellen des Vertikal-MOSFET in der Reihenfolge der Produktionsschritte.
Wie es in der Zeichnung gezeigt ist, ist bei diesem Aus­ führungsbeispiel des Vertikal-MOSFET beispielsweise eine n⁻ Epitaxieschicht 2 (d. h. eine Halbleiterschicht mit niedriger Störstellen- bzw. Dotierungskonzentration) auf einem in einer Drainregion gebildeten n⁺ Halbleiter­ substrat (d. h. einem Halbleitersubstrat mit hoher Dotie­ rungskonzentration) 1 ausgebildet, wobei die n⁻ Epitaxie­ schicht 2 eine geringere Dotierungskonzentration als das Halbleitersubstrat 1, einen spezifischen Widerstand von 1 bis 20 Ωcm und einer Dicke von 5 bis 60 µm aufweist. Eine n⁻ Basisregion 3 mit einer Tiefe von 2 bis 4 µm ist in der n⁻ Epitaxieschicht 2 durch eine Ionenimplantation einer p Dotierung in der n⁻ Epitaxieschicht 2. Obwohl das n⁺ Halb­ leitersubstrat 1 in Wirklichkeit eine Dicke von 250 bis 300 µm hat, ist im übrigen zur Vereinfachung der Darstel­ lung der vorliegenden Erfindung das n⁺ Halbleitersubstrat 1 in der Zeichnung mit einer geringeren Dicke als die n- Epitaxieschicht 2 dargestellt worden.
Gemäß Fig. 1 hat ein Graben 4 eine Tiefe von 1 bis 3 µm, welche geringer ist als die Tiefe der p Basisregion 3, eine Weite von 0,5 bis 4,0 µm und ist in einem im wesent­ lichen zentralen Bereich der p Basisregion 3 ausgebildet. Mit anderen Worten ist in diesem Ausführungsbeispiel die p Basisregion 3 so ausgebildet, daß sie tiefer als der Graben 4 ist.
Ferner ist eine Gateelektrode 6 in dem Graben 4 über ei­ nen Gateoxidfilm 5 mit einer Filmdicke von 500 bis 1500 Angström ausgebildet, wobei die Gateelektrode 6 aus einem Polysiliziumfilm aufgebaut ist und eine Schichtdicke von ungefähr 6000 Angström hat. Eine n⁺ Sourceregion 7 ist in einer Fläche der p Basisregion 3 mittels Ionenimplantati­ on eines n Dotierungselements in diese Fläche ausgebil­ det. Andererseits ist eine p⁺ Kontaktregion 8 angrenzend sowohl zu der n⁺ Sourceregion 7 als auch zur Oberfläche und der Fläche der p Basisregion 3 ausgebildet. Der Ga­ teoxidfilm 5 und die Gateelektrode 6 sind so ausgebildet, daß sie sich nach außen erstrecken, um einen Abschnitt der Fläche der n⁺ Sourceregion 7 zu bedecken.
Vorzugsweise ist die Tiefe des Grabens 4 geringer oder gleich ungefähr 3 µm. Wenn die Tiefe diesen bevorzugten Wert überschreitet, wird ein Zwischenschicht-Isolations­ film 10, der innerhalb des Grabens 4 ausgebildet ist, un­ stabil in der Form. Dies beeinträchtigt die Ebenheit ei­ ner darauf ausgebildeten Sourceelektrode und daher die Durchführung des Drahtbondens.
Unmittelbar unter dem Grabens 4 ist eine n⁺⁺ Halbleiterre­ gion (Halbleiterregion mit hoher Dotierungskonzentrati­ on) 9 ausgebildet, welche eine höhere Dotierungskonzen­ tration als das p⁺ Halbleitersubstrat 1 hat und an die p⁻ Epitaxieschicht 2 angrenzt. Diese n⁺⁺ Halbleiterregion 9 bewirkt, daß der Betriebswiderstand verringert wird.
Ein Zwischenschicht-Isolationsfilm 10 mit einer Schicht­ dicke von 5000 bis 10000 Angström ist innerhalb des Gra­ bens 4 ausgebildet, derart, daß er teilweise sowohl die Gateelektrode 6 als auch die n⁺ Sourceregion 7 bedeckt. Eine Sourceelektrode 11 aus Aluminium oder ähnlichem ist so ausgebildet, daß sie freiliegende Abschnitte des Zwi­ schenschicht-Isolationsfilms 10, der n⁺ Sourceregion 7 und der p⁺ Kontaktregion 8 bedeckt.
Auf der anderen Seite ist eine Drainelektrode 12 aus Gold, Silber, Nickel oder ähnlichem in dem p⁺ Halbleiter­ substrat 1 ausgebildet.
Wenn bei dem Vertikal-MOSFET mit der obigen Bauweise eine positive Spannung, die gleich oder größer als eine vorge­ gebene Schwellenspannung ist, als eine Steuerungsspannung an eine Region zwischen der Gateelektrode 6 und der Sour­ ceelektrode 7 angelegt wird, wird die Seitenfläche der p Basisregion 3 angrenzend an den Gateoxidfilm 5 unterhalb der Gatelektrode 6 in einen n Typ invertiert, um eine Ka­ nalregion zu bilden. Als Ergebnis davon fließt ein Drain­ strom durch das p⁺ Halbleitersubstrat 1, die p⁻ Epitaxie­ schicht 2, die n⁺⁺ Halbleiterregion 9 und die Kanalregion zu der n⁺ Sourceregion 7. Auf diese Weise arbeitet der Vertikal-MOSFET.
Als nächstes wird unter Bezugnahme auf die Fig. 2 bis 10 das Verfahren zum Herstellen dieses Vertikal-MOSFET be­ schrieben, und zwar in der Reihenfolge der Produktions­ schritte.
Wie es in Fig. 2 gezeigt ist, wird beispielsweise zuerst die n⁻ Epitaxieschicht 2 durch einen Epitaxieprozeß auf dem n⁺ Halbleitersubstrat 1 ausgebildet, welches in einer Drainregion gebildet ist. Dabei enthält die n⁻ Epitaxie­ schicht 2 die gleiche n-Typ Dotierung wie das Halbleiter­ substrat 1, jedoch mit einer geringeren Dotierungskonzen­ tration als im Halbleitersubstrat 1. Die n⁻ Epitaxie­ schicht 2 hat daher einen spezifischen Widerstand von 1 bis 20 Ωcm und eine Dicke von 50 bis 60 µm.
Wie es in Fig. 3 gezeigt ist, werden sodann nacheinander auf dieser n⁻ Epitaxieschicht durch einen CVD-Prozeß ein Oxidfilm (SiO2) 13 mit einer Schichtdicke von ungefähr 1000 Angström und ein Nitridfilm (Si3N4) 14 ebenfalls mit einer Schichtdicke von ungefähr 1000 Angström ausgebil­ det. Danach wird der auf diese Weise ausgebildete Nitrid­ film 14 mit einem Photoresistfilm 15 bedeckt, welcher so­ dann einem Photolithographieprozeß ausgesetzt wird, so daß der Photoresistfilm 15 nur noch in den notwendigen Abschnitten verbleibt.
Nachfolgend zu dem obigen wird der Graben 4 ausgebildet, in dem teilweise jeder des Nitridfilms 14, des Oxidfilms 13 und der n⁻ Epitaxieschicht 2 durch einen Trockenätzpro­ zeß entfernt wird, bei welchem der Photoresistfilm 15 als eine Resistmaske verwendet wird. Der auf diese Weise aus­ gebildete Graben 4 hat beispielsweise eine Tiefe von 1 bis 3 µm und eine Weite von 0,5 bis 4 µm.
Sodann wird gemäß Fig. 4 der gesamte Photoresistfilm 15 entfernt. Sodann wird ein partieller bzw. lokaler Oxida­ tionsprozeß durch den bekannten LOCOS (Local Oxidation of Silicon)-Prozeß durchgeführt, so daß ein relativ dicker Oxidfilm 16 im Inneren des Grabens 4 ausgebildet wird, wobei die Dicke des Oxidfilms 16 ungefähr 1 µm beträgt. Bei dem Oxidationsprozeß wächst der Oxidfilm 16 nicht auf, weil jeder Abschnitt außer der Graben 4 mit der Mas­ ke aus dem Nitridfilm 14 bedeckt ist. Im übrigen verhin­ dert der Oxidfilm 13, daß der Nitridfilm 14 in unmittel­ barem Kontakt mit der n⁻ Epitaxieschicht 2 gelangt, so daß verhindert werden kann, daß sich irgendwelche Kristallde­ fekte in dieser Oberfläche der n⁻ Epitaxieschicht 2 aus­ bilden.
Wie es in Fig. 5 gezeigt ist, wird im nachfolgenden nach dem Entfernen des Nitridfilms 14 der Oxidfilm 16 als eine Maske bei einer Ionenimplantantion eines n-Dotierungsele­ ments, wie etwa von Phosphor (P), Arsen (As) und ähnliche Dotierungselemente, in einer Dosis von 1013 bis 1014/cm2 in die n⁻ Epitaxieschicht 2 verwendet, so daß die p Basisre­ gion 3 ausgebildet wird. In diesem Fall ist es notwendig, die p Basisregion 3 tiefer als den Graben 4 auszubilden.
Wie es in Fig. 6 gezeigt ist, wird sodann ein p Dotie­ rungselement, wie etwa Bor (B) oder ähnliches, mit einer Dosis von 1014 bis 1016/cm2 in die Oberfläche der p Basis­ region 3 ionenimplantiert, wobei ein Photoresist (nicht gezeigt) als Maske verwendet wird, so daß die p⁺ Kontak­ tregion 8 ausgebildet wird.
In derselben Weise, wie es zuvor beschrieben wurde, wird die n Dotierung, wie etwa P, As oder ähnliches, in einer Dosis von 1015 bis 1016/cm2 implantiert, um die n⁺ Sourcere­ gion 7 auszubilden. Die n⁺ Sourceregion 7 und die p⁺ Kon­ taktregion 8 sind so ausgebildet, daß sie aneinandergren­ zen.
Gemäß Fig. 7 werden nachfolgend zu dem obigen sämtliche Oxidfilme 13, 16 und der Photoresistfilm 16 entfernt. Da­ nach wird eine Oxidationsbehandlung erneut durchgeführt, so daß ein Oxidfilm 18 mit einer Schichtdicke von 200 Angström gebildet wird.
Wie es in Fig. 8 gezeigt ist, wird sodann die n⁺⁺ Halblei­ terregion 9 unmittelbar unterhalb des Grabens 4 durch Io­ nenimplantation eines n Dotierungselements, wie etwa P, As oder ähnliches, mit einer Dosis von 1011 bis 1013/cm2 in die Region unmittelbar unterhalb des Grabens 4 ausgebil­ det, wobei der Photoresist als eine Maske fungiert. Dabei hat die n⁺⁺ Halbleiterregion 9 eine höhere Dotierungskon­ zentration als das p⁺ Halbleitersubstrat 1, und sie grenzt an die p⁻ Epitaxieschicht 2 an. Das zuvor beschriebene Verfahren zur Schichtbildung kann nicht nur mittels des Ionenimplantationsprozesses sonder auch mittels eines ge­ wöhnlichen Diffusionsprozesses oder ähnlichen Prozessen durchgeführt werden.
Wie es in Fig. 9 gezeigt ist, wird als nächstes nach Be­ endigung der Entfernung des Oxidfilms 18, ein thermischer Oxidationsprozeß angewendet, um einen Oxidfilm 19 mit ei­ ner Dicke von 500 bis 1500 Angström auf der gesamten Oberfläche auszubilden. Nachfolgend zu dem obigen wird ein Polysiliziumfilm 20 mit einer Dicke von 6000 Angström durch einen CVD Prozeß ausgebildet, um das Innere des Grabens 4 auf zufüllen. Danach wird ein Photolithographie­ prozeß angewendet, so daß nur die Filme 19 und 20 auf den notwendigen Bereichen verbleiben, so daß der Gateoxidfilm 5 und die Gateelektrode 6 ausgebildet werden.
Sodann wird gemäß Fig. 10 unter Verwendung des CVD-Prozesses der Zwischenschicht-Isolationsfilm 10 mit einer Dicke von 5000 bis 10000 Angström ausgebildet, um den Graben 4 aufzufüllen und die gesamt Oberfläche der Gate­ lektrode 6 und der n⁺ Sourceregion 7 zu bedecken. Nachfol­ gend wird unter Verwendung eines Photolithographiprozes­ ses ein Kontaktfenster 21 in den Zwischenschicht- Isolationsfilm 10 ausgebildet, um teilweise sowohl die n⁺ Sourceregion 7 als die p⁺ Kontaktregion 8 freizulegen.
Sodann wird die Sourceelektrode 11 aus Aluminium oder ähnlichem ausgebildet, um somit die auf diese Weise frei­ gelegten Abschnitte der n⁺ Sourceregion 7 und diejenigen der p⁺ Kontaktregion 8 zu bedecken. Die Drainelektrode 12 aus Gold, Silber, Nickel oder ähnlichem ist auf dem n⁺ Halbleitersubstrat 1 ausgebildet. Im Ergebnis ist dieses Ausführungsbeispiel des Vertikal-MOSFET vollendet.
Wie es oben beschrieben wurde, ist bei diesem Ausfüh­ rungsbeispiel der vorliegenden Erfindung mit der obigen Bauweise die p Basisregion 3 so ausgebildet, daß sie tie­ fer als der Graben 4 ist, und unmittelbar unterhalb die­ ses Grabens 4 ist die n⁺⁺ Halbleiterregion 9 ausgebildet, welche an die p⁻ Epitaxieschicht 2 angrenzt und eine höhe­ re Dotierungskonzentration als das p⁺ Halbleitersubstrat 1 hat. Folglich ist es für den Vertikal-MOSFET nach diesem Ausführungsbeispiel möglich, dessen Druckfestigkeitsei­ genschaften ohne Vergrößerung seines Betriebswiderstandes zu Verbessern.
Mit anderen Worten ausgedrückt: Weil bei diesem Ausfüh­ rungsbeispiel der vorliegenden Erfindung die p Basisregi­ on 3 tiefer als der Graben 4 und die n⁺⁺ Halbleiterregion 9, welche eine höhere Dotierungskonzentration als das p⁺ Halbleitersubstrat 1 hat, unmittelbar unter dem Graben 4 angeordnet ist, gibt es keine Befürchtung, daß die unver­ meidlich ausgebildete und unerwünschte RJFET Komponente zunimmt, so daß es möglich ist, eine Ansteigen des Be­ triebswiderstandes zu verhindern. Weil bei diesem Ausfüh­ rungsbeispiel der vorliegenden Erfindung ferner die n Ba­ sisregion 9 so ausgebildet ist, daß sie tiefer als der Graben 4 ist, ist es möglich, den erfindungsgemäßen MOS- FET bezüglich seiner Druckfestigkeitseigenschaften auf einfache Weise zu verbessern.
Folglich kann unter einem Umstand, bei welchem der Verti­ kal-MOSFET nach der vorliegenden Erfindung seine ausge­ zeichneten Schalteigenschaften wirksam beibehält, der MOSFET einfach bei induktiven Lastelementen, wie etwa Schaltregelreglern oder ähnlichem angewendet werden.
Re: Zweites Ausführungsbeispiel der vorliegenden Erfin­ dung:
Es wird nun ein zweites Ausführungsbeispiel der vorlie­ genden Erfindung beschrieben.
Fig. 11 zeigt eine schematische Querschnittsansicht des Vertikal-MOSFET nach diesem zweiten Ausführungsbeispiel. Der große Unterschied in der Bauweise zwischen dem Verti­ kal-MOSFET dieses zweiten Ausführungsbeispiels zu demje­ nigen des obigen ersten Ausführungsbeispiels (wie in Fig. 1 gezeigt) besteht darin, daß das zweite Ausführungsbei­ spiel keine Region aufweist, welche der n Halbleiter­ schicht (d. h. einer Schicht mit geringer Dotierungskon­ zentration) 2 auf dem n⁺ Halbleitersubstrat (d. h. einem Substrat mit hoher Dotierungskonzentration) 2 des ersten Ausführungsbeispiels der vorliegenden Erfindung ent­ spricht.
Ferner wird eine n⁺⁺ Halbleiterregion 22, welche eine hö­ here Dotierungskonzentration als das p⁺ Halbleitersubstrat 1 aufweist und unmittelbar unterhalb des Grabens 4 ange­ ordnet ist, ausgebildet, indem zuerst die n-Typ Dotierung in das p⁺ Halbleitersubstrat 1 ionenimplantiert wird. Die p Basisregion 3 wird so ausgebildet, daß sie tiefer als die n⁺⁺ Halbleiterregion 22 ist, indem die p Dotierung io­ nenimplantiert wird. Andererseits wird der Graben 4 so ausgebildet, daß er eine geringere Tiefe als die p Basis­ region 3 hat.
Es wird nun mit Bezugnahme auf die Fig. 12 bis 15 ein Verfahren zum Herstellen des Vertikal-MOSFET der vorlie­ genden Erfindung beschrieben, und zwar in der Reihenfolge der Produktionsschritte.
Wie es in Fig. 12 gezeigt ist, wird zuerst durch voraus­ gehendes Ionenimplantieren der n-Typ Dotierung in bei­ spielsweise das n⁺ Halbleitersubstrat 1, welches eine Drainregion bildet, die n⁺⁺ Halbleiterregion 22 ausgebil­ det, welche eine höhere Dotierungskonzentration als das p⁺ Halbleitersubstrat 1 und eine Tiefe von 2 bis 5 µm auf­ weist. Diese n⁺⁺ Halbleiterregion 22 stellt die gleiche Funktion bereit wie die n⁺⁺ Halbleiterregion 2 des ersten Ausführungsbeispiels, und sie kann mit Hilfe jedes geeig­ neten Prozesses, wie etwa dem Ionenimplantationsprozeß, einem gewöhnlichen Diffusionsprozeß der Dotierungselemen­ te und ähnliche Prozesse, ausgebildet werden.
Wie es in Fig. 13 gezeigt ist, werden sodann mit Hilfe des CVD-Prozesses nacheinander auf der n⁺⁺ Halbleiterregi­ on 22 der Oxidfilm 13 mit einer Dicke von ungefähr 1000 Angström und der Nitridfilm 14 mit einer Dicke von unge­ fähr 1000 Angström ausgebildet. Danach wird der Photore­ sistfilm 15 ausgebildet, um den Nitridfilm 14 zu bedec­ ken. Nachfolgend zu dem obigen wird mit Hilfe des Photo­ lithographieprozesses der gesamte Photoresistfilm 15 mit Ausnahme der Stellen in den notwendigen Abschnitten ent­ fernt. Danach wird der nicht entfernte Photoresistfilm 15 als eine Resistmaske in einem Trockenätzprozeß verwendet, so daß der Nitridfilm 14, der Oxidfilm 13 und die n⁺⁺ Halbleiterregion 23 teilweise entfernt werden, um den Graben auszubilden, der eine Tiefe von 1 bis 3 µm und ei­ ne Weite von 0,5 bis 4,0 µm hat.
Wie es in Fig. 14 gezeigt ist, wird nachfolgend zu dem obigen nach der Entfernung des Photoresist 15 ein parti­ eller Oxidationsprozeß unter Verwendung des konventionel­ len LOCOS-Prozesses durchgeführt, so daß der Oxidfilm 16 mit einer relativ großen Dicke von ungefähr 16 µm inner­ halb des Grabens 4 gebildet wird. Weil bei diesem Oxida­ tionsprozeß der übrige Abschnitt des Oxidfilms 16 außer derjenige der innerhalb des Grabens 14 angeordnet ist, von dem Nitridfilm 14 bedeckt oder maskiert wird, gibt es keine Befürchtung, daß der übrige Abschnitt des Oxidfilms 16 anwächst.
Gemäß Fig. 15 wird sodann nach der Entfernung des Nitrid­ films 14 der Oxidfilm 16 als eine Maske bei der Ionenim­ plantation des n Dotierungselements, wie etwa Phosphor (P), Arsen (As), oder ähnliches, mit einer Dosis von 1013 bis 1014/cm2 in die n⁻ Halbleiterregion 22 verwendet, so daß die p Basisregion 3 mit einer Tiefe von 2 bis 6 µm und tiefer als die n⁺⁺ Halbleiterregion 22 ausgebildet wird. Es ist in diesem Fall notwendig, eine derartige p Basisregion 3 tiefer als den Graben 4 auszubilden. Im Er­ gebnis bleibt alleine die n⁺⁺ Halbleiterregion 22, welche unmittelbar unterhalb des Grabens 4 angeordnet ist, zu­ rück.
Danach wird das zweite Ausführungsbeispiel des Vertikal- MOSFET nach der vorliegenden Erfindung durch dieselben Prozeßschritte vollendet wie sie oben im Zusammenhang mit dem ersten Ausführungsbeispiel der vorliegenden Erfindung (dargestellt in den Fig. 6 bis 10) beschrieben wurden.
Wie es oben beschrieben wurde, ist es bei dem Vertikal- MOSFET nach der vorliegenden Erfindung selbst dann mög­ lich, im wesentlichen die gleiche Wirkung wie bei dem er­ sten Ausführungsbeispiel der vorliegenden Erfindung zu erzielen, wenn die n Epitaxieschicht (im Schritt nach Fig. 2) bei dem zweiten Ausführungsbeispiel der vorlie­ genden Erfindung ausgelassen wird. Ferner wird bei diesem zweiten Ausführungsbeispiel der vorliegenden Erfindung keine n Epitaxieschicht (im Schritt nach Fig. 2) benö­ tigt, was der vorliegenden Erfindung ermöglicht, weniger Arbeitsaufwand beim Herstellen des Vertikal-MOSFET zu be­ anspruchen und daher eine erhebliche Kostenreduktion zu realisieren.
Auch wenn vorstehend die Ausführungsbeispiele der vorlie­ genden Erfindung detailliert mit Bezugnahme auf die Zeichnung beschrieben wurden, ist die vorliegende Erfin­ dung in bezug auf die Bauweise nicht auf eine derartig konkrete Bauweise der Ausführungsbeispiele beschränkt. Alle Modifikationen, die nicht vom Geist bzw. Grundgedan­ ken der vorliegenden Erfindung abweichen, sind in der vorliegenden Erfindung mit umfaßt. Beispielsweise gilt für das oben beschriebene erste Ausführungsbeispiel der vorliegenden Erfindung: Obwohl die n Epita­ xie(halbleiter)schicht 2 auf dem n⁺ Halbleitersubstrat 1 mit Hilfe des Epitaxieprozesses ausgebildet wird, kann eine derartige n Halbleiterschicht mit Hilfe jedes ande­ ren geeigneten Prozesses außer dem Epitaxieprozeß ausge­ bildet werden, wie beispielsweise einem Ionenimplantati­ onsprozeß, mit welchem eine n Halbleiterschicht ausgebil­ det werden kann, welche mit einem von außen zügeführten Dotierungsmittel dotiert werden kann.
Ferner gilt für das erste und das zweite Ausführungsbei­ spiel der vorliegenden Erfindung: Obwohl der Vertikal- MOSFET im vorstehenden beschrieben wurde, ist die vorlie­ gende Erfindung nicht darauf beschränkt, sondern kann auch MONOS Strukturen oder ähnliche außer den MOS Struk­ turen verwenden, solange ein MIS (Metal Insulator Semi­ conductor)-Typ FET verwendet wird.
Wie es zuvor beschrieben wurde, wird bei dem Vertikal- MISFET und einem Verfahren zu dessen Herstellen die Ba­ sisregion so ausgebildet, daß sie tiefer als der Graben ist, und eine hochdotierte Halbleiterregion unmittelbar unterhalb dieses Grabens ausgebildet, welche eine höhere Dotierungskonzentration als ein hochdotiertes Halbleiter­ substrat aufweist. Aufgrund der obigen Bauweise ist es bei der vorliegenden Erfindung möglich, den Vertikal- MISFET bezüglich seiner Druckbeständigkeit zu verbessern, ohne seinen Betriebswiderstand zu erhöhen.
Schließlich nimmt die vorliegende Anmeldung die Priorität der japanischen Patentanmeldung Nr. Hei 10-038278 vom 20. Februar 1998 in Anspruch, welche durch Bezugnahme Gegen­ stand dieser Anmeldung ist.

Claims (20)

1. In einem Vertikal-MISFET mit einem Aufbau, bei wel­ chem eine Basisregion (3) eines zweiten Leitfähig­ keitstyps in einem Halbleitersubstrat (1) eines er­ sten Leitfähigkeitstyps ausgebildet ist, welches ei­ ne Drainregion bildet, eine Gateelektrode (6) durch einen Gateisolationsfilm (5) in einem in der Basis­ region (3) gebildeten Graben (4) ausgebildet ist, und eine Sourceregion (7) vom ersten Leitfähig­ keitstyp in der Basisregion (3) rund um den Graben (4) ausgebildet ist, dadurch verbessert, daß:
die Basisregion (3) so ausgebildet ist, daß sie tiefer als der Graben (4) ist; und
unmittelbar unter dem Graben (4) eine Halblei­ terregion vom ersten Leitfähigkeitstyp ausgebildet ist, welche eine höhere Dotierungskonzentration als das Halbleitersubstrat (1) vom ersten Leitfähig­ keitstyp aufweist.
2. Vertikal-MISFET nach Anspruch 1, bei welchem:
eine Halbleiterschicht vom ersten Leitfähig­ keitstyp in dem Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp ausgebildet ist, welche eine ge­ ringere Dotierungskonzentration als das Halbleiter­ substrat (1) vom ersten Leitfähigkeitstyp aufweist; und
eine Basisregion (3) vom zweiten Leitfähig­ keitstyp in dem Halbleitersubstrat vom ersten Leit­ fähigkeitstyp ausgebildet ist.
3. Vertikal-MISFET nach Anspruch 1, bei welchem eine Halbleiterregion vom zweiten Leitfähigkeitstyp mit einer höheren Dotierungskonzentration als die Basis­ region (3) in einer Fläche der Basisregion (3) aus­ gebildet ist.
4. Vertikal-MISFET nach Anspruch 2, bei welchem eine Halbleiterregion vom zweiten Leitfähigkeitstyp mit einer höheren Dotierungskonzentration als die Basis­ region (3) in einer Fläche der Basisregion (3) aus­ gebildet ist.
5. Vertikal-MISFET nach Anspruch 2, bei welchem die Halbleiterschicht vom ersten Leitfähigkeitstyp als eine Epitaxieschicht (2) aufgebaut ist.
6. Vertikal-MISFET nach Anspruch 3, bei welchem die Halbleiterschicht vom ersten Leitfähigkeitstyp als eine Epitaxieschicht (2) aufgebaut ist.
7. Vertikal-MISFET nach Anspruch 1, bei welchem die Tiefe des Grabens (4) kleiner oder gleich ungefähr 3 µm ist.
8. Vertikal-MISFET nach Anspruch 2, bei welchem die Tiefe des Grabens (4) kleiner oder gleich ungefähr 3 µm ist.
9. Vertikal-MISFET nach Anspruch 3, bei welchem die Tiefe des Grabens (4) kleiner oder gleich ungefähr 3 µm ist.
10. Vertikal-MISFET nach Anspruch 4, bei welchem die Tiefe des Grabens (4) kleiner oder gleich ungefähr 3 µm ist.
11. Verfahren zum Herstellen eines Vertikal-MISFET mit einem Aufbau, bei welchem eine Basisregion (3) eines zweiten Leitfähigkeitstyps in einem Halbleiter­ substrat (1) eines ersten Leitfähigkeitstyps, wel­ ches eine Drainregion bildet, ausgebildet ist, eine Gateelektrode (6) durch einen Gateisolationsfilm (5) in einem in der Basisregion (3) gebildeten Graben (4) ausgebildet ist, und eine Sourceregion (7) vom ersten Leitfähigkeitstyp in der Basisregion (3) rund um den Graben (4) ausgebildet ist, wobei die Basis­ region (3) so ausgebildet ist, daß sie tiefer als der Graben (4) ist, und unmittelbar unter dem Graben (4) eine Halbleiterregion (9) vom ersten Leitfähig­ keitstyp ausgebildet ist, der eine höhere Dotie­ rungskonzentration als das Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp aufweist, wobei das Verfahren die Schritte umfaßt:
Ausbilden des Grabens (4) in dem Halbleiter vom ersten Leitfähigkeitstyp, der eine höhere Dotie­ rungskonzentration als das Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp aufweist und in dem Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp ausgebildet ist, welches in einer Drainregion gebil­ det ist;
Ausbilden der Basisregion (3) vom zweiten Leit­ fähigkeitstyp in der Halbleiterregion (9) vom ersten Leitfähigkeitstyp, wobei die Basisregion (3) vom zweiten Leitfähigkeitstyp eine größere Tiefe als der Graben (4) aufweist;
Ausbilden der Gateelektrode (6) durch Auffüllen des Grabens (4) mit einem leitenden Element, nachdem der Gateisolationsfilm (5) in dem Graben (4) ausge­ bildet wurde; und
Ausbilden der Sourceregion (7) vom ersten Leit­ fähigkeitstyp in der Basisregion (3) rund um den Graben (4).
12. Verfahren zum Herstellen eines Vertikal-MISFET mit einem Aufbau, bei welchem eine Basisregion (3) eines zweiten Leitfähigkeitstyps in einem Halbleiter­ substrat (1) eines ersten Leitfähigkeitstyps, wel­ ches eine Drainregion bildet, ausgebildet ist, eine Gateelektrode (6) durch einen Gateisolationsfilm (5) in einem Graben (4) in der Basisregion (3) ausgebil­ det ist, und eine Sourceregion (7) eines ersten Leitfähigkeitstyps in der Basisregion (3) rund um den Graben (4) ausgebildet ist, wobei die Basisregi­ on (3) so ausgebildet ist, daß sie tiefer als der Graben (4) ist, und unmittelbar unter dem Graben (4) eine Halbleiterregion (9) vom ersten Leitfähig­ keitstyp ausgebildet ist, welcher eine höhere Dotie­ rungskonzentration als das Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp aufweist, wobei in dem Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp eine Halbleiterschicht eines ersten Leitfähig­ keitstyps ausgebildet ist, welche eine geringere Do­ tierungskonzentration als das Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp aufweist, und eine Ba­ sisregion (3) vom zweiten Leitfähigkeitstyp in der Halbleiterschicht vom ersten Leitfähigkeitstyp aus­ gebildet ist, wobei das Verfahren die Schritte um­ faßt:
Ausbilden des Grabens (4) in dem Halbleiter vom ersten Leitfähigkeitstyp, der eine höhere Dotie­ rungskonzentration als das Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp aufweist und in dem Halbleitersubstrat (1) vom ersten Leitfähigkeitstyp ausgebildet ist, welches in einer Drainregion gebil­ det ist;
Ausbilden der Basisregion (3) vom zweiten Leit­ fähigkeitstyp in der Halbleiterregion (9) vom ersten Leitfähigkeitstyp, wobei die Basisregion (3) vom zweiten Leitfähigkeitstyp eine größere Tiefe als der Graben (4) aufweist;
Ausbilden der Gateelektrode (6) durch Auffüllen des Grabens (4) mit einem leitenden Element, nachdem der Gateisolationsfilm (5) in dem Graben (4) ausge­ bildet wurde;
Ausbilden der Sourceregion (7) vom ersten Leit­ fähigkeitstyp in der Basisregion (3) rund um den Graben (4); und
Ausbilden einer Halbleiterregion (9) vom ersten Leitfähigkeitstyp unmittelbar unter dem Graben (4), um an die Halbleiterschicht vom ersten Leitfähig­ keitstyp anzugrenzen, wobei die Halbleiterregion (9) vom ersten Leitfähigkeitstyp eine höhere Dotierungs­ konzentration als das Halbleitersubstrat (1) vom er­ sten Leitfähigkeitstyp aufweist.
13. Verfahren zum Herstellen eines Vertikal-MISFET nach Anspruch 11, bei welchem die Halbleiterregion (9) vom ersten Leitfähigkeitstyp durch einen Dotie­ rungsinnenimplantationsprozeß oder einen Dotie­ rungsionendiffusionsprozeß ausgebildet wird.
14. Verfahren zum Herstellen eines Vertikal-MISFET nach Anspruch 12, bei welchem die Halbleiterregion (9) vom ersten Leitfähigkeitstyp durch einen Dotie­ rungsionenimplantationsprozeß oder einen Dotie­ rungsionendiffusionsprozeß ausgebildet wird.
15. Verfahren zum Herstellen eines Vertikal-MISFET nach Anspruch 12, bei welchem die Halbleiterschicht vom ersten Leitfähigkeitstyp beim Ausbildungsschritt desselben durch einen Epitaxieprozeß ausgebildet wird.
16. Verfahren zum Herstellen des Vertikal-MISFET nach Anspruch 11, bei welchem ein Polysiliziumfilm als das leitende Element beim Schritt zum Ausbilden der Gateelektrode (6) verwendet wird.
17. Verfahren zum Herstellen des Vertikal-MISFET nach Anspruch 12, bei welchem ein Polysiliziumfilm als das leitende Element beim Schritt zum Ausbilden der Gateelektrode (6) verwendet wird.
18. Verfahren zum Herstellen des Vertikal-MISFET nach Anspruch 13, bei welchem ein Polysiliziumfilm als das leitende Element beim Schritt zum Ausbilden der Gatelektrode (6) verwendet wird.
19. Verfahren zum Herstellen des Vertikal-MISFET nach Anspruch 14, bei welchem ein Polysiliziumfilm als das leitende Element beim Schritt zum Ausbilden der Gateelektrode (6) verwendet wird.
20. Verfahren zum Herstellen des Vertikal-MISFET nach Anspruch 15, bei welchem ein Polysiliziumfilm als das leitende Element beim Schritt zum Ausbilden der Gateelektrode (6) verwendet wird.
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