DE2441432A1 - Feldeffekt-transistor, damit aufgebaute logikschaltung und verfahren zur herstellung derselben - Google Patents

Feldeffekt-transistor, damit aufgebaute logikschaltung und verfahren zur herstellung derselben

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Description

PATENTANWÄLTE
DR. CLAUS REINLÄNDER DIPL.-ING. KLAUS BERNHARDT
D-8 München 60 ■ Orthstraße 12 · Telefon 832024/5 Telex 5212744 · Telegramme Interpatent
29. Aug. 1974
Thurman J. Rodgers, PaIo Al to, CaI., USA
Feldeffekt-Transistor, damit aufgebaute Logikschaltung und Verfahren zur Herstellung derselben
Priorität: 29. August 1973 - USA - Serial No. 392,668
Zusammenfassung
Es wird ein MOS-Transistor verfügbar gemacht, der einen oberflächendiffundierten Drain (Abfluß) und eine gemeinsame Substrat-Source (Quelle) aufweist. Eine stark dotierte Basisschicht und eine leicht dotierte Raum!adungsregion sind zwischen der Drain- und der Source-Region vorgesehen. Das Gate (Steuerelektrode) ist auf der geneigten Fläche einer V-Nut gebildet, die in den Transistor bis zum Substrat eindringt, so daß die Basisschicht der Gate-Struktur exponiert wird. Das Gate wird in der V-Nut durch eine Siliziumoxyd-Isolierschicht und eine leitende Schicht gebildet. Entsprechende Leitungen kon- , taktieren den Gate-Leiter und den Drain.
Hintergrund der Erfindung
Die Erfindung betrifft V-Nut-Transistören und insbesondere derartige
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- 2 -Transistoren, die eine niedrige Kapazität haben und sehr geringe Größe.
V-Nut-MOS-Transistören wurden von Y. Tarui u.a. in einem Artikel "Diffusion Self-Aligned MOST: A New Approach for a High Speed Device" Proceedings of the First Conference on Solid State Devices, Tokyo, 1969, beschrieben. Der Transistor nach Tarui ist in Fig. 1 veranschaulicht und besteht aus einer oberflächendiffundierten, η-leitenden Source und einem eingebetteten, η-leitenden Drain im Abstand darunter. Elektrischer Kontakt zum eingebetteten Drain erfolgt durch eine η-leitende diffundierte Säule. Ein p-leitende Basisschicht hoher Leitfähigkeit und eine p-leitende Raumladungsregion niedriger Leitfähigkeit (in Fig. 1 als Driftregion dargestellt) sind zwischen der Source und dem Drain vorgesehen. Geeignete Leitungskontakte werden längs der Oberseite des Transistors für das Gate, die Source und den Drain hergestellt. Dieser bekannte Transistor nach Tarui hat mehrere erhebliche Nachteile. Zunächst nimmt die Fläche, die dazu erforderlich ist, Oberflächen-Leitungskontakte für die drei Elemente verfügbar zu haben, bei weitem den größten Teil der Chip-Oberfläche ein. Jede dieser drei Zuleitungen nimmt einen Anschlußraum unmittelbar oberhalb jedes Elementes ein, sowie einen Leiterwegraum über die Oberfläche des Chip bis zu einem anderen Transistor oder einer anderen Schaltung. Weiter ist es schwierig, den eingebetteten Drain und den diffundierten Drainkontakt mit derzeitigen Arbeitstechniken zu formen, darüberhinaus kann dieser Aufbau zu einem höheren Innenwiderstand führen. Drittens wird eine hohe Kapazität Drain-Substrat dadurch erzeugt, daß der stark dotierte, η-leitende Drain unmittelbar an das p-leitende Substrat angrenzt. Diese kritische Kapazität wird weiter durch die große Grenzfläche zwischen Drain und Substrat sowie zwischen Drain und Raumladungsregion erhöht.
Zusammenfassung der Erfindung
Durch die Erfindung soll deshalb ein V-Nut-MOS-Transistör mit niedriger Kapazität und geringer Größe verfügbar gemacht werden, der billiger.und leichter herzustellen ist.
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Weiter soll durch die Erfindung eine Reihe von V-Nut-MOS-Transistören mit gemeinsamer Source hergestellt werden, die das Substrat bildet.
Weiter soll durch die Erfindung ein V-Nut-MOS-Transistör verfügbar gemacht werden, in dem die stark dotierte Basisschicht nicht an die stark dotierte, oberflächendiffundierte Region angrenzt, und bei dem der Drain eine kleinere Grenzfläche zum Rest des Transistors hat.
Weiter soll durch die Erfindung eine "NOR"-Logikschaltung mit V-Nut-MOS-Transi stören mit mehreren Gattern verfügbar gemacht werden.
Kurz werden diese und weitere Ziele dadurch erreicht, daß eine n-dotierte gemeinsame Source vorgesehen wird, auf der eine p-dotierte Basisregion und eine Vielzahl η-dotierte Drains gebildet werden. Geätzte V-Nuten überqueren die Basis und jeden der Drains, so daß jeweils ein Kantenbereich freigelegt wird. Die maximale Basis- und Drain-Kantenfläche wird in der Seitenwand der V-Nut erzeugt, wenn sich die V-Nut allgemein durch das Zentrum des Drains erstreckt und eine Peripherie wird auf den Seitenwänden der V-Nut durch die Drain-Kantenfläche und die Basis-Kantenfläche gebildet. Eine Gate-Elektrode ist an den Seitenwänden der V-Nut über der Kantenfläche durch eine Isolierschicht mit einer darüber-1 legenden leitenden Schicht gebildet. Im Betrieb werden Spannungen an den Transistor gelegt, die eine Verarmungszone über dem Basisbereich aufbauen, um den Source-Drain-Strom zu steuern. Die Größe des Transistors ist ungewöhnlich gering, und dementsprechend ergibt sich eine niedrige Kapazität zwischen den Elementen, weil das Merkmal der gemeinsamen Source die Forderungen nach einer Source-Zuleitung und einem zugehörigen Anschluß auf der Oberfläche des Transistors entbehrlich macht. Die Drain-Kapazität wird weiter dadurch minimal gemacht, daß die Grenzfläche Drain-Basis klein ist. Der Drain wird von einer Seite des Transistors eindiffundiert und stößt damit längs seiner Innenseite an die übrigen Teile des Transistors. Die Bildung des Drain durch Diffusion ist eine bequeme Technik, die keine Kontaktsäule beinhaltet.
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Diese und weitere Ziele der erfindungsgemäßen Transistoren, deren Betriebsweise und deren Herstellung ergeben sich aus der folgenden Beschreibung in Verbindung mit der Zeichnung; es zeigen:
Fig. 1 einen Schnitt durch einen bekannten V-Nut-MOS-Transistor nach Tarui u.a.;
Fig. 2 einen Schnitt durch eine bevorzugte Ausführungsform eines erfindungsgemäßen Bauelementes mit V-Nut;
Fig. 3 eine Modifizierung der Ausführungsform nach Fig. 2, die durch selektive Oxidation ohne die Sperrschicht 40 oder die Drift-Region 18 nach Fig. 2 gebildet ist;
Fig. 4 die verschiedenen Hauptschritte bei der Herstellung eines erfindungsgemäßen V-Nut-Baueiententes; und
Fig. 5 schematisch eine Grund-"NOR"-Logi^schaltung nach der Erfindung mit gemeinsamer Source.
Fig. 2 zeigt die bevorzugte Aus führungsform eines erfindungsgemäßen V-Nut-MOS-Bauelementes mit einem Chip oder Grundkristall 10 mit mehreren Transistoren 12a, 12b und 12c. Die Transistoren 12 sind auf einer η-leitend dotierten gemeinsamen Source 14 aufgebaut, die das Substrat zum Chip 10 bilden kann. Eine p-leitende Basisschicht ist unmittelbar oberhalb der gemeinsamen Source 14 gebildet. Eine Raumladungs- oder Drift-Region 18 überdeckt Basis 16. N-leitende Drain-Regionen 20 sind von der Oberfläche 22 des Chips 10 in die Drift-Region 18 eindiffundiert. Der Rest der Oberfläche 22 ist p-dotiert, so daß eine Kanalstopschicht 23 gebildet wird, um ein Oberflächen-Silizium-Oxyd daran zu hindern, eine leitende Inversionsschicht in der Drift-Region 18 zu bilden. Eine V-Nut 24 ist in Chip 10 vorgesehen und durchquert Drain 20, Drift-Region 18, Basis und vorzugsweise einen Teil des gemeinsamen Substrats 14. Die V-Nut
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legt die Kante 25 der Basis 16 zur Gate-Bildung frei. Ein Siliziumoxydfilm 26 geeigneter Dicke ist innerhalb der V-Nut 24 vorgesehen, . · und darüber ist Leitermaterial 28 gebildet. Siliziumoxyd 20 ist über der Chip-Oberfläche 22 vorgesehen. Eine Kontaktöffnung 32 ist eingeätzt, um einen elektrischen Kontakt zum Drain 20 zu schaffen. Die Gate-Zuleitung 34 und die Drain-Zuleitung 36 sind über dem oberflächlichen Siliziumoxyd 30 gebildet, um den Transistor 12 in geeigneter Weise in eine elektrische Schaltung einzubauen. Vorzugsweise ist die gemeinsame Source 14 geerdet, in elektrischer Verbindung mit Basis 16 und Drift-Region 18, wie bei 38 angedeutet. Eine Siliziumnitrid-Sperrschicht 40 kann über der Siliziumoxyd-Oberflache 30 vorgesehen sein. Im gewöhnlichen Betrieb ist die Source 14 geerdet und an Drain-Zuleitung 36 und Gate-Zuleitung werden positive Spannungen gelegt. Die positive Spannung an Gate-Leiter 28 induziert eine η-leitende Inversionsregion in der p-Basis 16 längs Kante 25. Elektronen fließen dann durch Drain 20, driften über den verarmten Driftbereich 18, fließen längs der Inversionsregion längs Oberfläche 25 und in Source-Substrat 14. Eine positive Gate-Spannung sorgt also dafür, daß Strom zwischen Drain 20 und Source 14 fließt. Im logischen Sinne verhalt sich das Bauelement 12 wie ein spannungsgesteuerter Schalter.
Die gemeinsame Source oder das Substrat 14 ist typischerweise n-dotiert
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über einen Bereich von etwa 10 bis etwa 5 χ 10 . Antimon wird als Dotiermittel bevorzugt, weil es einen kleineren Diffusionskoeffizientön hat und bei epitaktischem Niederschlag geringe Autodotierung zeigt. Andere η-Dotierungen wie Phosphor und Arsen können ebenfalls verwendet werden. Selbstverständlich können Dotier-Niveaus unterhalb des typischen Bereiches verwendet werden. Bei niedrigeren Dotierniveaus wird jedoch der Reihen-Ausbreitungswiderstand im Substrat stärker merkbar. Es können auch höhere Dotierniveaus als der typische Bereich verwendet werden, in diesem Falle wird die Autodotierung stärker merkbar. Das Substrat 14 hat typischerweise eine Stärke
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von 100 bis 250 Mikron, was als mechanischer Support des Chips ausreicht. Wenn andere Stützmittel verwendet werden, beispielsweise bei den mit dielektrischer Isolation und Siliziumsaphir bezeichneten Techniken kann das Substrat 14 beträchtlich dünner sein und weiterhin elektrisch brauchbar sein. Die Basis 16 hat typischerweise eine Stärke von 1 Mikron oder weniger. Es ist erwünscht» eine dünne Basis vorzusehen, weil die Verstärkung des Transistors 12 umgekehrt proportional der Stärke der Basis 16 ist. Bei extrem geringen Dicken verschlechtert sich diese Beziehung zwischen Verstärkung und Dicke, und ein Durchbruch Drain-Source kann bei niedrigen Spannungen schon erfolgen. Als Dotiermittel für die Basis 16 wird Bor bevorzugt, bei einer Konzentration von etwa 5 χ 10 . Die Stärke der Driftregion 18 beträgt typischerweise 1/2 bis 1 Mikron, diese Region ist leicht mit Bor dotiert, um einen Widerstand von 5 bis etwa 20 Ohm-Zentimeter zu erhalten. Geringere Dotiermittel-Konzentrationen können verwendet werden, sie erhöhen jedoch den Widerstand der Driftregion 18, so daß Reihen-Streuwiderstände entstehen, die das Logikverhalten bei niedrigem Pegel verschlechtern. Der Zweck der Driftregion 18 besteht darin, zu verhindern, daß die ganze Drain-Source-Spannung über der Basis 16 steht, so daß die Basis 16 dünner gemacht werden kann, ohne elektrisch zusammenzubrechen. Der Drain 20 hat typischerweise eine Stärke von etwa 1/2 bis etwa 1 Mikron und einen Dotiermittel-Gradienten, wobei die Konzentration an der Oberfläche 22 gleich der Grenze der Löslichkeit im Festkörper ist. Viele η-leitende Dotiermittel sind für den Drain 20 brauchbar, aber die n-Dotiermittel Phosphor und Arsen werden bevorzugt wegen ihrer hohen Löslichkeit in Silizium im festen Zustand.
Die V-Nut 24 wird in Chip 10 eingeätzt, wobei übliche Silizium-Atztechniken verwendet werden, die von D.B. Lee in einem Artikel "Anisotropie Etching of Silicon", Journal of Applied Physics, Band 40, Nr. 11, Oktober 1965, Seiten 4569 bis 4574 und weiter
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von R.M. Finne und E.L. Klein in einem Artikel "A Water Amine Complexing Agent System for Etching Silicon", Journal of the Electromechanical Society, Solid State Science, September 1967, Seiten 965 bis 970 beschrieben sind. Die V-Form wird durch das speziell ausgewählte Ätzmittel und die Kristallorientierung des Siliziums innerhalb Chip 10 hervorgerufen. Anisotropische Ätzmittel haben eine kleine Angriffsrate in (lll)-Ebenen und eine große Angriffsrate in (lOO)-Ebenen. Die Tiefe der Nut, die endgültige Lage des Scheitels 39 der V-Nut, wird durch die Abmessungen der Oberfläche oder Ätz-Üffnung festgelegt. Das Siliziumoxyd 26 des Gates ist typischerweise 500 bis 1000 AE stark. Ein dünner Film wird hier bevorzugt, weil die Verstärkung des Transistors 12 umgekehrt proportional der Stärke des Gate-Siliziumoxyds 26 ist. Die Verwendung dünnerer Gate-Oxyde ergibt Pinholes (kleinste Löcher) und verringerten Ausstoß. Dickere Gate-Oxyde können verwendet werden, wenn die Verschlechterung der Verstärkung in Kauf genommen wird. Der Leiter 28 hat typischerweise eine Stärke von 1000 bis 7000 AE und besteht aus stark η-dotiertem Poiysilicon, vorzugsweise bis zur Materialgrenze dotiert. Dotiertes Poiysilicon wird als Gate-Leiter 28 bevorzugt, hauptsächlich weil das Gate-Oxyd 26 unmittelbar nach der Bildung durch Poiysilicon abgedeckt werden kann, während dann, wenn der Gate-Leiter 28 ein Metall ist, ein photolithographischer Schritt zwischengeschaltet werden muß, um die Kontaktöffnung 32 zu ätzen. Darüberhinaus bieten Polysilicon-Gates einenVerunreinigungsschutz, was bei üblichen Gates aus Aluminium oder anderen Metallen nicht der Fall ist. Metalle wie Aluminium können über das Gate-Siliziumoxyd gedampft werden und wirken als Zuleitung zu Gate 28. Eine Natriumbarriere 40 ist typischerweise 100 bis 1000 AE stark. Dünnere Sperren können verwendet werden, aber dann wird die Schicht 40 weniger undurchlässig gegen Verunreinigungen. Dickere Schichten können ebenfalls verwendet werden, werden jedoch schwierig zu ätzen.
Fig. 3 zeigt eine Niederspannungs-Ausführungsform entsprechend Fig. 2,
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in der die Raumladungs-Region 18 weggelassen ist und die volle Drain-Source-Spannung über Basis 16a in Fig. 3 erscheint. Die Basis 16a muß etwas dicker sein als die Basis 16 in Fig. 2, um der vollen Drain-Source-Spannung zu widerstehen. Stattdessen kann eine kleinere Drain-Source-Spannung bei der Ausführungsform nach Fig. 3 verwendet werden, so daß eine dünnere Basis 16a möglich ist und eine Verstärkung äquivalent der Ausführungsform nach Fig. 2. Das Feldoxyd 30a in Fig. 3 wird durch die. Technik der selektiven Oxydation gebildet (Details derselben werden in Verbindung mit Fig. 5 diskutiert), wobei Siliziumoxyd in allen Bereichen gewachsen wird, sofern diese nicht durch Siliziumnitrid maskiert sind. Diese Technik liefert Siliziumoxyd, das etwa zur Hälfte oberhalb und zur Hälfte unterhalb der maskierten Siliziumoberfläche liegt, im Gegensatz zur gewöhnlichen Oxydation, die Siliziumoxyd liefert, das:vollständig auf der Siliziumoberfläche liegt. Diese Technik wird bevorzugt, weil die Oxydstufen verjüngt und kleiner sind und leicht mit metallenem Aluminium bedeckt werden können.
Das dickere Feldoxyd 30a reduziert die Kapazität zwischen den Elementen des Transistors 12 und der Chipoberfläche 22. Weiter, macht das Feldoxyd 30a den Chip 10 weniger empfindlich gegen fatale Maskierdefekte, so daß sich eine höhere Ausbeute ergibt. Die Kanal-Stop-Schicht 23 ist nicht erforderlich, wenn die Drift-Region 18 nicht verwendet wird. Siliziumoxyd 30a grenzt an die stark p-leitend dotierte Basis 16a statt an die niedrig dotierte Region 18, und der Inversionseffekt des Feld-Siliziumoxyds 30a reicht nicht aus, um die höhere p-Dotierung zu überwinden. N-leitende Inversionsschichten bilden sich in der stark dotierten Basis 16a nicht.
Fig. 4 zeigt den Zustand des Chips 10 nach Beendigung jedes der wichtigen Schritte A-D, die in den folgenden Tabellen A-E beschrieben sind, in denen Techniken zur Herstellung von Transistoren 12 illustriert sind. Jede Tabelle zeigt einige Alternativen zur Verwirklichung des zugehörigen Hauptschrittes, jeder Tabelle folgen Arbeitsanweisungen hinsichtlich jedes Unterschrittes innerhalb dieses Hauptschrittes.
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Schritt A
Vorbereitung des Substrats:
Alternative A-I Epitaktisch
(a) Herstellen eines η-dotierten Substrats 14
(b) Aufwachsen der
P-16 und Drift-Schicht 18
Alternative A-2
Epitaktisch-Diffusion Alternative A-3
Doppelt dotiertes Substrat
(a) Herstellen eines n-dotierten Substrats 14
(a) Herstellen eines n- und p-dotierten Substrats 14
(b) P-Diffusion oder -Ionenimplantation
(c) epitaktisches Wachsen der Driftschicht
(d) Ausdiffusion von P zur Bildung der P-Schicht 16
Fig. 4A zeigt Chip 10 mit Substrat 14, Basis 16 und Driftregion 18 nach Beendigung des Schrittes A.
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244H32
- ίο -
Unterschritte
A-Ia: Ausgangsmaterial ist mit Antimon dotiertes (10O)-Silizium von 0,01 Ohm-Zentimeter Widerstand.
A-2a: Das Gleiche wie A-Ia.
A-3a: Ausgangsmaterial ist das gleiche wie in A-Ia, das jedoch ebenfalls mit Bor auf 1017 Atome/cm3 dotiert ist.
A-Ib: üblicher epitaktischer Niederschlag erfolgt durch Pyrolyse von SiH* in Wasserstoff bei 1050 0C. Die Wachstumsrate beträgt 0,25 Mikron/Minute. Die p-Schicht ist 1 Mikron dick und hat 0,50 Ohm-Zentimeter. Die Driftschicht ist 2 Mikron dick und hat 20 Ohm-Zentimeter.
A-2b: übliche Festlöslichkeit-Bordiffusion erfolgt durch die Reaktion von B2H6 und Sauerstoff in einer Stickstoffatmosphäre. Der Plattenwiderstand nach dem Vorniederschlag beträgt 90 Ohm/Quadrat. Der Wärmezyklus ist 30 Minuten bei 900 0C. Die Eintreibdiffusion erfolgt drei Stunden lang bei 1250 0C.
Stattdessen liefern normale Ionenimplantations-Bedingungen eine
15 2
Dosis von 10 Borionen/cm bei einer Energie von 50 keV.
A-2c: Das Gleiche wie A-Ib. Die epitaktische Driftschicht hier ist 3 Mikron dick und hat 20 0hm-Zentimeter Widerstand.
A-2d: Ein Wärmeschritt, der in einer Stickstoffatmosphäre ausgeführt wird. Die Zeit beträgt 30 Minuten bei 1100 0C.
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244U32
- li -
Schritt B
Drain-Bildung:
Alternative B-I
Selektive Oxidierung
(a) Aufwachsen temporärer SiOp-Schicht
(b) Aufwachsen der temporären Si ^-Schicht
(c) Definieren der Drain-Fläche durch Ätzen (Drain-Maske) Alternative B-2 Glatte Diffusion
(d) Bilden der Oberflächen-P-Schicht zur Kanal-Verhinderung
(e) Ätzen einer Unterschnei dung in SiOg-Schicht
(f)Bilden des Feld SiO2
(g) Ätzen der temporären und SiOo-Schicht
(a) Bilden der P-Oberflächen-Schicht zur Kanalverhinderung
(b) Bilden des FeId-SiO2
(c) Definieren der Drain-Fläche.20 (Drain-Maske)
(h) N + Drain-Diffusion
Fig. 4B zeigt Chip 10 mit Drain 20 und Feldoxyd 30 nach Beendigung des Schrittes B.
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24AU32
B-Ia: Normales Aufwachsen eines thermischen Oxyds erfolgt in einer trocknen U£— feuchten Oo— trocknen 02~Atmosphäre 10 Minuten, 17 Minuten, bzw. 10 Minuten lang. Die Temperatur beträgt 950 0C.
B-Ib: Ein normaler (epitaktischer) Niederschlag von Siliziumnitrid erfolgt durch die Reaktion von SiH4 und NH3 bei 950 0C in einer Wasserstoffatmosphäre. Die Wachstumsrate beträgt 200 AE/min.
B-Ic: Die normale Siliziümnitrid-Ätzung ist Ätzung mit Phosphorsäure bei 180 0C. Die Ätzrate beträgt 100 AE/min. Gepufferte Fluorwasserstoffsäure wird dazu verwendet, Siliziumo^yd zu ätzen, wobei das Siliziumnitrid als Maske dient.
B-Id: Das Gleiche wie A-2b: Die Diffusion erfolgt 30 Minuten bei 900 0C. B-2a: Das Gleiche wie B-Id.
B-Ie: Gepufferte Fluorwasserstoffsäure wird als übliches Siliziumoxydätzen mit einer Rate von 1000 AE/min verwendet.
B-If: Das Gleiche wie B-Ia: Mit einem Zyklus von 10 Minuten - 7 Stunden 10 Minuten bei 950 0C.
B-2b: Das Gleiche wie B-If.
B-Ig: Das Gleiche wie B-Ic und B-Ie.
B-2c: übliche Photolack-Technik mit gepufferter HF-Ätzung mit 1000 AE/min (B-Ie).
B-Ih: Normaler Vorniederschlag von Phosphor in Silizium wird in einem Ofen mit einer POCU-Quelle durchgeführt. Der Zyklus beträgt 30 Minuten bei 975 °C.
Die Diffusion kann auch von einer phosphordotierten Siliziumoxydquelle durchgeführt werden. 5 09813/0994
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-U-
Schritt C
Alternative C-I mit Sperrschicht und selbstausgefluchtetem Gate
(a) Bilden von permanentem SiO über Drain 20
«-Schicht
Bilden der V-Nut:
(b) Bilden der Si (Sperrschicht 40)
(c) Definieren der V-Nut- und Kontakt 32-üffnungen in Si3N4-Schicht (V-Nut- und Kontakt-Maske)
(d) Bedecken der Kontakt- und Definieren der V-Nutöffnungen in SiOo (Kontaktmaske)
(e) Ätzen der V-Nut
(f) fitzen des SiO2 zum Öffnen der Kontakt- und Unterschneiden der V-Nutöffnung
(g) Entfernen der gezackten Kanten des Si-JL-Oberhangs um Nut herum
Alternative^ mit selbstausgefluchtetem Gate
(c) Definieren der V-Nut-Öffnung in SioN.-Schicht (V-Nut-Maske)
(d) Definieren der V-Nut-Öffnung in SiO2
(e) Ätzen der V-Nut
(f) Ätzen des SiO2 zum Unterschneiden der V-Nut-Öffnung
(g) Wegätzen von allem Si3N4
Fig. 4-C-l zeigt Chip 10 Fig. 4-C-2
mit V-Nut 24
Alternative C-3 ohne Sperrschicht
(a) Bilden von temporärem SiO2 über Drain 20
(b) Definieren derV-Nut in temporärem SiO2
(e) Atzen
der V-Nut
(g) Entfernen des temporären SiO2 zur Beseitigung der gezackten Kanten des Si02-0berhangs um Nut herum I
Fig. 4-C-3
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2U1432
C-Ia^ Das Gleiche wie B-Ia mit einem Zyklus 10 Minuten -90 Minuten 10 Minuten bei 900 0C.
Diese Oxydation kann besser durch epitaktischen Niederschlag von 4000 AE Siliziumdioxyd durchgeführt werden. Die Bedingungen sind die gleichen wie beim Siliziumnitrid-Niederschlag (Punkt 10), aber das dort verwendete NH, wird hierdurch NpO ersetzt.
C-3a: Das Gleiche wie C-Ia. C-Ib: Das Gleiche wie B-Ib.
C-Ic: Das Gleiche wie B-Ic.
C-2c: Das Gleiche wie B-Ic.
C-Id: Das Gleiche wie B-Ih.
C-Zd: Das Gleiche wie B-Ih.
C-3b: Das Gleiche wie B-Ih.
C-Ic: Das Gleiche wie B-Ic. Die anisotropische Ätzung wird 7 Minuten lang
in einer Lösung von 70 Vol.-% N2H4 und 30 % H2O bei 100 0C durchgeführt.
C-2c: Das Gleiche wie C-Ic.
C-3c: Das Gleiche wie C-Ic.
C-If: Das Gleiche wie B-Ic, Zeit 10 Minuten.
C-2f: Das Gleiche wie B-Ic.
C-Ig: Das Gleiche wie B-Ic.
C-2g: Das Gleiche wie B-Ic.
C-3g: Das Gleiche wie B-Ic.
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Schritt D Gate-Bildung:
(a) 6ate-SiO2 26 aufwachsen
(b) PolysiIicon niederschlagen
(c) Polysilicon 2 i. dotieren und oxidieren
(d) Gate-Polysili :on 28 definieren (Gate-Maske)
Figur 4 D zeigt Chip 10 mit Gate-Struktur 26 und 28.
D-a: Gleich wie B-Ia mit dem Zyklus 10 Minuten - 10 Minuten - 10 Minuten bei 950 0C.
D-b: üblicher (epitaktischer) Niederschlag von Polysilicon wird in einer Wasserstoffumgebung durch die Pyrolyse von SiH^ bei 950 0C durchgeführt. Die Wachstumsrate beträgt 0,1 Mikron/Minute. Phosphordiffusion erfolgt 15 Minuten lang bei 950 0C (B-Ih).
D-c: Das Gleiche wie C-Ia. Zyklus 15 Minuten bei 950 0C. Oxydation wie in B-Ia. Zyklus 10 Minuten -10 Minuten - 10 Minuten bei 950 0C. Der letzte 10-minütige Zyklus wird in trockenem Stickstoff im Gegensatz zu trockenem Sauerstoff durchgeführt.
D-d: übliche Photolacktechniken definieren das Muster im Siliziumoxyd auf dem Polysilicon. Das PolysiIicon-Ätzmittel ist 10 Volumenteile auf 40 Gewichtsteile NH^F-Lösung auf ein Teil konzentrierte Salpetersäure. Das definierte Oxyd dient dazu, die Polysiliconätzung zu maskieren.
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244U32
Schritt E Bildung der Zuleitungen:
Alternative E-I ' Alternative E-2
(a) Kontaktätzen für (a) Kontaktätzen für Weg C
Weg A und B (Kontaktmaske) ι
(b) Aluminiumaufdampfen
(c) Aluminium definieren (Zuleitungsmaske)
E-Ia: Das Gleiche wie B-Ic.
E-2a: Diese Siliziumoxydätzung erfolgt unmaskiert in einer Lösung von 10 Volumenteilen H2O auf ein Teil HF. Die Zeit beträgt drei Minuten mit einer Ätzrate von 300 AE/min.
E-Ib: ObIiehe Aluminiumaufdampfung von 1 Mikron Stärke.
E-Ic: Der photolithographische Schutz des Aluminiums erfolgt mit Üblichen Negativlack-Techniken. Das Aluminiumätzmittel enthält 16 Volumenteile H3PO4, ein Teil HNO3, und ein Teil H2O. Die Atzrate beträgt 0,5 Mikron/min.
Fig. 5A zeigt eine grundlegende "NOR"-Logikschaltung mit zwei Eingangs-Gates, die von zwei V-Nuten 24c gebildet werden, die durch Drain 20c eines einzelnen Transistors geätzt sind. Die Gates 28c haben einen gemeinsamen Drain 20c und eine gemeinsame Source 14c, wie in Fig. 5B dargestellt ist, ein Schaltbild einer NOR-Schaltung mit zwei Gates. Ein Eingangssignal an einem der Gates 28c schaltet den Transistor ein, wobei Drain 20c zur gemeinsamen Source 14c "kurzgeschlossen" wird. Jede beliebige Anzahl von Gates 28c kann im Transistor einfach dadurch gebildet werden, daß der Drain 20c länger oder breiter gemacht wird, um seine Fläche zu vergrößern, und noch mehr V-Nuten 24c geätzt werden.
509813/0994 "*/17
Eine Reihe von solchen NOR-Gattern mit η Eingängen kann alle Ausdrucke des Boole'schen Logiksystems liefern. Weiter werden in Dekodierern des Typs " eins aus n" Bauelemente mit vielen Gates benötigt. Ein dreistelliger Binär-Dekodierer erfordert acht NOR-Schaltungen mit drei Gates, und NOR-Schaltungen mit vier Gates, wenn Vorkehrungen für Vorbereitung erforderlich sind. Ein zweipegeliger Dekodierer "eins von 256" erfordert 256 NOR-Schaltungen mit acht Eingängen.
Bei der NOR-Schaltung nach Fig. 5 ist in der Driftregion 18c des Transistors 12 gerade unterhalb der Oberfläche 22c zwischen Drain 20c und einer Kontaktöffnung 52 ein Lastwiderstand 50 gebildet. Der Widerstand 50 kann dadurch gebildet werden, daß η-Typ Ionen in die Driftregion 18c implantiert werden, ehe das oberfläche Siliziumoxyd 54 gebildet wird. lonen-implantierte Widerstände von tausenden von Ohm/Quadrat können leicht hergestellt werden, im Gegensatz zu den typischen Drain-Widerständen von etwa 10 bis 50 Ohm/Quadrat. Stattdessen kann der Lastwiderstand 50 durch Diffusion von n-Dotiermitteln gebildet werden. Vorzugsweise ist das Siliziumoxyd 54 leicht η-dotiert, und während des folgenden Diffusionsschrittes diffundiert das n-Dotiermittel in die Driftregion 18c, um den Widerstand 50 zu bilden. Während des gleichen Diffusionsschrittes kann Bor als im Feldoxyd 30c vorgesehenes Dotiermittel in die Driftregion 18c darunter diffundiert werden, um die Kanalstopschichten 23c zu bilden. Die Kontakteinsenkung 52 kann n-dotiert werden und gleichzeitig mit dem Drain 20c gebildet werden. Der Lastwiderstand kann auch ein Polysiliconwiderstand 56 sein (wie in Fig.2dargestellt), wozu keine Kontaktöffnung notwendig ist. Eine Polysilicon-Stange 58 wird auf aer Sperrschicht 40 gebildet und mit einer Isolierschicht 60 überzogen, die die Enden der Stange freiläßt. Die freiliegenden Enden bilden gute Ohm'sche Kontakte zur Drain-Zuleitung 36 sowie einer Spannungszuführleitung 62, die anschließend geformt werden.
Die Ziele der Erfindung sind dadurch erreicht worden, daß ein oberflächendiffundierter Drain verfügbar gemacht wurde, mit einer klei raren
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"5Q- »Ο
Grenzfläche zur Basis- und Drift-Region. Die Verwendung einer gemeinsamen Source eliminiert individuelle Source-Zuleitungen und Anschlußkonstruktionen. Auf der Oberfläche des erfindungsgemäßen Bauelementes ist lediglich Raum für die Gate- und Drain-Kontakte erforderlich. Deshalb können die Transistoren dichter zusammengebracht werden, so daß sowohl die Kompaktheit als auch die Herstellungsausbeute anwachsen.
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Claims (10)

2UU32 R13 Pl D atentansprüche
1.J Feldeffekt-Transistor, bestehend aus einem Halbleiter-Kristall, der eine Source, einen Drain, eine dazwischenliegende Basis und wenigstens ein Gate aus einer Isolierschicht und einer leitenden Schicht in einer V-Nut aufweist, wobei Source und Drain mit einem Dotiermittel zu einem Leitfähigkeitstyp und die Basis mit einem Dotiermittel entgegengesetzten Leitfähigkeitstyps dotiert sind, dadurch gekennzeichnet, daß die Source auf einer Seite des Kristalls und der Drain auf ausgewählten Teilen der anderen Seite des Kristalls gebildet ist, und daß die V-Nut von der Drain-Seite her in den Kristall hineinreicht, wobei wenigstens ein.Teil der V-Nut nacheinander den Drain, die Basis und die Source schneidet, so daß deren Kanten innerhalb der V-Nut wenigstens teilweise freiliegen, so daß der Gate-Aufbau im Betrieb eine Inversionszone in der Basis bildet.
2. Transistor nach Anspruch 1, dadurch gekennzeichnet, daß die Basis kontinuierlich quer über den Kristall reicht und der Drain aus einer Vielzahl getrennter Drains besteht, die eine Reihe von Transistoren mit gemeinsamer Source im Substrat bildet.
3. Transistor nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Schnitt der V-Nut mit dem Drain bzw. der Basis jeweils eine Peripherie der V-Nut an deren Seiten bildet.
4. Transistor nach Anspruch I1 2 oder 3, dadurch gekennzeichnet, daß eine Driftregion, die leicht mit dem Dotiermittel entgegengesetzten Leitfähigkeitstyps dotiert ist, im Kristall zwischen dem Drain und der Basis gebildet ist, so daß während des Betriebes eine vollständig verarmte Region aufgebaut wird.
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24AU32
-AB-
5. Transistor nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Drain und die Source η-lei tend sind und die Basis und ggf. die Driftregion p-leitend sind.
6. Transistor nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß entlang der Oberfläche der Drain-Seite des Kristalls selektiv Si1iziumo*yd gebildet ist.
7. Transistor nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß eine p-leitend dotierte Kanal-Stop-Oberflächenschient längs der Drain-Seite des Kristalls und über der p-leitenden Drift-Region gebildet ist.
8. Transistor nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß eine Sperrschicht aus Siliziumnitrid selektiv Über der Drain-Seite des Kristalls gebildet ist.
9. NOR-Logikschaitung mit wenigstens zwei Transistoren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß ein n-dotiertes Substrat eine gemeinsame Source für die Schaltung bildet, über dem gemeinsamen Substrat eine p-dotierte Basis-Region gebildet ist, über der Basis-Region wenigstens ein η-dotierter Drain gebildet ist, eine Anzahl V-Nuten durch jeden Drain hindurchreicht, durch die Basis-Region und in die gemeinsame Source hinein, und in jeder V-Nut durch eine Isolierschicht, die mit einer leitenden Schicht bedeckt ist, ein Gate gebildet ist, um den Strom von der gemeinsamen Source zu jedem Drain zu steuern.
10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß eine p-dotierte Drift-Region zwischen jedem Drain und der Basis-Region vorgesehen ist.
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