DE2754229A1 - Leistungsbauelement vom mosfet-typ und zugehoeriges herstellungsverfahren - Google Patents
Leistungsbauelement vom mosfet-typ und zugehoeriges herstellungsverfahrenInfo
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Description
Anmelderin: International Business Machines
Corporation, Armonk, Π.Y., 105O4
niö-cn
Leistungsbauelement vom RXSFHT-Typ und zugehöriges Herstellungsverfahren
Die Erfindung bezieht sich auf eine I-OSFET-Halbleiteranordnung
für hohe Strom- und Spannungsbetriebsbedingungen sowie auf ein zugehöriges Herstellungsverfahren.
IlOSFLT-Baue lernen te sind in der Halbleiter-Schaltungstechnik
im allgemeinen als Kleinsignal-Schaltunyselemente bekannt. In Leistungsschaltungen, bei denen hohe Ströme und Spannungen
erforderlich sind, findet allgemein der Bipolartransistor Anwendung. wosFET-Bauelenente haben Bipolartransistoren gegenüber
sowohl hinsichtlich ihrer Betriebseigenschaften als auch hinsichtlich der Herstellungsverfahren gewisse Vorteile. Hinsichtlich
der Herstellung lassen sie sich mit weniger Prozeßschritten als Bipolartransistoren aufbauen. Zudem ist eine
Feldeffekttransistorstruktur flächenmäßig kleiner als ein entsprechender
Bipolartransistor. Hinsichtlich der Bauelementeigenschaften gilt, daß roSFET-Eauelemente keinen sog. sekundären
Durchbruch oder Wärmedurchbruch wie Bipolarelemente zeigen, da sie einen negativen Teroperaturkoeffizienten aufweisen.
Weiterhin gibt es für KOSFET-Bauelemente keine Minoritätsladungsträger-Speicherzeit,
so daß von daher die Schaltgeschwindigkeiten hinsichtlich dieses Faktors höher sein können.
Ferner zeigen diese Elemente nur einen niedrigen Gate-Leckstrom, da sie im wesentlichen spannungsgesteuerte Bauelemente
sind. Selbst bei relativ hohen geschalteten Strömen übersteigt der Leckstrom nicht den Wert einiger weniger nA.
Ein MOSFET-Leistungstransistortyp wurde bereits in der Zeitschrift
"Electronic Design", Heft 21 vom 11. Oktober 1975, auf den Seiten 103/104 beschrieben. Der dort abgehandelte
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Leistungstransistor weist beträchtliche Leistungs- und Stromkennwerte
auf und besteht aus einer nesaförmigen Struktur, mit
der hohe Drain-Substrat-Sperröurchbruchspannungswerte erzielt
werden. Die Herstellung dieses Bauelements erfolgt mittels konventioneller Diffusionsverfahren für den Kanal- und Sourcebereich,
worauf V-förmige Ätzgruben durch den Kanal- unc! Sourcebereich
ausgebildet v/erden. Ober dem V-förmigen Gate-Bereich wird schließlich eine Siliciumdioxidschicht aufgebracht und
anschließend mit einer Metallisierung belegt.
Aufgabe der Lrfindung ist es, den Aufbau und die Herstellung eines für hohe Strom- und Spannungsbetriebsbedingungen geeigneten
MOSFET-Leistungsbauelements anzugeben, das demgegenüber einfacher unö genauer als entsprechende Bauelemente nach dem
Stand der Technik ausgelegt v/erden kann. Die zur Lösung dieser Aufgabe wichtigen Merkmale finden sich bezüglich des Verfahrens
im Patentanspruch 1 sowie bezüglich der Bauelementstruktur im Patentanspruch 11. Merkmale vorteilhafter Weiterbildungen der
Lrfindung sind in den jeweiligen Unteransprüchen gekennzeichnet. Zusammengefaßt sieht die Erfindung bei einem derartigen
ÜOSFET-Leistungsbauelement folgende Maßnahmen vor. Es wird eine kurze Kanallänge ö.urch Ausnutzung der relativ zueinander
unterschiedlichen, lateralen Ausdiffusion eines FET-Substratdotierungsbereichs mit einem darin angeordneten Source-Dotierungsbereich
erreicht; die für hohe Stromverhältnisse erforderliche große Kanalbreite wird in an sich bekannter Weise
durch parallele Anordnung langgestreckter Source- und Drainbereiche realisiert; durch Vorsehung mindestens eines die
MOSFET-Struktur umgebenden, elektrisch nicht vorgespannten Dotierungsbereichs erfolgt eine Beeinflussung der sich einstellenden
Feldstärkeverhältnisse derart, daß der viert der Drain-Substrat-Durchbruchspannung maximal wird.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.
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Es zeigen:
Fign. 1A bis 9A
und 1B bis 9B ein Ausführungsbeispiel für den Ablauf des
Herstellungsverfahrens;
Fig. 10 eine Draufsicht auf die nach dem Verfahrensbeispiel entstehende Struktur und
Fig. 11 eine gegenüber Fig. 10 erweiterte Struktur
für einen MOSFET-Leistungstransistor nach der
Erfindung.
In den Fign. 1A und 1B wird ausgegangen von einem Halbleiterkörper
10 vom i\i+-Leitfähigkeitstyp. Der spezifische Wider—
standswert des Halbleiterkörpers 1O beträgt beispielsweise etwa 0,001 bis 0,01 Ω-cm. Bei dem Halbleiterkörper 10 handelt
es sich vorzugsweise um eine einkristalline Silicium-Halbleiterstruktur, die mittels konventioneller Verfahren hergestellt
wurde, z.D. durch einen Czochralski-Kristallziehverfahren,
aus einer die gewünschte N+-Verunreinigungskonzentration enthaltenden Schmelze. Mittels eines geeigneten Sägewerkzeugs
v/erden aus dem Einkristallkörper eine Reihe von dünnen Halbleiterscheiben (wafer) geschnitten. Die Waferoberflachen werden
anschließend in konventioneller Weise poliert. Ebenfalls mittels konventioneller Verfahren wird dann eine N- leitfähige,
epitaktische Siliciumschicht 12 auf dem Halbleiterkörper gebildet. Der spezifische Widerstand der Epitaxieschicht liegt
etwa zwischen 5 bis 50 fi'cm. Die Dicke der Epitaxieschicht
liegt dabei etwa im Bereich von 10 bis 80 pm und beträgt vorzugsweise etwa 50 μΐη.
Auf der Oberfläche der Epitaxieschicht wird im nächsten Verfahrensschritt
eine dünne Siliciumdioxidschicht 14 mit größenordnungsmäßigetwa 2OOO bis 50OO Ä und vorzugsweise 40OO 8 ]
Dicke gebildet. Vorzugsweise wird die Isolierschicht 14 mittels!
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thermischer Verfahren bei einer typischen Temperatur von
970 C in feuchter Sauerstoffatmosphäre erzeugt. Alternativ
kann die Isolierschicht 14 auch mittels pyrolithischen Niederschlags oder durch Sputtern gebildet v/erden. Für die Isolierschichten
können ferner auch andere als Siliciumdioxidschichten eingesetzt werden. Beispielsweise lassen sich Aluminiumoxid,
Siliciumnitrid sowie Kombinationen aus verschiedenen Isoliermaterialien anstelle der Siliciurcidioxidschicht 14 verwenden.
In der Isolierschicht 14 werden dann mittels konventioneller Photolithographietechniken, die das Aufbringen eines Photolacks
und anschließendes selektives Ätzen umfassen, Öffnungen zur Oberfläche der Epitaxieschicht 12 hergestellt.
Die soweit behandelte und in den Fign. 1A und 1B gezeigte
Struktur wird daraufhin in eine geeignete Diffusions- oder vorzugsweise Ionenimplantationseinrichtung eingebracht, um
die in Fign. 2A und 2B gezeigten P-leitfähigen Bereiche 16 und 18 auszubilden. Als bevorzugter P-Dotierungsstoff ist Bor
anzusehen mit einem bevorzugten resultierenden Dotierungspegel an der Silicium-Oberfläche von etwa 8x10 bis 1x10 Atomen/
cm . Es werden zwei Arten von P-Bereichen gebildet. Die inneren oder Substratbereiche 18 werden relativ dicht zueinander benachbart
angeordnet, während die äußeren (später nicht vorgespannten) , ringförmigen P-Bereiche 16 gegeneinander und bezüglich
des äußeren ümfangs der P-Substratbereiche 18 sowie des inneren Umfangs des inneren, ringförmigen P-Bereiches 16
größer beabstandet sind.
Auf die soweit hergestellte Struktur wird dann eine zweite, unterschiedliche Isolierschicht 20 aufgebracht, so daß sich
[die in Fign. 3A und 3B gezeigten Verhältnisse ergeben. Bevorzugtes
Material für diese zweite Isolierschicht 20 ist Siliciumnitrid mit einer Dicke zwischen etwa 1000 und 4000 8,
!vorzugsweise etwa 2000 8. Siliciumnitrid kann ebenfalls mittels konventioneller Verfahren, z.B. chemischem Miederschlag aus
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der Casphase oder Sputtern, aufgebracht werden. Vorzugsweise
wird für die chemische Niederschlagung aus der Gasphase die
folgende Reaktion ausgenutzt:
Die Temperatur bei dieser Reaktion beträgt etwa 800 0C. Auf
der Oberfläche der Isolierschicht 20 wird dann eine (nicht gezeigte) Photolackschicht aufgebracht, belichtet und entwickelt,
so daß alle nicht zu ätzenden Bereiche maskiert bleiben. Mittels Plasmaätzung, vorzugsweise unter Verwendung von
CF4, v/erden mit Ausnahme der in den Fign. 4A und 4B gezeigten
Bereiche alle Anteile der Siliciumnitridschicht 20 entfernt.
Bei den verbleibenden Nitridschichtbereichen handelt es sich um einen kleinen Bereich über den inneren P-Substratdiffusionsbereichen
18 sowie die gesamten äußeren, ringförmigen P-Bereiche 16. Die Photolackschicht wird anschließend ebenfalls
entfernt. Zur selektiven Ätzung der Siliciumnitridschicht 20 kann alternativ auch wie folgt vorgegangen werden. Vor dem
Aufbringen der Photolackschicht wird eine etwa 1000 S dicke pyrolitische Siliciumdioxidschicht niedergeschlagen. Der Photolack
wird dann belichtet und entwickelt und die pyrolitische Siliciumdioxidschicht selektiv mittels gepufferter Flußsäure
entfernt. Danach wird auch die Photolackschicht entfernt und die nicht von der pyrolitischen Siliciumdioxidschicht bedeckten
Siliciumnitridschichtbereiche v/erden mittels heißer Phosphorsäure geätzt.
Unter Einsatz eines Diffusions- oder Ionenimplantationsschrittes wird dann jeweils in den nicht von einer Isolierschicht
bedeckten P-Bereichen je ein N+-leitfähiger Dotierungsbereich 24 ausgebildet. Dieser Dotierungsschritt kann vorteilhafterweise
in dtn meisten Fällen durch dieselbe Öffnung in der Siliciumdioxidschicht
14 vorgenommen werden, durch die auch die P-leitfähigen Dotierungsstoffe eingebracht wurden. Lediglich
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in den inneren P-Substratbereichen 18 ist die öffnung in der Siliciumdioxitfschicht 14 in der in Fig. 4B gezeigten Weise
durch die Siliciumnitridschicht 20 modifiziert. Diese Modifikation
besteht jedoch nur für einen sehr kleinen Bereich des Umfangs des Gebiets 18. Aus dem genannten Dotierungsschritt
resultieren die in den Fign. 5A und 5B mit 24 bezeichneten +-Bereiche. Die in Fig. 5B gezeigte Siliciumnitridschicht 20
schützt den später noch vorzusehenden Kontaktbereich für die betreffenden Substratzonen des !K)SFET. In diesem Bereich ist
die öffnung für den Dotierungsvorgang des Bereichs 24 kleiner als der übrige Flächenbereich der P-Dotlerungsbereiche im
Substrat. Die äußeren, ringförmigen P-Bereiche 16 werden nicht einem solchen iM—Dotierungsschritt unterzogen, da sie in der
in Fig. 5A gezeigten Weise durch die Schicht 20 geschützt sind.
Durch Behandlung mit heißer Phosphorsäure werden dann alle Siliciumnitridschichtbereiche 20 entfernt. Soweit nach der
oben beschriebnen alternativen Ausgestaltung des Verfahrens eine pyrolitische Siliciumdioxidschicht auf die Siliciumnitridschicht20
aufgebracht war, wird diese natürlich zuvor beseitigt.
In den freigelegten Siliciumbereichen läßt man anschließend
thermisches Siliciumdioxid aufwachsen, so daß sich die in den Fign. 6A und 6B gezeigten Verhältnisse ergeben. Die nunmehr
vorliegende Oxidschicht ist darin mit 23 bezeichnet und vorzugsweise
in Dampf bei 970 0C bis zu einer Dicke von ungefähr 30OO 8 hergestellt. Gleichzeitig mit der Bildung der thermischen
Siliciumdioxidschicht findet ein Lintreibvorgang der P- und LJ+-Verunreinigungsstoffe bis zu den gewünschten Eindringtiefen
der jeweiligen PN-Ubergünge statt, die für die
P-Bereiche zwischen 2 und 7 pm und für die N+-Bereiche zwischen etwa 1 bis 4 pm betragen. Die bevorzugte Eindringtiefe
beträgt für die P-Bereiche etwa 3,5 pm und für die N+-Bereiche etwa 1,5 pm.
Fi 976 O37 8 0 9 8 2/, / 0 7 3 2
Zlb^ZZS
7\ls nächstes wird das Gate-Dielektrikum gebildet. Dazu wird
wieder in konventioneller VJeise mittels entsprechender Photolithographie-
und Ätzverfahren eine selektive sitzung der SiIiciumdioxidschichtbereiche
zur Bildung der in den Fign. 7Λ und 7B gezeigten Strukturen durchgeführt. Es ist ersichtlich, daß
die Öffnungen 30 in den Bereichen hergestellt v/erden, in denen die Gate-Isolierschicht gebildet werden soll. Im nächsten
Schritt wird in den Öffnungen thermisches Siliciumdioxid oder eine andere geeignete Isolierschicht, z.B. eine Kombination
aus Siliciumdioxid und Siliciumnitrid, bis zu einer gewünschten Dicke gebildet. Die jeweilige Dicke hängt von den Anforderungen
bezüglich der Schwellenspannung und des Übertragungsleitwerts der herzustellenden Transistorart ab. Die Dicke
des Gate-Dielektrikums liegt etwa zwischen 500 und 50O0 Ä
und beträgt vorzugsweise etwa 10OO 8. Dabei ist reines Siliciumdioxid als bevorzugtes Material anzusehen. Die resultierende
Struktur mit den Gate-Isolierschichtbereichen 32 ist aus den Fign. 8A und 8B ersichtlich.
Zur Herstellung von Öffnungen in der Oxidschicht 28 für die Source- und Substratkontakte wird dann wiederum eine Photolackschicht
auf die Oberfläche der soweit hergestellten Struktur aufgebracht und mittels geeigneter Photolithographie- und
fitzverfahrensschritte behandelt. Die äußeren, ringförmigen P-Bereiche 16 werden elektrisch nicht angeschlossen und ver- ι
bleiben somit ohne feste Vorspannung. Nach Entfernung der Photolackschicht wird eine geschlossene Metallschicht, z.B.
aus Aluminium, über die gesamte Oberfläche der Struktur aufgedampft. Die Dicke der Metallschicht beträgt zwischen etwa
'0,8 und 4 pm und vorzugsweise 1,5 pm. Die Aluminiumschicht wird sowohl auf die Vorder- als auch auf die Rückseite des
Halbleiterwafer aufgebracht. Aus dieser durchgehenden Aluminiumschicht
werden anschließend mittels der üblichen Photolithographie- und Ätzverfahren auf der Vor- und Rückseite die
für die gewünschten elektrischen Verbindungen der Source, des Gates und des Substrats erforderlichen Muster geätzt. An-
Fi 976 037 80982A/07 3 2
schließend findet ein Temperschritt für das Metall bei etv?a
4OO 0C in einem Forruiergas oder in einer Stickstoffatmosphäre
über 20 bis 3O Minuten statt. Die Gate-Elektroden sind nit
40, die Source-Elektroden mit 42 und die gemeinsame Drain-Elektrode
auf der Rückseite des Wafers ist mit 44 bezeichnet. Wie in Fig. 9B gezeigt ist, ist die Elektrode für das P-Substratgebiet
mit 46 bezeichnet.
Im Anschluß an die bis hierher geschilderten Verfahrensschritte wird noch eine Passivierung der Schaltung vorgenommen, wozu
Siliciumdioxid, Siliciumnitrid, verschiedene Gläser oder andere passivierende Stoffe mittels Sputterverfahren, durch
chemischen Niederschlag aus der Gasphase oder andere geeignete Verfahren niedergeschlagen werden. Durch die Passivierungsschichten
werden die äußeren elektrischen Anschlüsse für das Bauelement, z.B. durch Anlöten von Drähten, erstellt. Die
Schaltung wird dann in konventioneller Art auf einen Trägerkörper aufmontiert und zu einen sog. Modul verpackt.
Fig. 10 zeigt eine Draufsicht auf die nach dem beschriebenen Verfahren hergestellte Halbleiteranordnung. Fig. 11 zeigt
eine weitgehend ähnliche Struktur, bei der durch die gezeigte Unterbrechung angedeutet werden soll, daß im Rahnen der Erfindung
mehr als die gezeigten Source-, Substrat- und Gate-Bereiche
vorgesehen werden können, um den jeweils an den konkreten Leistungs-MOSFET anzulegenden Erfordernissen Rechnung
tragen zu können. Soweit in Fig. 11 zur Darstellung nach Fig. 10 vergleichbare Details gezeigt sind, sind diese mit entsprechenden
Bezugszeichen bezeichnet.
Bei den in den Fign. 10 und 11 gezeigten Ausführungen kann über die mit 46 bzw. 46' bezeichneten Elektroden eine externe
Spannung an die P-Substratgebiete angelegt werden. Wird jedoch ein MOSFET-Bauelement gewünscht, bei dem die P-Substratgebiete
permanent mit den Ii+-Sourcegebieten kurzgeschlossen sind,
Fi 976 031
809824/0732
kann dies leicht dadurch erfolgen, daß man die Source- unr1
Substratelektroden 42 und <!6 nicht getrennt ausführt.
Weiterhin ist in den Darstellungen von Fig. 10 und 11 nur ein einzelner äußerer, elektrisch nicht vorgespannter, ringförmiger
P-Bereich zur Verbesserung der Drain-Substrat-Sperrdurchbruchspannung gezeigt, die über eine Herabsetzung des elektrischen
Feldes in den Krümiaungsbereichen des äußeren Urnfangs
der P-Substratbereiche erreicht wird. Die Mi'he der benachbarten
inneren Umfangsbereiche der P-Substratbereiche reduziert das elektrische Feld nahe den Krümmungen der inneren Umfangsbereiche
der P-Substratbereiche. Falls notwendig, können jedoch zusätzliche, äußere, ringförmige P-Bereiche vorgesehen
werden, die in geeigneter Weise nebeneinander angeordnet sind, um das elektrische Feld an den äußeren Umfangsbereichen der
ringförmigen P-Bereiche herabzusetzen und dadurch die Drain-Substrat-Sperrdurchbruchspannung
weiter verbessern.
Die schnellen Schalteigenschaften des soweit beschriebenen Leistungs-MOSFET v/erden durch die kurze Kanallänge von etwa
1 bis 5 pn und vorzugsweise etwa 2 pn erreicht. Dieser Kanal
wird durch die Differenz in der lateralen Ausdiffusion der P-Substrat- und II+-Source-Dotierungszonen definiert. Die
Eignung für hohe Arbeitsströme des Bauelements ergibt sich aus der großen Kanalbreite, wie aus den Fign. 10 und 11 ersichtlich
ist. Die P-Substratbereiche liegen außerordentlich eng zueinander benachbart, wobei der kleine Abstand vorzugsweise
zwischen 4 und 10 pm beträgt. Die die äußeren Umfangsbereiche
der P-Substratbereiche 18 flankierenden, ringförmigen P-Bereiche liegen davon um etwa 20 bis 50 um beabstandet.
Die enge Nachbarschaft der Substratbereiche 18 reduziert das elektrische Feld in den Krüramungsbereichen am inneren
Umfang der Halbleiterübergänge zwischen den P-Substratbereichen und dom N-Halbleiterkörper, während die Nachbarschaft
des elektrisch nicht vorgespannten P-Dotierungsringes 16 von den äußeren Umfangsbereichen der P-Substratbereiche 18 das
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7 b 4 ζ! 2
elektrische Feld im Krüiranungsbereich der äußeren Peripherie
der äußeren P-Substratbereiche 13 reduziert. Als Folge davon wird die Draln-Substrat-Durchbruchspannung praktisch gleich
dem maximal möglichen Wert, der sich für die Sperrdurchbruchspannung eines ebenen PN-Überganges ergeben würde.
Anhand der Fign. 1A bis 9Λ und 1B bis 9B ist die Herstellung
von riOSFET-Strukturen vom Anreiche rungs typ erläutert worden.
Vergleichbare Strukturen vom Verarmungstyp lassen sich erforderlichenfalls dadurch erhalten, daß man eine durchgehende
Ιϊ-Oberflächenzone mit einem Dotierungspegel von vorzugsweise
5x10 bis 5x10 Atomen/cm an der Oberfläche des Siliciumv/afers vorsieht. Eine solche N-Oberflächenschicht läßt sich
vorzugsweise durch eine unmaskierte Ionenimplantation unmittelbar vor oder nach der Ausbildung des Gate-Dielektrikums
(Fign. 8A, 8B) herstellen. Bei entsprechender Auswahl des Dotierungspegels der N-Oberflächenschicht relativ zur Oberflächenkonzentration
der P-Substratbereiche 18 sind Verarmungstyp-IlOSFET
mit der jeweils gewünschten Schwellenspannungs-Charakteristik
erzielbar.
Soweit die Ausführungsbeispiele rt-Kanal Bauelemente betrafen,
lassen sich im Rahmen der Erfindung gleichermaßen aber auch P-Kanal Bauelemente aufbauen. Dabei ergeben sich weitgehend
dieselben, anhand der Fign. 1 bis 11 dargestellten Verhältnisse, v/obei lediglich die jeweiligen Leitfähigkeitstypen
bzw. Polaritäten gegeneinander auszutauschen sind.
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Claims (17)
- PATENTANSPRÜCHE/ 1 .J Verfahren zur Herstellung einer MOSFET-Halbleiteran-ordnung für hohe Strom- und Spannungsbetriebsbedingungen, dadurch gekennzeichnet, daß in einem Halbleiterkörper (12) eines ersten Leitfähigkeitstyps mehrere gegeneinander beabstandete Dotierungsbereiche (16, 18) vom dazu entgegengesetzten zweiten Leitfähigkeitstyp derart eingebracht werden, daß innere Dotierungsbereiche (18) als FET-Substratbereiche vorliegen, die von mindestens einem äußeren Dotierungsbereich (16) gleichen Leitfähigkeitstyps vuigeben v/erden, daß in den inneren Dotierungsbereichen (18) dazu entgegengesetzt leitfähige Dotierungsbereiche (24) vom ersten Leitfähigkeitstyp als Sourcebereiche ausgebildet werden, wobei zwischen den äußeren Bereichsgrenzen der inneren Dotierungsgebiete (18) und der darin angeordneten entgegengesetzt leitfähigen Dotierungsgebiete (24) ein die Kanallänge bestimmender Abstand verbleibt, daß eine die an die Oberfläche des Haibleitorkörpers (12) reichenden Gebietsanteile der inneren Dotierungsbereiche (18) überdeckende Gate-Isolierschicht (32) erzeugt wird, und daß in an sich bekannter Weise elektrisch leitfähige und für die einander entsprechenden Gebiete miteinander verbundene Elektroden (40, 42, 44) für die Source- (24), Gate-(32) und FET-Substratbereiche (18) auf der Oberseite der Halbleiteranordnung sowie für den gemeinsamen Drainanschluß (46) auf der Rückseite der Halbleiteranordnung hergestellt werden, während der die inneren Dotierungsbereiche (18) umgebende äußere Dotierungsbereich (16) ohne äußeren elektrischen Anschluß verbleibt.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Kanallänge der MOSFET-Bauelernente durch Ausnutzung der unterschiedlichen lateralen Ausdiffusion der Dotierungsstoffe der inneren Dotierungsgebiete (18) relativFi 976 στ? 8098 2 A/07 3 227 5 4 2zu den Dotierungsstoffen der darin erzeugten Dotierungsgebiete (24) vom dazu entgegengesetzten Leitfähigkeitstyp eingestellt wird.
- 3. Verfahren nach einen der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Dotierungsbereiche (16, 18) vom zweiten Leitfähigkeitstyp in einer Epitaxieschicht aus Halbleitermaterial vom dazu entgegengesetzten ersten Leitfähigkeitstyp hergestellt werden.
- 4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Epitaxieschicht (12) auf einem Halbleitersubstrat(10) vom dazu gleichen Leitfähigkeitstyp, jedoch mit höherem Dotierungsgrad hergestellt ist.
- 5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Dotierungsbereiche (16, 18) vom zweiten Leitfähigkeitstyp mittels Diffusion durch öffnungen in einer den Halbleiterkörper bedeckenden ersten Isolierschicht (14) hergestellt werden, daß anschließend die Maskenfenster über den äußeren Dotierungsbereichen (16) sowie dem für die Anschlußkontaktierung vorgesehenen Gebiet der inneren Dotierungsbereiche (18) mittels einer zweiten Isolierschicht abgedeckt werden, und daß daran anschließend die Ausbildung der in den inneren Dotierungsbereichen (18) auszubildenden Dotierungsbereiche (24) vom dazu entgegengesetzten Leitfähigkeitstyp mittels Diffusion durch die verbliebenen Maskenöffnungen in der ersten Isolierschicht vorgenommen wird.
- 6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß die erste Isolierschicht aus Siliciumdioxid und die zweite Isolierschicht aus Siliciumnitrid besteht, und daß gleichzeitig mit dem Eintreiben der Diffusionsge-Fi 976 037 809824/0732biete ein thermisch gebildeter Siliciumdioxidfilm erzeugt wird.
- 7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Eindringtiefe der Dotierungsbereiche (16, 18) vom zweiten Leitfähigkeitstyp etwa 2 bis 7 um und die Eindringtiefe der darin gebildeten Dotierungsbereiche (24) des dazu entgegengesetzten, ersten Leitfähigkeitstyps etwa 1 bis 4 um beträgt.
- 8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Kanallänge etwa zwischen 1 bis 5 um beträgt.
- 9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Abstand zwischen den inneren Dotierungsbereichen (18) etwa zwischen 4 bis 10 um beträgt.
- 10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Abstand des äußeren Dotierungsbereichs (16) von den benachbarten inneren Dotierungsbereichen (18) sowie der gegenseitige Abstand bei mehrfach vorgesehenen äußeren Dotierungsbereichen (16) etwa zwischen 20 bis 50 um beträgt.
- 11. MOSFET-Halbleiteranordnung für hohe Strom- und Spannungsbetriebsbedingungen, insbesondere hergestellt nach mindestens einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß in einem Halbleiterkörper (12) eines ersten Leitfähigkeitstyps mehrere gegeneinander beabstandete Dotierungsbereiche (16, 18) vom dazu entgegengesetzten zweiten Leitfähigkeitstyp derart angeordnet sind, daß innere Dotierungsbereiche (18) als FET-Substratbereiche vorliegen, die von mindestens einem äußeren Dotierungsbereich (16) gleichen Leitfä-Fi 976 037 809824/07 322 7 5 Λ 2 2-A-higkeitstyps umgeben sind, daß in den inneren Dotierungsbereichen (18) dazu entgegengesetzt leitfähige Dotierungsbereiche (24) vom ersten Leitfähigkeitstyp als Sourcebereiche angeordnet sind, wobei zwischen den äußeren Bereichsgrenzen der inneren Dotierungsgebiete (18) und der darin angeordneten, entgegengesetzt leitfähigen Dotierungsgebiete (24) ein die Kanallänge bestimmender Abstand verbleibt, daß eine die an die Oberfläche des Halbleiterkörpers (12) reichenden Gebiet santeile der inneren Dotierungsbereiche (18) überdeckende Gate-Isolierschicht (32) vorgesehen ist, und daß in an sich bekannter Weise elektrisch leitfähige und für die einander entsprechenden Gebiete miteinander verbundene Elektroden (40, 42, 44) für die Source-(24), Gate- (32) und FET-Substratbereiche (18) auf der Oberseite der Halbleiteranordnung sowie für den gemeinsamen Drainanschluß (46) auf der Rückseite der Halbleiteranordnung angeordnet sind, während der die inneren Dotierungsbereiche (18) umgebende äußere Dotierungsbereich (16) ohne äußeren elektrischen Anschluß verbleibt.
- 12. Halbleiteranordnung nach Anspruch 11, dadurch gekennzeichnet, daß die Kanallänge durch Ausnutzung der unterschiedlichen lateralen Ausdiffusion der Dotierungsstoffe der inneren Dotierungsgebiete (18) relativ zu den Dotierungsstoffen der darin erzeugten Dotierungsgebiete (24) vom dazu entgegengesetzten Leitfähigkeitstyp festgelegt ist.
- 13. Halbleiteranordnung nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die Kanallänge etwa zwischen 1 bis 5 μτα und der Abstand zwischen den inneren Dotierungsbereichen (18) etwa zwischen 4 bis 10 pm beträgt.037 8 0 9 8 2 A / 0 7 3 2
- 14. Anordnung nach mindestens einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß der Abstand des äußeren Dotierungsbereiches (16) von den benachbarten inneren Dotierungsbereichen (18) sowie der gegenseitige Abstand bei mehrfach vorgesehenen äußeren Dotierungsbereichen (16) etv/a zwischen 20 und 50/um beträgt.
- 15. Anordnung nach mindestens einem der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß die Eindringtiefe der Dotierungsbereiche (16, 18) vom zweiten Leitfähigkeitstyp etwa 2 bis 7 um und die Eindringtiefe der darin gebildeten Dotierungsbereiche (24) des dazu entgegengesetzten ersten Leitfähigkeitstyps etv/a 1 bis 4 um beträgt.
- 16. Anordnung nach mindestens einem der Ansprüche 11 bis 15, dadurch gekennzeichnet, daß die Dotierungsbereiche (16, 18) vom zweiten Leitfähigkeitstyp in einer Epitaxieschicht aus Halbleitermaterial vom dazu entgegengesetzten ersten Leitfähigkeitstyp angeordnet sind.
- 17. Anordnung nach Anspruch 16, dadurch gekennzeichnet, daß die Epitaxieschicht (12) auf einem Halbleitersubstrat (10) vom dazu gleichen Leitfähigkeitstyp, jedoch mit höherem Dotierungsgrad angeordnet ist.037 8 0 9 8 2 A / 0 7 3 2
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