DE2734694A1 - Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung - Google Patents

Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung

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DE2734694A1
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Description

Anmelderin: International Business Machines
Corporation, Armonk,N.Y., 10504 mö-cn
Isolierschicht-Feldeffekttransistor mit kleiner Kanallänge und Verfahren zu seiner Herstellung
Die Erfindung bezieht sich auf Isolierschicht-Feldeffekttransistoren mit einer relativ kleinen, elektrisch wirksamen Kanal·4 länge sowie auf zugehörige Verfahren zu deren Herstellung. Die Leistungsfähigkeit von MOS-Feldeffekttranslstoren (FET) wurde > In dem Maße verbessert, wie die Herstellung Immer kürzerer Kanallängen möglich war. Mit kürzeren Kanallängen erhöht sich ; die mögliche Schaltgeschwindigkeit dieser Bauelemente. Zur Her4 stellung von Isolierschicht-Feldeffekttransistoren mit einer relativ kleinen elektrisch wirksamen Kanallänge wurde bereits eine Technik entwickelt, die Im wesentlichen konventionelle Fabrikationsschritte umfaßt und die häufig als DoppeIdIffuel- . onstechnlk bezeichnet wird. Eine Beschreibung dieses konventionellen Verfahrens findet sich in dem Aufsatz "D-MOS Transistor For Microwave Applications" von H. J. Sigg u.a. in der Zeitschrift Transactions on Electron Devices, Vol. ED 19, No.1* Januar 1972, Seiten 45 bis 53, sowie in dem weiteren Aufsatz "DMOS Experimental and Theoretical Study" von T. J. Rodgers u.a., veröffentlicht im 1975 IEEE, International Solid State Circuit Conference Digest, Seiten 122/123. Das resultierende Bauelement ist ein N-Kanal MOSFET mit einem sehr kurzen Kanal und einem Drift-Bereich zwischen Kanal und Drain. Damit lassen sich Kanallängen in der Größenordnung von einem Mikrometer herstellen. Das genannte Verfahren zur Herstellung derart kurzer Kanallängen besteht darin, einen P-leitfähigen Dotierungsstoff, z.B. Bor, durch dieselbe Maskenöffnung wie für die spätere N-leitfähige Source-Diffusion in den Halbleiterkörper einzudiffundieren. Das Ergebnis dieser doppelten Diffusion im Sourcegebiet ist die Bildung eines kurzen P-leitfähigen Gebletk
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in Reihe mit dem Sourcegebiet. Dieses P-leitfähige Gebiet bewirkt, daß die Kanallänge eine elektrisch wirksame kürzere Länge als entsprechend ihrer physikalischen Dimensionen aufweist. Derartige Bauelemente sind in der Lage, mehr Strom als konventionelle Bauelemente zu liefern und erlauben somit eine größere Leistungsfähigkeit insbesondere von logischen Schaltkreisen .
Derart doppelt diffundierte MOSFET können, ausgehend von einem leicht P-leitfähigen Halbleiterkörper, hergestellt werden. Die Leistungsfähigkeit wird jedoch erheblich verbessert, wenn der überwiegende Teil des Kanalgebiets N-leltend ist. Die grundlegende Struktur, die eich unter diesen Umständen ergibt, d.h., bei einem N-leitfähigen Substrat, weist keine elektrische Isolation zwischen mehreren Bauelementen auf. Zwar sind Isolationsmaßnahmen ähnlich denen für bipolare Schaltkreise anwendbar, dadurch wird jedoch die Prozeßkomplexität erheblich erhöht, was in einer Ausbeuteverringerung sowie in einem Packungsdichteverlust bei integrierten Schaltkreisen resultiert.
Aufgabe der Erfindung 1st es, ein Verfahren zur Herstellung von Isolierschicht-Feldeffekttransistoren mit einer relativ kleinen elektrisch wirksamen Kanallänge anzugeben, die den eingangs genannten doppelt diffundierten MOSFET ähnlich sind und die Vorteile der Eigenisolation bei erhöhter Leistungsfähigkeit auszunutzen gestatten. Die zur Lösung dieser Aufgabe wichtigen Merkmale finden sich in den Patentansprüchen. Nach dem hier vorgeschlagenen Verfahren wird zunächst auf eine Oberfläche eines P-leitfähigen, einkristallinen Siliciumkörpers eine anorganische Maskierschicht aufgebracht, in der an den für die späteren Sourcegebiete vorgesehenen Stellen öffnungen freigelegt werden. Durch diese öffnungen werden ebenfalls P-leitfähige Ionen bewußt flach in den Halbleiterkörper implantiert und anschließend durch einen WärmeVorgang lateral in die späteren Kanalbereiche der Feldeffekttransistoren eingetrieben. FI 976 001
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Anschließend werden die Offnungen auch für die Draingebiete der Feldeffekttransistoren hergestellt und N-leitfähige Ionen in die Source- und Draingebiete gleichzeitig durch eine demgegenüber tiefere Implantation eingebracht. Als Ergebnis dieser N-Typ Implantierung werden im Sourcegebiet selbst die vorher eingebrachten P-Typ Ionen überkompensiert, wobei jedoch die durch laterale Auswanderung in die Kanalbereiche eingebauten P-Typ Ionen davon nicht betroffen werden. Abschließend wird in an sich bekannter Heise die Elektroden- und Verbindungsleiterzugausbildung vorgenommen, um die Anordnung als MOSFET betreiben zu können.
Der so gebildete Kurzkanal-MOSFET ist bezüglich seiner elektrischen Eigenschaften ein Feieffekttransistor vom Anreicherungstyp, d.h., bei einer Null-Vorspannung am Gate ist er aus*· geschaltet (unter Annahme eines negativen Substratpotentials). Die im folgenden näher beschriebene Ausgestaltung der aufeinanderfolgenden Verfahrensschritte erlaubt gleichermaßen die Herstellung von Verarmungstyp-FET, bei denen ein Stromflußkanal bei einer Null-Gate-Vorspannung besteht. Damit handelt es sich bei dem Verfahren um ein Anreicherungs-/Verarmungs-MOSFET-Herstellungsverfahren, dessen so hergestellte doppelt implantierte Kurzkanal-Anreicherungs-FET zum Aufbau von hochleistungsfähigen Anreicherungs-/Verarmungs-FET-Schaltungen für Logik-, Speicher- und andere Schaltungsanwendungen eingesetzt werden können.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.
Es zeigen:
Fign. 1 bis 5 eine Illustration der Herstellungsschritte
nach einem Ausführungsbeispiel der Erfindung und
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Fig. 6 eine schaltbildmäßige Darstellung der Anordnung nach Fig. 5.
Von den zur Illustration des Herstellungsablaufs gezeigten Figuren zeigt Fig. 1 einen Halbleiterkörper 10 vom P-Leitfähigkeitatyp. Der Halbleiterkörper 10 besteht in typischen Fällen aus Silicium mit einem spezifischen Widerstandswert von 10 bis 20 Ω«cm und einem Dotierungsgrad von 10 /cm . Auf der Oberfläche des Siliciumkörpers 10 ist eine dünne Siliciumdioxidechicht 12 gebildet. Über dieser befindet sich eine dünne Schicht 14 aus Siliciumnitrid. Auf die Schicht 14 aus Siliciumnitrid ist dann wiederum eine dickere Schicht 16 aus Siliciumdioxid aufgebracht. Die Schichten 12, 14 und 16 dienen im Rahmen dea Herstellungsverfahrens als Maskierschichten.
Die Siliciumdioxidschichten 12 und 16 können beispielsweise durch pyrolytischen Niederschlag, Sputterverfahren oder im Falle der Schicht 12 thermisch gebildet werden. Für die Bildung der Schicht 12 ist eine thermische Erzeugung in feuchter Sauerstoffatmosphäre bei einer typischen Temperatur von etwa 970 0C vorteilhaft. Für die Bildung der Siliciumdioxidschicht 16 mittels eines pyrolytischen Verfahrens ist eine typische Temperatur v<
vorteilhaft.
Temperatur von etwa 800 0C in einer chemischen Aufdampfanlage Die Siliciumnitridschicht 14 läßt sich ebenfalls durch Sputtern
oder pyrolytische Verfahren erzeugen. Dabei ist eine pyrolytische Erzeugung bei einer Temperatur von 800 0C in einer chemischen Aufdampfeinrichtung wiederum vorteilhaft.
Die jeweiligen Dicken betragen für die anfängliche Siliciumdioxidschicht 12 etwa 400 bis 500 R, für die Siliciumnitridschicht 14 typisch etwa 300 8 und für die Siliciumdioxidschicht 16 vorzugsweise etwa 1000 fi.
!in der Maskierschicht werden über den späteren Source- und FI 976 001
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Drainbereichen der MOS-Feldeffekttransistoren öffnungen hergestellt, wobei man sich der dafür geeigneten Ätzmittel für Siliciumnitrid- und Siliciumdioxidschichten sowie an sich bekannter photolithographischer Techniken bedient. Auf die Maskierschicht (en) ist eine Photolackschicht 18 aufgebracht, die ihrerseits mittels Belichtung und Entwicklung an all den Stellen öffnungen aufweist, die für die späteren Sourcegebiete der den doppelt diffundierten Feldeffekttransistoren ähnlichen Transistoren vorgesehen sind und die übrigen Bereiche abdeckt. Im Falle der Fig. 1 ist die linke öffnung als Source-Öffnung eines den doppelt diffundierten MOSFET ähnlichen Transistors bestimmt. Die mittlere öffnung, die von der Photolackschicht 18 bedeckt ist, ist als Draingebiet und gleichzeitig als Sourcegebiet eines Lastelementes vom Verarmungstyp bestimmt. Die rechte öffnung, die ebenfalls von der Photolackschicht 18 abgedeckt ist, ist als Draingebiet des Lastelementes vom Verarmungstyp bestimmt.
Die Oberfläche der in Fig. 1 gezeigten Anordnung wird einer nicht-selektiven Ionenbestrahlung mit P-leitfähigen Dotierungsstoffen, z.B. Bor, unterworfen, wobei die Ionendosierung zwischen etwa 10 und 10 Ionen/cm und die Energie etwa zwischen 10 und 100 keV liegen sollte. Die typische Implantations-
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dosierung liegt bei 10 Ionen/cm und 30 keV. Die Photolackschicht 18 verhindert, daß die P-leitfähigen Ionen den SiIiciumkörper 10 erreichen. Die Dicke der Dioxidschicht 12 reicht dazu nicht aus. Als Alternative ist anzumerken, daß die Schicht 12 während der Ionenimplantation auch fehlen kann. Das Ergebnis der Ionenimplantation besteht in dem P-leitfähigen Bereich 20.
Anschließend wird die Photolackschicht 18 entfernt. Der Halbleiterkörper wird daraufhin bei einer Temperatur von etwa 1050 0C über 200 bis 400 Minuten in Stickstoffatmosphäre erwärmt, wodurch der Übergang zwischen dem P-Bereich 20 und dem P-Halbleiterkörper 10 weiter in den Halbleiterkörper 10 FI 976 001
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hineingetrieben wird. Von besonderer Bedeutung ist die laterale Ausdehnung des Übergangs in den späteren Kanalbereich des Transistors .
Daran anschließend wird die Oberfläche der Halbleiteranordnung einer durchgehenden (d.h. nicht-selektiven) Ionenbestrahlung mit N-leitfähigen Dotierungsstoffen unterworfen, woraus die in Fig. 2 gezeigte Anordnung resultiert. Das dadurch entstehende Gebiet 22 stellt die Source und das Gebiet 24 die Drain des dem doppelt diffundierten Transistor ähnlichen Transistors dar, während das Gebiet 26 die Drain des Las te leinen tes vom Verarmungstyp dareteilt. Wie bereits erwähnt, stellt das Gebiet 24 gleichermaßen die Source des Lastelementes dar. Dieser N-Typ Ionenimplantationsschritt überkompensiert die P-Dotierung im Gebiet 20 mit Ausnahme der sich im Kanalbereich befindenden Teile des P-Gebietes 28. Die nutzbare Länge des P-Typ Kanalgebietes 28 nach der Herstellung beträgt etwa 0,3 bis 3 pm mit einer typischen Länge von etwa 1 pm. Als Dotierstoffe für diesen Source/Drain-Ionenimplantationsschritt können typisch Phosphor oder Arsen dienen. Die Behandlungsdosierung liegt zwischen etwa 10 /cm und 10 /cm bei einer Energie von etwa 120 bis 180 keV. Eine typische Dosierung und Energie für Phosphor beträgt beispielsweise 5 χ 1O15/cm2 bei 150 keV.
Auf die soweit hergestellte Halbleiteranordnung wird anschließend eine weitere Photolackschicht 30 aufgebracht, die mittels standardmäßiger Photolithographie- und Ätzverfahren so ausgelegt wird, daß sie die Kanalbereiche der Transistoren bedeckt. Die Kanalbereiche befinden sich an der Siliciumoberfläche zwischen den Source- und Draingebieten. Die Breite der Kanalbereiche bestimmt sich nach dem später zuzulassenden Stromfluß durch diese Bauelemente. Die Struktur ist näher in Fig. 3 dargestellt.
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Die soweit beschriebene Anordnung wird dann einem Ätzschritt für das Siliciumdioxid unterworfen, durch den das durch chemische Abscheidung aus der Gasphase gebildete Siliciumdioxid der Schicht 16 entfernt wird, soweit es nicht von der Photolackschicht 30 abgedeckt ist. Ein typisches Ätzmittel für Siliciumdioxid ist HF, d.h. Flußsäure. Die Photolackschicht 30 wird anschließend von dem Halbleiterkörper abgezogen, wodurch die Siliciumdioxidschicht 16 über dem Gatebereich freigelegt wird. Mittels eines Ätzschrittes wird alles Siliciumnitrid der Schicht 14 mit Ausnahme der von der Siliciumdioxidschicht 16 abgedeckten Teile im Gatebereich entfernt. Dafür wird in typischen Fällen heiße Phosphorsäure (H3PO4) benutzt. Mittels eines dafür geeigneten Ätzmittels wird dann das nunmehr freigelegte Siliciumdioxid von der restlichen Halbleiteranordnung entfernt. Dadurch wird das thermisch gebildete Siliciumdioxid der Schicht mit Ausnahme des Gatebereichs sowie das durch chemische Niederschlagung gebildete Silidiumdioxid der Schicht 16 auf der übrigen Anordnung entfernt. Das Siliciumdioxid der Schicht 12 sowie das Siliciumnitrid der Schicht 14 über den Gatebereichen wird während dieser Ätzschritte dagegen nicht entfernt und verbleibt auf der Anordnung zur Definierung der Gatebreite.
Anschließend wird eine Trocken-Naß-Trocken-Oxidation über 10-135-10 Minuten bei 970 0C durchgeführt, um ein dickes Feldoxid 32 von ungefähr 5000 bis 7000 S Dicke über der gesamten Oberfläche der Struktur zu bilden mit Ausnahme der Kanalbereiche, die durch die dort verbliebene Siliciumnitridschicht gegen eine Oxidation geschützt sind. Diese Kanalgebiete werden später durch eine dünne dielektrische Schicht und anschließende Metallisierung abgedeckt, so daß sie die Gate-Bereiche der entsprechenden MOSFET bilden können. Über den Kanalbereichen findet kein Siliciumdioxidwachstum statt, weil Sauerstoff nicht durch die Siliciumnitridschichten 14 hindurchdringen kann. Das Ergebnis nach dieser Oxidation ist in Fig. 4 dargestellt.
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Durch einfaches Eintauchätzen werden anschließend die Nitridschicht 14 und die Siliciumdioxidschicht 12 in den verbliebenen Kanalbereichen entfernt. Geeignete Ätzmittel sind H3PO4 für Siliciumnitrid und Flußsäurelösung oder -dampf für Siliciumdioxid. Anschließend wird das Gate-Oxid wieder aufgewachsen und zwar in einer trockenen Sauerstoffatmosphäre mit 2 % HCl bei 970 0C über 55 Minuten, gefolgt von einer 85 minütigen Behandlung in trockenem Sauerstoff, bis die Dicke der Oxidschicht etwa 400 bis 600 R beträgt. Dieser Gate-Oxid-Aufwachsschritt ist als Element 34 in Fig. 4 veranschaulicht. Eine (nicht dargestellte) Phosphorsilikatglasschicht von 50 bis 100 Ä Dicke wird anschließend über die Anordnung aufgebracht. Ihr Zweck besteht darin, das Gate-Oxid gegen eine Kontamination von Verunreinigungsatomen zu schützen bzw. zu passivieren. Die Schicht aus Phosphorsilikatglas wird in einem chemischen Niederschlagsverfahren bei 800 0C unter Benutzung einer POCl3-Quelle erzeugt. Alternativ zum Aufwachsen der Gate-Oxidschicht, gefolgt von dem Ablösen der Siliciumnitridschicht 14 und Siliciumdioxidschicht 12, können diese Schichten auch so belassen werden und als dünnes Gate-Dielektrikum ausgenutzt werden. Vorzuziehen ist jedoch das oben beschriebene Vorgehen, nämlich das Entfernen der Schichten 14 und 12, gefolgt von der erneuten Erzeugung des Oxid 34 mit anschließender Passivierung, wie beschrieben.
Bei diesem Verfahrensstand kann es manchmal vorteilhaft sein, jeine Implantation eines Verarmungsgebietes zur Schwellenspannungseinsteilung vorzunehmen. Dies wird durch eine durchgehende (d.h. nicht-selektive) Implantation eines N-leitfähigen |Dotierung88toffes, z.B. Phosphor oder Arsen, erreicht, wobei
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leine Dosierung zwischen IO und 10 /cm bei einer Energie von 5O bis 300 keV angewendet wird. Eine typische Phosphorjdosierung würde beispielsweise 1,5 χ 1011/cm2 bei 150 keV betragen. Das resultierende Gebiet zur Einstellung der Verarmungsschwelle ist in Fig. 4 mit 36 angedeutet. Die Struktur
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wird anschließend einen Wärmeschritt bei 1000 bis 1050 0C über 15 Minuten bis zu einer Stunde unterzogen, um den zugehörigen Übergang dieser (Phosphor-)Kanaldotierung auf eine Tiefe von ungefähr 0,5 /um einzutreiben. Anzumerken ist in diesem Zusammenhang, daß die zugehörigen Implantationsionen wohl das dünne Gate-Oxid 34, nicht aber das dicke Feldoxid 32 durchdringen können.
Je nach den Umständen kann auch eine weitere Implantation als Feldschutz vorgesehen werden. Dazu wird die Oberfläche der in Fig. 4 gezeigten Struktur einer Ionenbestrahlung von P-leitfähigen Verunreinigungsatomen unterworfen. Ee können z.B. Bor-Ionen mit ausreichender Energie benutzt werden, um das unterhalb der Siliciuradioxidechicht 32 sowie unterhalb des
Kanalbereichs 34 liegende Gebiet 40 zu erzeugen. Es kann bei-
12 2 spielsweise eine Bor-Ionendosierung von 2 χ 10 /cm bei einer Energie von 150 keV Anwendung finden. Die entsprechende Struktur wird anschließend wiederum einem Warmesehritt bei etwa 900 bis 1000 0C über 10 bis 20 Minuten unterworfen, um den zugehörigen Halbleiterübergang auf die gewünschte Tiefe einzutreiben. Der Zweck dieser Feldschutzschicht ist, parasitäre Feldeffektelemente, d.h. unerwünschte Oberflächenkanäle, in denk Gebiet unterhalb des Feldoxids 32 sowie unerwünschte Durchschlag- oder Leckstrompfade zwischen den Source- und Drain- : gebieten unterhalb der Gatebereiche 34 zu verhindern. Die re- I sultierende Struktur ist in Fig. 4 näher dargestellt.
Zur Ausbildung der Source- und Drainanschlüsse werden anschließend Fenster in der Feldoxidschicht 32 mittels eines Photolackauftrages und anschließender photolithographischer Behandlung geöffnet. Nach dem Entfernen des Photolacks wird eine durchgehende Aluminiumschicht auf die gesamte Oberfläche der Anordnung aufgedampft und über 20 bis 30 Minuten bei 400 0C in einem Formiergas oder Stickstoff erwärmt (getempert). Das metallisch« Leiterzugmuster wird anschließend wiederum mittels konventioneller photolithographischer Verfahrensschritte erzeugt, um FI 976 001
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die jeweils gewünschten und in Fig. 5 gezeigten Elektroden herzustellen. Der Metall-Leiterzug 50 kontaktiert dabei das Sourcegebiet des MOSFET, der Leiterzug 56 entsprechend das Draingebiet eines Verarmungs-MOSFET, die Elektrode 52 und gleichermaßen die Elektrode 54 bilden jeweils das Gate der beiden Transistoren, wobei die Elektrode 54 gleichzeitig die Drain-Elektrode sowie die Source-Elektrode der beiden benachbarten MOSFET darstellt. Die in Fig. 5 gezeigte resultierende Struktur stellt somit im linken Bereich einen MOSFET (vom Anreicherungstyp) dar, der einem üblicherweise doppelt diffundierten Transistor entspricht, während im rechten Teil, in Reihe damit geschaltet, ein Lastelement vom Verarmungstyp angeordnet ist.
Statt der oben beschriebenen metallischen Ausführung kann auch eine an sich bekannte und standardmäBige Polysilicium-Gateausbildung vorgesehen werden. Sowohl die Ausführung mit einem Metall-Gate entsprechend Fig. 5, als auch eine entsprechende Ausführung mit einem polykristallinen Siliclum-Gate, sind sogenannte selbstjustierende Gatestrukturen, bei denen die durch Überlappung resultierende Gate-Kapazität minimal ist, was sich vorteilhaft auf die Leistungsfähigkeit damit aufgebauter Logik- und Speicherschaltkreise auswirkt.
Die schaltungsmäßige Konfiguration eines ersten MOSFET (vom Anreicherungstyp) , der einem doppelt diffundierten FET ähnlich ist, in Reihe mit einem MOSFET vom Verarmungstyp entsprechend der strukturellen Darstellung in Fig. 5, ist in Fig. 6 schematisch dargestellt. Die gezeigte Schaltung stellt eine Inverterschaltung dar. Der Transistor 58 ist bezüglich seiner Gate-Elektrode mit dem Eingang verbunden, wobei seine Source-Elektrode an Massepotential und seine Drain-Elektrode mit dem Ausgang verbunden ist. Der Transistor 60 im Lastzweig ist bezüglich seiner Gate- und Source-Elektrode ebenfalls mit dem Ausgangsanschluß und mit seiner Drain-Elektrode mit der Versorgungsspannung VH verbunden. Für die Versorgungsspannung wird im Falle eines N-Kanal Feldeffekttransistors eine positive FI 976 001
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Spannungsquelle In Frage kommen. In Flg. 6 nicht gezeigt ist der Substrat-Vorspannungsanechluß, Ober den die P-Subatrate und damit die einzelnen Bauelementsubstrate an eine entsprechende Vorspannung, nämlich Massepotential oder vorzugsweise ein etwas negativeres Potential als Masse, angeschlossen sind. Der in Fig. 6 gezeigte Schaltungsteil ist repräsentativ für eine allgemeinere Gattung von Anreicherungs-ZVerarmunga-Loglkschaltungen, die mit dem oben beschriebenen Verfahren aufgebaut werden können. Gleichermaßen können natürlich auch andere (Teil-)Schaltungen mit dem genannten Verfahren erstellt werden. Gegenüber den bisherigen vergleichbaren Logikschaltungen dieser Art zeigen die nach der Erfindung aufgebauten Schaltungen ein Überlegenes Leistungsverhalten auf, und zwar infolge des elektrisch wirksamen kurzen Kanals und der kleinen Abmessungen, die mit solchen, den doppelt diffundierten MOSFET ähnlichen (Anreicherungs-)Bauelementen erreichbar sind. Im einzelnen sind die erzielbaren Vorteile folgende: Die Eingangskapazität des Transistors 58 wird reduziert, weil das Bauelement bei gleichen Stromleiteigenschaften kleiner ausgelegt werden kann. Dadurch wird die Lastkapazität des Logikschaltkreises reduziert. Durch die kleine Auslegbarkeit der Schaltung wird zudem eine hohe Packungsdichte innerhalb einer integrierten : Schaltung ermöglicht. Der so aufgebaute Transistor weist ferner eine geringe Kapazität zwischen seiner Source und dem Substrat auf, und zwar infolge der Anordnung der Bereiche 20, 22 und 28, wodurch eine höhere Leistungsfähigkeit in Sourcefolger-Schaltungen sowie in Ubertragungs-Torschaltungen erzielbar ist. Der Herstellungsprozeß ist kompatibel mit dem Prozeß zur Herstellung von Verannungstransistoren, so daß zur Herstellung der artiger, beide Arten von Transistoren verwendender Schaltungen keine zusätzlichen Prozeßschritte, verglichen mit einem üblichen Anreicherungs-ZVerarmungs-Bauelementverfahren, erforderlich sind. Ungeachtet der im Ausführungsbeispiel beschriebenen N-Kanal MOSFET-Struktur kann gleichermaßen ein P-Kanal MOS-FET hergestellt werden, wenn man von einem N-Substrat ausgeht und die jeweils entgegengesetzt leitfähigen Dotierstoffe
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wühlt. Die natürlichen Isolationseigenschaften bleiben auch dann erhalten.
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Claims (10)

  1. PATENTANSPRÜCHE
    Verfahren zur Herstellung von Isolierschicht-Feldeffekttransistoren mit einer relativ kleinen, elektrisch wirksamen Kanallänge zwischen den in einem Halbleiterkörper vom ersten Leitfähigkeitstyp angeordneten Source- und Draingebieten vom dazu entgegengesetzten zweiten Leitfähigkeitstyp, dadurch gekennzeichnet, daß wenigstens an einer der für die Sourcegebiete der Feldeffekttransistoren vorgesehenen Stellen Ionen eines den ersten Leitfähigkeitstyp bewirkenden Dotierungsmaterials in den Halbleiterkörper implantiert werden, daß durch Wärmebehandlung des Halbleiterkörpers ein laterales Vordringen der derart implantierten Ionen in die Kanalgebiete der Feldeffekttransistoren bewirkt wird, daß darauf in an sich bekannter Weise, vorzugsweise mittels Ionenimplantation, die Dotierung der Source- und Draingebiete vom gegenüber dem Halbleiterkörper entgegengesetzten zweiten Leitfähigkeitstyp jedoch mit der Maßgabe durchgeführt wird, daß die durch die vorhergehende Behandlung erzielte und vom Sourcegebiet ausgehende Dotierung im Kanalgebiet nicht im Sinne einer Kompensation des Leitfähigkeitstyps beeinträchtigt wird, und daß anschließend ebenfalls in an sich bekannter Weise die Elektroden und Verbindungsleiterzüge für den Betrieb der Halbleiteranordnung als Feldeffekttransistor (en) aufgebracht werden.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in den Sourcegebieten nacheinander zwei Ionenimplantationen mit unterschiedlicher Eindringtiefe vorgenommen werden, wobei vorzugsweise die erste Implantation als flache Oberflächen-Implantation ausgeführt wird.
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  3. 3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß gleichzeitig mit dem Feldeffekttransistor kurzer Kanallänge ein FET-Lastelernent vom Verarmungstyp hergestellt wird, das das Draingebiet des ersten Transistors, vorzugsweise als eigenes Sourcegebiet, mit ausnutzt.
  4. 4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Elektroden und Verbindungsleiter züge für den Betrieb für Halbleiteranordnung als Feldeffekttransistor aus Aluminium und/oder polykristallinem Silicium bestehen.
  5. 5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß zum Schutz gegen unerwünschte Inversionen in den Halbleiterkörperbereichen außerhalb der Feldeffekttransistoren, d.h. in den sog, Feldbereichen, eine durchgehende Implantation mit Ionen vom Leitfähigkeitstyp des Halbleiterkörpers, vorzugsweise im Anschluß an die Ausbildung der Source* und Draingebiete, durchgeführt wird.
  6. 6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine aus Siliciumdioxid, Siliciumnitrid und nochmal Siliciumdioxid zusammengesetzte Maskierschicht auf der Oberfläche des Halbleiterkörpers zur selektiven Einbringung der Dotierungsstoffe erzeugt wird.
  7. 7. Verfahren nach einem der vorhergehenden Ansprüchem insbesondere nach Anspruch 6, dadurch gekennzeichnet, daß die Maskierungsschicht nach der Ausbildung der Source- und Draingebiete außerhalb der Kanalbereiche der Feldeffekttransistoren entfernt und durch eine neugebildeter relativ dicke Sillciumdioxidschicht ersetzt wird, und ' daß anschließend in den Kanalbereichen ebenfalls nach
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    Entfernung der vorher dort befindlichen Schichten eine relativ dünne Gate-Dielektrikumsschicht erzeugt wird.
  8. 8. Verfahren nach einem der vorhergehenden Ansprüche, insbesondere nach Anspruch 7, dadurch gekennzeichnet, daß im Anschluß an die Bildung des Gate-Dielektrikums ein Implantationsschritt zur Feineinstellung der Verarmungsechwelle, und zwar vorzugsweise vom Leitfähigkeitstyp des Halbleiterkörpers, voxgenommen wird.
  9. 9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Halbleiterkörper leicht P-leitfähig ist und für die P-Iroplantationsschritte Bor sowie für die N-Iroplantationsschritte Phosphor oder Arsen verwendet wird.
  10. 10. Isolierschicht-Feldeffekttransistor mit einer relativ kleinen, elektrisch wirksamen Kanallänge zwischen den in einem Halbleiterkörper vom ersten Leitfähigkeitstyp angeordneten Source- und Draingebieten vom dazu entgegengesetzten zweiten Leitfähigkeitstyp, insbesondere hergestellt nach dem Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Halbleiterkörper aus P-leitfähigem Silicium besteht, in den beabstandet N-leitfähige Source- und Draingebiete nit dazwischen sich erstreckenden Kanalgebieten angeordnet sind, wobei ein P-leitfähiger Abschnitt im Kanal« bereich angeordnet ist, der stärker als der Halbleiterkörper dotiert ist und die elektrisch wirksame Kanallänge zwischen den Source- und Draingebieten verringert.
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