DE2512373B2 - Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone - Google Patents

Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone

Info

Publication number
DE2512373B2
DE2512373B2 DE2512373A DE2512373A DE2512373B2 DE 2512373 B2 DE2512373 B2 DE 2512373B2 DE 2512373 A DE2512373 A DE 2512373A DE 2512373 A DE2512373 A DE 2512373A DE 2512373 B2 DE2512373 B2 DE 2512373B2
Authority
DE
Germany
Prior art keywords
channel
insulating
channel region
layer
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE2512373A
Other languages
English (en)
Other versions
DE2512373A1 (de
Inventor
Terry George Frenchtown N.J. Athanas (V.St.A.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of DE2512373A1 publication Critical patent/DE2512373A1/de
Priority to PH7719509A priority Critical patent/PH12343A/en
Publication of DE2512373B2 publication Critical patent/DE2512373B2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H01L29/78657—SOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7838—Field effect transistors with field effect produced by an insulated gate without inversion channel, e.g. buried channel lateral MISFETs, normally-on lateral MISFETs, depletion-mode lateral MISFETs
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/053—Field effect transistors fets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/15—Silicon on sapphire SOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

Die Erfindung betrifft einen Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone, der in einer dünnen, einkristallinen, auf einem isolierenden Substrat angeordneten Halbleiterschicht ausgebildet ist und der eine Source- und eine Drain-Zone hoher Leitfähigkeit, einen zwischen diesen Zonen liegenden, sich bis zum Substrat erstreckenden Kanal vom Leitungstyp der Zonen, jedoch mit geringerer Leitfähigkeit und eine von der Oberfläche des Kanals durch eine Isolierschicht getrennte Gate-Elektrode aufweist, insbesondere für eine integrierte Schaltung mit einer Vielzahl von dünnen, einkristallinen Halbleiterschichten, die auf einem isolierenden Substrat angeordnet sind und ursprünglich alle denselben Leitungstyp haben.
Integrierte Hochleistungsschaltungen mit geringem Rauschen sind bisher in Siliziuminseln hergestellt worden, die epitaktisch auf isolierenden Substraten, wie Saphier, gebildet wurden. Diese Schaltungen enthalten gewöhnlich in getrennten Inseln auf dem Substrat gebildete Komplementär-Transistoren mit P- und N-Kanal. Wenn diese Transistoren als Anreicherungs-Typ zur Anwendung kommen, wie dies in den meisten Digital-Schaltungen der Fall ist, werden für die P- und N-Kanal-Transistoren getrennte Inseln benötigt, die ursprünglich N- bzw. P-leitend sind. Eine Möglichkeit, eine derartige Struktur herzustellen besteht darin, eine erste Siliziumschicht eines Leitungstyps aufzuwachsen. Teile der Schicht wegzuätzen, wodurch Inseln eines Leitungstyps entstehen, dann eine zweite Siliziumschicht des entgegengesetzten Leitungstyps in den Zwischenräumen zwischen den ersten Inseln aufzuwachsen und diese zweite Schicht so zu ätzen, daß andere Inseln entstehen.
Ein Isolierschicht-Feldeffekttransistor der eingangs
ίο genannten Art ist in der Zeitschrift »Electronics«, Band 45,1972, Heft 20, Seiten 113 bis 116 beschrieben. Dieser Transistor besteht aus einem isolierenden Träger, zum Beispiel einem Saphier, mit einer darauf epitaktisch aufgewachsenen Halbleiterschicht, in der mit Abstand angeordnete Source- und Drainbereiche eines Leitungstyps liegen, die einen Kanalbereich desselben Leitungstyps begrenzen, und einer von dem Kanalbereich durch eine Isolierschicht getrennten Gate-Elektrode.
Der bekannte Isolierschicht-Transistor ist Bestandteil eines komplementären Transistorpaares mit Siliziuminseln nur eines Leitungstyps. Dabei werden gegenüber Schaltungen dieser Art, die von Siliziuminseln verschiedenen Leitungstyps ausgehen, Herstellungsschritte eingespart und eine verbesserte Ausbeute erzielt. In diesen Bauteilen braucht daher der eine Transistor eines Komplementärpaares Source- und Drain-Bereiche eines den Inseln (wie sie anfänglich gebildet wurden) entgegengesetzten Leitungstyps und arbeitet als echter Anreicherungstyp. Der andere Transistor enthält Source- und Drain-Bereiche des den Inseln (wie sie ursprünglich gebildet wurden) gleichen Leitungstyps und arbeitet im Verarmungsbetrieb, und zwar mit einer tiefen Verarmungszone (deep depletion). Die anfängliche Dotierstoff-Konzentration und die Dicke des
J5 Halbleitermaterials, das Material der Gate-Elektrode (d. h. seine Austnttsarbeit) und die Schaltungsbedingungen, d. h. die während des Schaltungsbetriebes verwendeten Spannungshöhen, werden so gewählt, daß der Kanal dieses Transistors durch die ganze Dicke des Halbleitermaterials verarmt werden kann, um die »Aus«-Bedingung des Bauteils herzustellen.
Durch diese nach der sogenannten SOS-Methode (silicon-on-sapphire) hergestellten Feldeffektransistoren konnten die Anwendungsvorteile herkömmlicher bipolarer Transistoren mit den Herstellungsvorteilen von MOS-Transistoren (MOS = Metall-Oxid-Silicium) kombiniert werden. Bei der Anwendung der SOS-Methode tritt aber insofern eine erhebliche Schwiergikeit auf, als eine äußerst genaue Kontrolle der Dicke des
so Halbleitermaterials und seines Dotierniveaus erforderlich ist, um die Bauteile mit einer solchen Ausbeute zu erzeugen, daß eine wirtschaftliche Produktion möglich ist.
Der Erfindung liegt die Aufgabe zugrunde, einen Isolierschicht-Feldeffekttransistor der eingangs genannten Art zu schaffen, dessen Herstellung ohne Einbuße an Leistung und Qualität so weit vereinfacht ist, daß der bisher bei der Produktion in Kauf zu nehmende Ausschuß auf ein wirtschaftlich vertretbares Maß herabgedrückt ist. Die erfindungsgemäße Lösung besteht darin, daß der Kanal aus einem ersten, an die mit der Isolierschicht abgedeckte Oberfläche angrenzenden, dünner als die Halbleiterschicht ausgebildeten Kanalbereich und aus einem zweiten, unterhalb des ersten Kanalbereichs liegenden und sich über den Rest der Dicke der Halbleiterschicht erstreckenden Kanalbereich besteht und daß die Leitfähigkeit des ersten Kanalbereichs höher als diejenige des zweiten Kanalbe-
reichs ist Eine weitere Verbesserung und Ausgestaltung der Erfindung ist Gegenstand des Anspruchs 2.
Wenn eine Störstellendichte von ungefähr 1013 Atomen/cm3 im unteren Kanalbereich und von 2 · 10lä Atomen/cm3 im oberen Bereich gewählt wird, kann gezeigt werden, daß die Verarmungsspannung für den unteren Kanalbereich um nahezu zwei Größenordnungen geringer ist als für den oberen Kanalbereich. Bei herkömmlichen, nach der SOS-Methode hergestellten Isolierschicht-Feldeffekttransistoren hängt die Schwellenspannung in hohem Maße von der Dicke des Halbleitermaterials und der Konzentration der darin enthaltenden Dotierstoffe im Bereich des Stromkanals ab. Da bei dem erfindungsgemäßen Isolierschicht-Feldeffekttransistor die Spannung zum vollständigen Verarmen des unteren Kanalbereichs klein gegen die zur Verarmung des oberen Kanalbereichs erforderliche Spannung ist, wird erreicht, daß die Dicke des unteren Kanalbereichs praktisch keinen Einfluß mehr auf die Funktionsparameter des erfindungsgemäßen Feldeffekttransistors hat
Bei der Herstellung des erfindungsgemäßen Bauelements ist daher mit verbesserter Ausbeute als bisher zu rechnen, weil eine genaue Einstellung der Dicke eines auf einem isolierenden Träger epitaktisch aufzubringenden Materials bei gleichzeitiger genauer Einstellung der Dotierstoffkonzentration nicht mehr erforderlich ist. Bei dem erfindungsgemäßen Feldeffekttransistor ist die sogenannte Schwellenspannung nur von der Dicke und der Konzentration des oberen Bereichs des Stromkanals abhängig. Diese Werte können jedoch sehr genau gesteuert werden.
Anhand eines in der Zeichnung dargestellten Ausführungsbeispiels wird die Erfindung näher erläutert. Es zeigt
F i g. 1 einen Teil eines schematischen Querschnitts durch ein integriertes Komplementär-Bauteil gemäß dem Stand der Technik,
F i g. 2 einen der F i g. 1 ähnlichen Querschnitt eines Bauteils mit einem erfindungsgemäßen Isolierschicht-Feldeffekttransistor und
F i g. 3 und 4 Herstellungsstufen eines Verfahrens zum Herstellen des Bauteils mit einem erfindungsgemäßen Isolierschicht-Feldeffekttransistor anhand von Teilquerschnitten.
Wie bereits erwähnt, sind Halbleiterbauteile bekannt, bei denen komplementäre N-Kanal und P-Kanal-Isolierschicht-Feldeffekttransistoren in Halblekerinseln hergestellt sind. Dies sind Bauteile, bei denen einer der Transistoren als Anreicherungstyp und der andere Transistor als Verarmungstyp arbeitet. Ein typischer Aufbau eines derartigen Bauteils ist in F i g. 1 dargestellt und mit der Bezugsziffer 10 bezeichnet.
Das Bauteil 10 besitzt ein Substrat 12 aus irgenoeinem geeigneten monokristallinem isolierenden Material, vorzugsweise ein Material wie einkristalliner Saphir, chromdotiertes Galliumarsenid oder Spinell. Auf einer Oberfläche 14 des Substrats kann eine Schicht aus einkristallinem Halbleitermaterial aufgewachsen werden. Auf der Oberfläche 14 des Substrats 12 befinden sich zwei Transistoren 16 und 18. Der Transistor 16 weist einen Halbleiterkörper 20 auf, der sich epitaktisch auf dem Substrat 12 befindet. Ähnlich weist der Transistor 18 einen Halbleiterkörper 22 epitaktisch auf dem Substrat 12 auf. Die Körper 20 und 22 besitzen anfänglich denselben Leitfähigkeitstyp und denselben Grad an Leitfähigkeit. Im vorliegenden Fall sind die Körper 20 und 22 n-leitend.
Der Transistor 16 besitzt weiterhin mit Abstand voneinander angeordnete Source- und Drain-Bereiche 24 und 26, im vorliegenden Fall ρ+-leitend, die im Körper 20 angeordnet sind und zwischen sich einen Kanal 28 für Ladungsträger einschließen. Der Halbleiterkörper 20 ist mit einer Isolierschicht 30 bedeckt die vorzugsweise eine für einen Gate-Isolator geeignete Dicke und Zusammensetzung besitzt Eine Source-Elektrode 32 erstrecke sich durch eine öffnung 34 in der
ίο Oxidschicht 30 bis zum Kontakt mit dem Source-Bereich 24. Eine Drain-Elektrode 36 erstreckt sich durch eine Öffnung 38 in der Oxid-Isolierschicht 30 bis zum Kontakt mit dem Drain-Bereich 26. Eine Gate-Elektrode 40 beispielsweise aus ρ+-leitendem polykristallinem Silizium liegt auf der Schicht 30 über dem Kanal 28.
Der Transistor 18 besitzt mit Abstand voneinander angeordnete Source- und Drain-Bereiche 42 und 44, die zwischen sich einen Kanal 46 für Ladungsträger einschließen. Im vorliegenden Beispiel sind Source- und Drain-Bereiche 42 und 44 η+-leitend. Eine Isolierschicht 48, die der Isolierschicht 30 entspricht bedeckt den Halbleiterkörper 22.
Eine Source-Elektrode 50 erstreckt sich durch eine öffnung 52 in der Schicht 48 bis zum Kontakt mit dem Source-Bereich 42 des Transistors 18. Im beschriebenen Beispiel erstreckt sich die Drain-Elektrode 36 des Transistors 16 auch durch eine öffnung 54 in der Schicht 48 bis zum Kontakt mit dem Drain-Bereich 44 des Transistors 18. Eine Gate-Elektrode 56 liegt auf der Isolierschicht 48 oberhalb des Kanals 46.
Gemäß F i g. 1 sind die beiden Transistoren 16 und 18 durch die schematisch dargestellten Verbindungen zu den zuvor beschriebenen verschiedenen Elektroden als ein Inverter miteinander verbunden. Dazu gehört ein Anschluß 58, beschriftet mit Vh, der mit der Source-Elektrode 32 des Transistors 16 verbunden ist. Ein Anschluß 60, beschriftet mit Vu ist mit der Source-Elektrode 50 des Transistors 18 verbunden. Die Indizes H und L sollen relativ hohe positive bzw. relativ niedrige negative Spannungen bezeichnen. Ein Eingangs-Anschluß 62, gekennzeichnet mit Vm, ist über einen Leiter 64 mit beiden Gate-Elektroden 40 und 56 verbunden. Ein Ausgangs-Anschluß 66, Vom, ist mit der Drain-Elektrode 36 verbunden. Die Schaltung als Inverter ist nur zur Illustration dargestellt, denn es ist selbstverständlich daß andere Schaltungskombinationen von zwei oder mehreren Komplementär-Transistoren vorgenommen werden können.
Die Arbeitsweise des Bauteils 10 als ein Inverter ist folgende: Relativ hohe und relativ niedrige Speisespannungen werden an den Anschlüssen 58 bzw. 60 angelegt Eine relativ hohe oder niedrige Spannung, d. h. eine Sprungfunktion, kann dann am Eingangs-Anschluß angelegt werden. Wenn sich der Eingang 62 auf dem relativ hohen Spannungsniveau Vn befindet, ist der Transistor 16 ausgeschaltet, während der Transistor 18 eingeschaltet ist. Der Transistor 18 ist in diesem Fall wegen der relativ hohen Spannung an seiner Gate-Elektrode 56 eingeschaltet, er ist nicht verarmt, und eine ohmsche Leitung besteht zwischen seinen Source- und Drain-Bereichen. Andererseits führt eine niedrige Spannung zur Verarmung des Leitungskanals 46 des Transistors 18 und schaltet somit diesen Transistor aus, wenn der Kanal über die Dicke des Körpers 22 völlig verarmt ist. Mit einer hohe Spannung am Eingangs-Anschluß 62 ist der Ausgangs-Anschluß 66 effektiv mit dem Anschluß 60 gekuppelt und die Ausgangsspannung ist niedrig.
Sofern eine relativ niedrige Spannung am Eingangs-Anschluß 62 anliegt, wird der Transistor 16 bis zur »Ein«-Bedingung angereichert, während der Transistor 18 bis zur »Aus«-Bedingung verarmt. In diesem Fall ist der Ausgangs-Anschluß 66 effektiv mit dem Anschluß 58 gekuppelt, so daß die Ausgangsspannung der Schaltung hoch ist. Auf diese Weise wird die Eingangsspannung umgekehrt (Inverterfunktion), wie dies durch die Spannungsniveau-Symbole neben den Bezeichnungen Vwund Vburangedeutet ist.
Die Betriebsweise des Transistors 18 wird durch verschiedene Faktoren bestimmt. Folgende Gleichung drückt das Verhältnis der Schwellenspannung des Transistors 18 zu diesen Faktoren aus:
E0x
Darin bedeuten:
Vase-
tox: E0x:
fs:
Es:
die Schwellenspannung des Transistors 18;
die Differenz der Austrittsarbeit zwischen dem Material der Gate-Elektrode 56 und dem Material des Körpers 22;
die Dicke der Isolierschicht 48;
die Dielektrizitätskonstante der Isolierschicht 48;
die Ladung eines Elektrons;
die Konzentration an Leitfähigkeitsmodifizierer im Ladungsträger 46;
die Dicke des Körpers 22 und
die Dielektrizitätskonstante des Körpers 22.
Diese Gleichung berücksichtigt nicht den Einfluß von Oberflächenzuständen auf die Schwellenspannung. Wie allgemein bekannt ist, können Oberflächenzustände (Qss) die Schwellenspannung eines η-leitenden Bauteils des Verarmungstyps um einen dem Ausdruck
Ox Qss
proportionalen Betrag reduzieren. Wenn Qss recht klein gehalten werden kann, wie dies in der Praxis möglich ist, kann dieser Faktor vernachlässigt werden. Die angegebene Gleichung geht auch davon aus, daß der Halbleiterkörper 22 gleichförmig dotiert ist, wie dies auch bisher der Fall gewesen ist. Eine Betrachtung dieser Gleichung zeigt, daß die Schwellenspannung in hohem Maße von der Dicke des Halbleitermaterials und der Konzentration von darin enthaltenen Dotierstoffen abhängig ist.
In F i g. 2 ist ein Bauteil mit einem erfindungsgemäßen Isolierschicht-Feldeffekttransistor dargestellt, das insgesamt mit 70 bezeichnet ist. Das Bauteil 70 besteht aus einem Substrat 72 — ähnlich dem Substrat 12 des Bauteils 10 — auf dessen einer Oberfläche 74 zwei Transistoren 76 und 78 vorgesehen sind. Der Transistor 76 arbeitet als Anreicherungstyp wie der Transistor 16. Er weist einen schichtförmigen Körper 80 aus Halbleitermaterial auf, in dem mit Abstand voneinander zwei ρ+-Bereiche 82 und 84 vorgesehen sind, die sich vorzugsweise durch die gesamte Dicke des Körpers 80 erstrecken und zwischen sich einen Ladungsträgerkanal 86 einschließen. Der Kanal 86 besteht aus zwei Teilen 87 und 88. Der Kanalteil 88 ist relativ gering leitend, nahezu intrinsic; der Teil 87 ist im vorliegenden Beispiel relativ hoch n-leitend.
Ein Isolierüberzug 90 bedeckt den Halbleiterkörper 80. Eine Source-Elektrode 92 erstreckt sich durch eine öffnung 93 im Überzug 90 bis zum Kontakt mit dem Source-Bereich 82 des Transistors 76. Eine Drain-Elektrode 94 erstreckt sich durch eine öffnung 95 bis zum Kontakt mit dem Darin-Bereich 84 des Transistors 76. Eine Gate-Elektrode 96 liegt auf dem Überzug 90 über dem Kanalbereich 86. Die Zweiteiligkeit des Kanalbereichs stellt keine Vorteile für den p-Kanal-Transistor
ίο des vorliegenden Ausführungsbeispiels dar, ist vielmehr zur Erleichterung der Herstellung vorgesehen, wie sich aus der nachfolgenden Beschreibung ergeben wird.
Der Transistor 78 ist im vorliegenden Beispiel ein Bauteil des Verarmungstyps, wie der Transistor 18. Der Transistor 78 weist einen schichtförmigen Körper 98 aus Halbleitermaterial auf, in dem mit Abstand voneinander hochdotierte Bereiche 99 und 100 vorgesehen sind, die sich vorzugsweise durch die ganze Dicke des Körpers 98 erstrecken und zwischen sich einen Ladungsträgerkanal 102 einschließen. Der Kanal 102 ist in zwei Teile 103 bzw. 104 unterteilt, die in diesem Ausführungsbeispiel die gleiche Dicke und das gleiche Dotierprofil besitzen wie die Kanalteile 87 und 88. Die Leitfähigkeit im Teil 103 ist geringer als die der Bereiche 99 und 100. Der Teil 104 erstreckt sich vom Teil 103 bis zum Substrat 62. Ein Isolierüberzug 109 bedeckt den Halbleiterkörper 98. Eine Source-Elektrode 105 erstreckt sich durch eine öffnung 106 im Überzug 109 bis zum Kontakt mit dem Bereich 100 des Transistors 78.
Die Drain-Elektrode 94 kann sich, wie im vorliegenden Beispiel, ebenfalls durch eine öffnung 107 im Überzug 109 bis zum Kontakt mit dem Bereich 99 des Transistors 78 erstrecken. Eine Gate-Elektrode 108, die wie die Gate-Elektrode 56 des Transistors 18 aus p+-leitendem polykristallinem Silizium bestehen kann, befindet sich auf dem Überzug 109 über dem Ladungsträgerkana 102.
Die oberen Kanalteile 87 und 103 der beiden Kanäle 86 bzw. 102 sind relativ hoch dotiert, während die unteren Kanalteile 88 und 104 nur sehr leicht dotiert sind. Bei einem bekannten Bauteil, wie es in F i g. 1 dargestellt ist, würden die gleichmäßig dotierten Kanalbereiche 28 und 46 gewöhnlich bis zu einem Niveau von ungefähr 2 · 1015 Atome/cm3 dotiert sein.
Bei dem Bauteil 70 können die oberen Kanalteile 87 und
103 der Kanalbereiche 86 und 102 eine Dotierstoffkonzentration von ungefähr demselben Wert oder sogar größer, vorzugsweise bis zu ungefähr 1 ■ 1016 Atome/cm3 haben. Die unteren Kanaiteile 88 und 104 der
so Kanalbereiche 86 bzw. 102 enthalten vorzugsweise Leitfähigkeitsmodifizierer in einer Menge von ungefähr 1013 Atome /cm3. Die Dicke der oberen Teile 87 und 103 sollte so gesteuert bzw. gewählt werden, daß sie zwischen ungefähr 3000 A und ungefähr 6000 A liegt Wie sich aus der nachfolgenden Beschreibung ergeben wird, ist die Gesamtdicke der Körper 80 und 98 im Bauteil 70 nicht kritisch und kann irgendwo zwischen ungefähr 4000 A und ungefähr 12 000 A liegen. Es sei darauf hingewiesen, daß unter Umständen die unteren
no Teile 88 und 104 sehr dünn sein können. Transistoren, die in dünnen Epitaxialschichten mit einem »tieferen« Dotierungsprofil hergestellt sind, sind nicht so gut wie Transistoren mit »flacheren« Dotierungsprofilen, so daß die Teile 88 und 104 vorgesehen sein müssen, auch wenn sie nur dünn sind.
Wie bereits erwähnt, beträgt die Konzentration an Leitfähigkeitsmodifizierern in den unteren Teilen 88 und
104 der Kanalbereiche 86 bzw. 102 .ungefähr 10"
Atome/cm3. Die zum Verarmen derartigen Materials erforderliche Gate-Spannung ist verglichen mit der Spannung, die notwendig ist, um einen Bereich entsprechender Dicke mit Modifizierern auf einem 2 · 1015 Atome/cm3-Niveau zu verarmen, unbedeutend; es kann gezeigt werden, daß diese Verarmungsspannung nahezu zwei Größenordnungen geringer ist Es ist daher zulässig, den unteren Teil 104 als Faktor beim Spannungsbedarf zu vernachlässigen. Infolgedessen kann die Gleichung für die Schwellenspannung beim Transistor 78 folgendermaßen lauten:
Vm = Vc.sc -
ίο*
2ES
wobei Vth, Vgsg Ό* E0x, q und E1 dieselbe Bedeutung wie in der zuvor angegebenen Gleichung (1) haben; N]03 ist die Dotierkonzentration im Bereich 103 und fit» ist die Dicke des Bereichs 103. Diese Gleichung ist unabhängig von der Gesamtdicke des Körpers 98. Bei der Herstellung des Bauteils 70 kann daher mit verbesserter Ausbeute gerechnet werden, weil bisher die Kontrolle der Dicke von auf einem isolierenden Substrat aufgebrachtem epitaktischem Material sowie der Dotierkonzentration ein Problem dargestellt hat Dies führte zu unannehmbaren statistischen Unterschieden in der Schwellenspannung. Die Erfindung führt dazu, daß die Schwellenspannung nur noch von der Dicke und Konzentration des oberen Teils 103 des Kanals des Transistors 78 abhängt, und es wird aus der folgenden Beschreibung deutlich werden, daß diese Faktoren sehr genau kontrolliert und gesteuert werden können, indem das Ionenimplantationsverfahren zur Herstellung des Teils 103 eingesetzt wird
In den Fig.3 und 4 sind einige Schritte zur Herstellung des Bauteils dargestellt Bei der Herstellung wird vorzugsweise von einem Plättchen oder Substrat 72 ausgegangen, das aus einem Material, wie Saphir besteht, das das epitaktische Aufwachsen von Silizium unterstützt bzw. beschleunigt Eine Oberfläche 74 des Substrats 72 ist parallel zu den kristallografischen (1102)-Ebenen im Saphier orientiert, und eine Schicht 110 aus fast eigenleitendem Silizium des η-Typs wird darauf aufgewachsen. Die Oberflächenorientierung des Saphirs führt dazu, daß das Silizium in der Richtung der (100)- Achse wächst, so daß die obere Oberfläche 111 der Schicht 110 parallel zu den kristallografischen (100)-Ebenen verläuft Die Bedingungen während des Aufwachsens sollten so eingestellt werden, daß das Silizium auf ein Niveau von ungefähr 1013 Atome/cm3 dotiert wird. Derartiges epitaktisches Aufwachsen ist grundsätzlich bekannt und kann mittels thermischer Zersetzung von Silan (SiH4) durchgeführt werden. Es kann gegebenenfalls eine geringe Menge Phosphin (PH3) der umgebenden Atmosphähre während des Aufwachsens zugegeben werden, um sicherzustellen, daß das Silizium η-leitend ist
Als nächstes wird eine dünne Siliziumdioxidschicht 112 auf der Oberfläche 111 der Siliziumschicht 110 gebildet. Die Schicht 112 kann beispielsweise eine Siliziumdioxidschicht sein, die durch Erhitzen des Substrats 72 und der darauf befindlichen Schicht 110 auf eine Temperatur von ungefähr 875° C für eine Zeit von ungefähr 15 Minuten, und zwar in einer oxidierenden Atmosphäre, die Dampf und einen geringen Anteil an gasförmigem HCl enthält, gebildet wird. Dies führt zu
to einer sauberen Siliziumdioxidschicht mit einer Dicke von ungefähr 250 A.
Das Plättchen mit dem in F i g. 3 dargestellten Aufbau wird sodann einer konventionellen Ionenimplantation ausgesetzt, wodurch eine Zone 114 aus stärker leitendem Material an der Oberseite der Schicht 110 nahe der Oberfläche 111 gebildet wird. Das Plättchen wird dabei mit beschleunigten Ionen beschossen, wie dies durch die Pfeile 115 angedeutet ist Die zum Einlagern erforderliche Energie kann über einen weiten Bereich variieren; ihre Festlegung richtet sich nach dem speziellen Dotierungsprofil, das für die Zone 114 gewünscht ist. Energien zwischen ungefähr 50 Kev und ungefähr 200 Kev können je nach Wunsch eingesetzt werden. Bei einem Ausführungsbeispiel wurde eine
Implantationsenergie von 150 Kev angewandt; auch
eine Energie von 70 Kev führt zum gewünschten Erfolg.
Der andere für die Implantation erforderliche Parameter ist die Dosierung. Auch hier kann variiert
werden, und die Dosierung kann irgendwo zwischen ungefähr 1 · 10" Atome/cm2 und ungefähr 5 · 10" Atome/cm2 liegen. Bei dem im vorigen Absatz erwähnten speziellen Beispiel, bei dem die Energie 150 Kev betrug, führt eine Dosierung von 1,4 · 10" Atome/cm2 zu guten Ergebnissen hinsichtlich der Erzielung der gewünschten Dotierkonzentration im 2 · 1015 Atome/cm3-Niveau, und zwar ohne bemerkenswerten Schaden für das Silizium. Eine ähnliche Dosis wurde bei der Implantation mit 70 Kev angewandt Nachdem die Zone 114 in der Schicht: 110 in der zuvor beschriebenen Weise hergestellt ist, können bekannte Verfahren angewandt werden, um die Transistoren 76 und 78 des fertigen Bauteils 70 zu bilden. Obgleich die vorstehende Beschreibung sich auf die Herstellung eines Transistors 78 des n-Verarmungstyps in einem komple mentären integrierten Bauteil beschränkt hat, sei darauf hingewiesen, daß auch Transistoren des p-Typs herstellbar sind, wobei dann statt einer n-Epitaxialschicht eine solche des p-Typs verwendet wird. Es muß jedoch dafür Sorge getragen werden, daß ein Gate-Ma terial ausgesucht wird, das mit dem p-Silizium verträglich !st, und zwar wegen der Kritikalität der Differenz der Austrittsarbeit Vase zwischen dem Gate-Materiial und dem Silizium in den angegebenen Gleichungen. Für Verarmungsbauteile des p-Typs können als Gate-Materialien Aluminium oder η+-dotiertes polykristallines Silizium verwendet werden. Verarmungsbauteile des η-Typs können mit verschiedenen Gate-Materialien hergestellt werden, zu denen beispielsweise polykristallines ρ+-Silizium gehört.
Hierzu 1 Blatt Zeichnungen

Claims (2)

Patentansprüche:
1. Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone, der in einer dünnen, einkristallinen, auf einem isolierenden Substrat angeordneten Halbleiterschicht ausgebildet ist und der eine Source- und eine Drain-Zone hoher Leitfähigkeit, einen zwischen diesen Zonen liegenden, sich bis zum Substrat erstreckenden Kanal vom Leitungstyp der Zonen, jedoch mit geringerer Leitfähigkeit und eine von der· Oberfläche des Kanals durch eine Isolierschicht getrennte Gate-Elektrode aufweist, insbesondere für eine integrierte Schaltung mit einer Vielzahl von dünnen, einkristallinen Halbleiterschichten, die auf einem isolierenden Substrat angeordnet sind und ursprünglich alle denselben Leitungstyp haben, dadurch gekennzeichnet, daß der Kanal (102) aus einem ersten, an die mit der Isolierschicht (109) abgedeckte Oberfläche angrenzenden, dünner als die Halbleiterschicht (98) ausgebildeten Kanalbereich (103) und aus einem zweiten, unterhalb des ersten Kanalbereiches liegenden und sich über den Rest der Dicke der Halbleiterschicht erstreckenden Kanalbereich (104) besteht und daß die Leitfähigkeit des ersten Kanalbereichs (103) höher als diejenige des zweiten Kanalbereichs (104) ist.
2. Isolierschicht-Feldeffekttransistor nach Anspruch 1, dadurch gekennzeichnet, daß das Substrat (72) ein einkristalliner Saphir ist und die Halbleiterschicht aus einkristallinem Silizium besteht, daß die Source- und Drainbereiche (99, 100) sich über die ganze Dicke der Halbleiterschicht (98) erstrecken und daß die Störstellendichte in einem wesentlichen Teil des ersten Kanalbereichs (103) in der Größenordnung 1016 Störstellen/cm3 und des zweiten Kanalbereichs (104) in der Größenordnung von 10'3 Störstellen/cm3 liegt.
DE2512373A 1974-04-19 1975-03-21 Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone Withdrawn DE2512373B2 (de)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PH7719509A PH12343A (en) 1975-03-21 1977-03-01 Novel substituted thionophosphonic acid dialkyl esters and their use as insecticides

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/462,494 US3958266A (en) 1974-04-19 1974-04-19 Deep depletion insulated gate field effect transistors

Publications (2)

Publication Number Publication Date
DE2512373A1 DE2512373A1 (de) 1975-11-06
DE2512373B2 true DE2512373B2 (de) 1978-08-10

Family

ID=23836618

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2512373A Withdrawn DE2512373B2 (de) 1974-04-19 1975-03-21 Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone

Country Status (14)

Country Link
US (1) US3958266A (de)
JP (1) JPS5436033B2 (de)
BE (1) BE827147A (de)
BR (1) BR7501870A (de)
CA (1) CA1024266A (de)
CH (1) CH592963A5 (de)
DE (1) DE2512373B2 (de)
FR (1) FR2268361B1 (de)
GB (1) GB1465244A (de)
IN (1) IN144098B (de)
IT (1) IT1034492B (de)
NL (1) NL7503726A (de)
SE (1) SE402035B (de)
SU (1) SU679168A3 (de)

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5179371A (de) * 1974-12-18 1976-07-10 Suwa Seikosha Kk
JPS51135373A (en) * 1975-05-20 1976-11-24 Agency Of Ind Science & Technol Semiconductor device
JPS605069B2 (ja) * 1976-05-28 1985-02-08 工業技術院長 Ｓｏｓ半導体装置
US4096509A (en) * 1976-07-22 1978-06-20 The United States Of America As Represented By The Secretary Of The Air Force MNOS memory transistor having a redeposited silicon nitride gate dielectric
US4097314A (en) * 1976-12-30 1978-06-27 Rca Corp. Method of making a sapphire gate transistor
US4091527A (en) * 1977-03-07 1978-05-30 Rca Corporation Method for adjusting the leakage current of silicon-on-sapphire insulated gate field effect transistors
US4070211A (en) * 1977-04-04 1978-01-24 The United States Of America As Represented By The Secretary Of The Navy Technique for threshold control over edges of devices on silicon-on-sapphire
US4104087A (en) * 1977-04-07 1978-08-01 The United States Of America As Represented By The Secretary Of The Air Force Method for fabricating MNOS memory circuits
JPS5433679A (en) * 1977-08-22 1979-03-12 Agency Of Ind Science & Technol Semiconductor intergrated circuit on insulation substrate
US4183033A (en) * 1978-03-13 1980-01-08 National Research Development Corporation Field effect transistors
US4196443A (en) * 1978-08-25 1980-04-01 Rca Corporation Buried contact configuration for CMOS/SOS integrated circuits
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US5191396B1 (en) * 1978-10-13 1995-12-26 Int Rectifier Corp High power mosfet with low on-resistance and high breakdown voltage
JPS55160457A (en) * 1979-03-30 1980-12-13 Toshiba Corp Semiconductor device
US5130767C1 (en) * 1979-05-14 2001-08-14 Int Rectifier Corp Plural polygon source pattern for mosfet
DE3028718C2 (de) * 1979-07-31 1982-08-19 Sharp K.K., Osaka Dünnfilmtransistor in Verbindung mit einer Anzeigevorrichtung
IT1131790B (it) * 1979-08-20 1986-06-25 Rca Corp Complesso universale di collegamento interno per circuiti integrati cmos/sos ad alta densita'
US4253162A (en) * 1979-08-28 1981-02-24 Rca Corporation Blocked source node field-effect circuitry
US4276688A (en) * 1980-01-21 1981-07-07 Rca Corporation Method for forming buried contact complementary MOS devices
US4523368A (en) * 1980-03-03 1985-06-18 Raytheon Company Semiconductor devices and manufacturing methods
GB2140617B (en) * 1980-03-03 1985-06-19 Raytheon Co Methods of forming a field effect transistor
US4336550A (en) * 1980-03-20 1982-06-22 Rca Corporation CMOS Device with silicided sources and drains and method
US4277884A (en) * 1980-08-04 1981-07-14 Rca Corporation Method for forming an improved gate member utilizing special masking and oxidation to eliminate projecting points on silicon islands
US4418470A (en) * 1981-10-21 1983-12-06 General Electric Company Method for fabricating silicon-on-sapphire monolithic microwave integrated circuits
FR2524714B1 (fr) * 1982-04-01 1986-05-02 Suwa Seikosha Kk Transistor a couche mince
JPS58186961A (ja) * 1982-04-26 1983-11-01 Toshiba Corp 半導体装置
US4862237A (en) * 1983-01-10 1989-08-29 Seiko Epson Corporation Solid state image sensor
JPS59201460A (ja) * 1983-04-30 1984-11-15 Sharp Corp Ｃｍｏｓ△ｆｅｔ集積回路の製造方法
US5111260A (en) * 1983-06-17 1992-05-05 Texax Instruments Incorporated Polysilicon FETs
US4575746A (en) * 1983-11-28 1986-03-11 Rca Corporation Crossunders for high density SOS integrated circuits
SE461490B (sv) * 1987-08-24 1990-02-19 Asea Ab Mos-transistor utbildad paa ett isolerande underlag
GB2233822A (en) * 1989-07-12 1991-01-16 Philips Electronic Associated A thin film field effect transistor
RU2130668C1 (ru) * 1994-09-30 1999-05-20 Акционерное общество закрытого типа "VL" Полевой транзистор типа металл - диэлектрик-полупроводник
US5869371A (en) * 1995-06-07 1999-02-09 Stmicroelectronics, Inc. Structure and process for reducing the on-resistance of mos-gated power devices
US5614433A (en) * 1995-12-18 1997-03-25 International Business Machines Corporation Method of fabricating low leakage SOI integrated circuits
US20070040222A1 (en) * 2005-06-15 2007-02-22 Benjamin Van Camp Method and apparatus for improved ESD performance
JP5128064B2 (ja) 2005-06-17 2013-01-23 国立大学法人東北大学 半導体装置
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
KR101891373B1 (ko) 2011-08-05 2018-08-24 엠아이이 후지쯔 세미컨덕터 리미티드 핀 구조물을 갖는 반도체 디바이스 및 그 제조 방법
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
CN104854698A (zh) 2012-10-31 2015-08-19 三重富士通半导体有限责任公司 具有低变化晶体管外围电路的dram型器件以及相关方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1261723A (en) * 1968-03-11 1972-01-26 Associated Semiconductor Mft Improvements in and relating to semiconductor devices
US3789504A (en) * 1971-10-12 1974-02-05 Gte Laboratories Inc Method of manufacturing an n-channel mos field-effect transistor

Also Published As

Publication number Publication date
SE7502893L (sv) 1975-10-20
FR2268361A1 (de) 1975-11-14
IN144098B (de) 1978-03-25
SU679168A3 (ru) 1979-08-05
IT1034492B (it) 1979-09-10
CA1024266A (en) 1978-01-10
SE402035B (sv) 1978-06-12
JPS50137688A (de) 1975-10-31
GB1465244A (en) 1977-02-23
DE2512373A1 (de) 1975-11-06
US3958266A (en) 1976-05-18
JPS5436033B2 (de) 1979-11-07
BR7501870A (pt) 1976-03-09
NL7503726A (nl) 1975-10-21
AU7947975A (en) 1976-09-30
CH592963A5 (de) 1977-11-15
FR2268361B1 (de) 1979-03-16
BE827147A (fr) 1975-07-16

Similar Documents

Publication Publication Date Title
DE2512373B2 (de) Isolierschicht-Feldeffekttransistor mit tiefer Verarmungszone
DE2524263C2 (de) Verfahren zum Herstellen einer komplementären Feldeffekt-Transistoranordnung mit isoliertem Gate
DE2455730C3 (de) Feldeffekt-Transistor mit einem Substrat aus einkristallinem Saphir oder Spinell
DE3853778T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements.
DE2919522C2 (de)
DE19822763B4 (de) Leistungshalbleitervorrichtung und Herstellungsverfahren einer Leistungshalbleitervorrichtung
DE60132994T2 (de) Verfahren zur herstellung eines leistungs-mosfets
DE69015666T2 (de) MOSFET-Transistor mit nicht-gleichmässiger Schwellspannung im Kanalbereich.
DE3688057T2 (de) Halbleitervorrichtung und Methode zur Herstellung.
DE2734694A1 (de) Isolierschicht-feldeffekttransistor mit kleiner kanallaenge und verfahren zu seiner herstellung
DE2047777A1 (de) Oberflachenfeldeffekttransistor mit einstellbarer Schwellspannung
DE2545892A1 (de) Kombiniertes verfahren zur herstellung oxyd-isolierter vertikaler bipolartransistoren und komplementaerer oxyd-isolierter lateraler bipolartransistoren
DE2441432B2 (de) Verfahren zur Herstellung eines VMOS-Transistors
DE3530773A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE3116268C2 (de) Verfahren zur Herstellung einer Halbleiteranordnung
DE2160427B2 (de) Verfahren zur Herstellung eines Halbleiterwiderstandes mit implantierten Ionen eines neutralen Dotierungsstoffes
DE68928396T2 (de) CMOS-integrierte Schaltung mit modifizierter Isolation
DE3545040A1 (de) Verfahren zur herstellung einer vergrabenen schicht und einer kollektorzone in einer monolithischen halbleitervorrichtung
DE2500207A1 (de) Integrierte halbleiteranordnung und verfahren zu ihrer herstellung
DE3636249A1 (de) Verfahren zum herstellen eines mos-feldeffekttransistors und danach hergestellter transistor
DE2902368A1 (de) Komplementaer-mos-inverter
DE3324332A1 (de) Verfahren zur herstellung von cmos-transistoren auf einem siliziumsubstrat
DE112005001587T9 (de) Verbessertes Verfahren für Resurf-Diffusion für Hochspannungs-Mosfet
DE2419019A1 (de) Verfahren zum herstellen eines sperrschichtfeldeffekttransistors
DE2160462A1 (de) Halbleiteranordnung und verfahren zur herstellung dieser halbleiteranordnung.

Legal Events

Date Code Title Description
BHN Withdrawal