DE3636249A1 - Verfahren zum herstellen eines mos-feldeffekttransistors und danach hergestellter transistor - Google Patents

Verfahren zum herstellen eines mos-feldeffekttransistors und danach hergestellter transistor

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DE3636249A1 DE19863636249 DE3636249A DE3636249A1 DE 3636249 A1 DE3636249 A1 DE 3636249A1 DE 19863636249 DE19863636249 DE 19863636249 DE 3636249 A DE3636249 A DE 3636249A DE 3636249 A1 DE3636249 A1 DE 3636249A1
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Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines MOS-Feldeffekttransistors (MOS-FET) mit einer Hauptfläche, einem auf der Hauptfläche gebildeten isolierten Gate (Isoliergate) und angrenzend an das Gate gebildeten Source- und Drainzonen. Sie bezieht sich ferner auf einen MOS-Feldeffekttransistor mit einem eine Hauptfläche besitzenden Körper, einem isolierten Gate auf der Hauptfläche, Source- und Drainzonen in dem Körper angrenzend an das Gate, die sich von der Hauptfläche aus bis zu einer vorgegebenen Tiefe in den Körper hineinerstrecken und zum Definieren einer Kanalzone zwischen ihnen auf Abstand gesetzt sind.
Eine höhere Packungsdichte in einer integrierten Schaltung wird im allgemeinen durch Verminderung der Größe der Einzelkomponenten und damit durch Verminderung der Übergangstiefen und anderer Dimensionen der Komponentenelemente erhalten. Beim maßstäblichen Verkleinern von Feldeffekttansistoren (FETs) muß die Übergangstiefe sehr klein gemacht werden, um die unerwünschte Erscheinung des bekannten Durchgreifens zu verhindern. Durch diese maßstäbliche Verminderung der Dimensionen werden der Widerstand und/oder der Flächenwiderstand der einzelnen Elemente vergrößert. Hieraus ergibt sich eine Schwierigkeit mit relativ engen flachdotierten Zonen, namentlich mit den Source- und Drainzonen von MOS-Feldeffekttransistoren (MOSFETs), da es schwierig ist, diese Zonen zu kontaktieren, und da der hohe Serienwiderstand von Source und Drain den Ansteuerungsstrom vermindert und damit die Leistungsfähigkeit des Bauelements verschlechtert.
Eine Lösung dieses Problems besteht darin, die Oberflächen der Source- und Drainzonen zu silizieren, um den elektrischen Widerstand der Zonen zu vermindern (vgl. US-PS 43 84 301). Im Bekannten wird ein MOSFET beschrieben, dessen Kontaktoberflächen von Source und Drain ein Metallsilizid enthalten. Diese Struktur ist jedoch ebenfalls nicht ohne Probleme.
Der Kontaktwiderstand zwischen einem hitzebeständigen Metall oder seinem Silizid und dem dotierten Silizium hängt stark von der Dotierstoffkonzentration an der Silizid/Silizium- Grenzfläche ab. Zum Herstellen eines Kontakts mit kleinem Widerstand muß das Silizium an der Grenzfläche typisch eine Dotierstoffkonzentration von etwa 1020 Atomen pro cm3 besitzen. Es ist im Grunde genommen unmöglich, sehr flache Source- und Drainzonen mit einem so hohen Dotierstoffniveau herzustellen.
Der Erfindung liegt die Aufgabe zugrunde, sehr flache PN- Übergänge in MOS-VLSI-Vorrichtungen (VLSI = Very large Scale Integration, integrierte Schaltung mit sehr hohem Integrationsgrad) zu schaffen. Die erfindungsgemäße Lösung wird für das eingangs genannte Verfahren im Patentanspruch 1 und für den MOS-Feldeffekttransistor im Patentanspruch 11 beschrieben.
Der Feldeffekttransistor besitzt eine Hauptfläche, ein auf der Hauptfläche gebildetes Isoliergate und angrenzend an die Seitenwände des Gates gebildete Source- und Drainzonen, die sich von der Hauptoberfläche aus bis zu einer Tiefe von weniger als 100 Nanometern (nm) erstrecken. Das Verfahren enthält folgende Schritte:
(a) Bilden des Isolierglases;
(b) Bilden der Source- und Drainzonen angrenzend an die Seitenwände des Gates, so daß die Zonen sich von der Hauptfläche aus bis zu einer Tiefe von weniger als etwa 100 nm erstrecken;
(c) Bilden einer Schutzschicht über dem ganzen Gate;
(d) Bilden einer Schicht aus einkristallinem Silizium auf den Oberflächen der Source- und Drainzonen;
(e) Dotieren der Siliziumschicht bis zu einer Tiefe etwa gleich ihrer Dicke;
(f) Bilden einer Schicht aus Metallsilizid auf der Siliziumschicht.
Ein wesentlicher Vorteil der Erfindung besteht darin, daß ein sehr niedriger Flächenwiderstand für flache Source- und Drainzonen mit einer Tiefe von nur 100 nm oder weniger erhalten wird. Außerdem gibt es bei dem Verfahren keine seitliche Diffusion von Verunreinigungen in die Kanalzone des MOSFET, was dazu beiträgt, die endgültige Kanallänge beim Herstellen kontrolliert sicherstellen zu können. Da die aus Oxid bestehende Schutzschicht auf den Seitenwänden des Gates relativ dick gemacht werden kann, läßt sich die Kapazität der Seitenwände des Gates so kontrolliert einstellen, daß sie nicht größer wird als bei bekannten MOSFETs. Ein weiterer Vorteil der Erfindung besteht darin, daß die Oberflächentopologie des Bauelements ziemlich flach bzw. eben wird, weil bei der erfindungsgemäßen Verfahrensweise die Gate-Elektrode teilweise vergraben wird.
Anhand der schematischen Darstellung von Ausführungsbeispielen werden Einzelheiten der Erfindung beschrieben. Es zeigen:
Fig. 1 bis 5 Schnitte durch einen Teil einer Halbleitervorrichtung in verschiedenen Herstellungsstufen; und
Fig. 6 bis 10 Schnitte durch ein anderes Halbleiterbauelement ebenfalls in verschiedenen Herstellungsstufen.
In der nachfolgenden Beschreibung und in den Fig. 1 bis 10 werden spezielle P- oder N-leitende Materialien bzw. Zonen angegeben. Es handelt sich hierbei lediglich um Ausführungsbeispiele. Natürlich sind Vorrichtungen mit umgekehrten P- und N-Verteilungen in allen im vorliegenden Zusammenhang wesentlichen Merkmalen gleichwertig.
In den Fig. 1 bis 5 wird ein Teil einer Halbleitervorrichtung 10 dargestellt, zu der ein Körper 12 aus einem Material eines ersten Leitungstyps, z. B. aus leicht P-dotiertem Silizium, mit einer ebenen Hauptfläche 14 gehört. Eine relativ dünne Isolierschicht 16, z. B. aus Siliziumoxid, wird nach Fig. 1 auf der ebenen Hauptfläche 14 vorgesehen. Auf der Isolierschicht 16 wird in bekannter Weise ein Isoliergate 20 aus polykristallinem Silizium gebildet. Das Isoliergate 20 soll im Ausführungsbeispiel hoch N-dotiert sein und eine Länge von etwa 1 Mikrometer besitzen.
Die Vorrichtung 10 wird dann einer relativ niederenergetischen Arsenimplantation 22 mit etwa 10 KeV bei einer Konzentration von etwa 1012 Ionen/cm3 ausgesetzt. Diese niederenergetische Implantation führt zur Bildung sehr flacher Source- und Drainzonen 24 und 26 angrenzend an die Seitenwände 28 des Gates 20. Die Tiefe der Zonen 24 und 26 soll von der Hauptfläche 14 aus um weniger als etwa 100 nm in den Körper 12 reichen.
Anschließend wird eine Schutzschicht 40 aus Oxid in einer aus Dampf bestehenden Atmosphäre bei einer Temperatur von 800 bis 900°C aufgewachsen. Da dieser Oxidationsprozeß zu einer relativ dicken Oxidschicht auf einer hochdotierten Siliziumoberfläche und einer dünneren Oxidschicht auf einer schwach dotierten Siliziumoberfläche führt, wird die Schutzschicht 40 wesentlich dicker als die Isolierschicht 16. Die Schutzschicht 40 soll bis zu einer Dicke von etwa 200 nm bis 500 nm aufwachsen, während die auf der Hauptfläche über den Source- und Drainzonen 24 bzw. 26 aufgebrachte Oxidschicht 16 nicht dicker als etwa 40 nm bis 100 nm wird (vgl. Fig. 2).
Die Vorrichtung 10 wird dann einer anisotropen Plasmaätzung ausgesetzt, bis das gesamte Oxid der Isolierschicht 16 von der Oberfläche 14 unmittelbar über den Source- und Drainzonen 24, 26 abgetragen ist. Das Oxid auf den Seitenwänden 28 und der Oberseite 42 des Gates 20 bleibt intakt und bedeckt das Gate vollkommen, obwohl die Dicke des Oxids auf der Oberseite nach Fig. 3 etwa reduziert wird.
Auf der Hauptfläche 14 des freiliegenden Siliziums unmittelbar auf den Source- und Drainzonen 24, 26 wird in üblicher Weise nach Fig. 4 eine Epitaxialschicht 15 aus einkristallinem Silizium selektiv aufgewachsen. Die Epitaxialschicht 50 soll bis zu einer höchstens der Dicke der Gate-Elektrode 20 entsprechenden Dicke aufwachsen.
Die Epitaxialschicht 50 wird dann einer relativ hochenergetischen Arsenimplantation 52 nach Fig. 4 ausgesetzt, um die Schicht 50 bis herunter zu einer Tiefe etwa gleich ihrer Schichtdicke (oder wenig weniger tief) hoch zu dotieren. Beim Bilden der Epitaxialschicht 50 werden einige der Verunreinigungen (Dotierstoffe) der Source- und Drainzonen 24, 26 über eine geringe Entfernung nach oben in die Epitaxialschicht 50 hinein diffundiert. Die Ionenimplantation braucht daher in diesen aufwärts diffundierten Bereich nicht hineinzureichen. Es ist darauf zu achten, daß die Ionenimplantation sich nicht bis zu einer die Tiefe der Source- und Drainzonen 24, 26 übersteigenden Tiefe erstreckt.
Anschließend wird eine Schicht 24 aus wärmebeständigem bzw. schwerschmelzbarem Metallsilizid auf der hochdotierten Epitaxialschicht durch Niederschlagen einer Schicht aus hitzebeständigem Metall, z. B. aus Titan oder Wolfram, gebildet. Daraufhin wird die Vorrichtung 10 so lange ausreichend erhitzt, bis sich das schwerschmelzbare Metall mit dem Silizium der Hauptfläche 14 verbindet und dabei ein Metallsilizid bildet. Die so entstandene Metallsilizidschicht 54 bildet (vollendet) den gewünschten niederohmigen Kontakt der sehr flachen Source- und Drainzonen 24, 26.
Ein weiteres Ausführungsbeispiel wird in den Fig. 6 bis 10 anhand eines Halbleiterbauelements 100 dargestellt, das ähnliche Konstruktionsmerkmale wie das Bauelement 10 besitzt und bei dem ähnliche Teile mit denselben Bezugsziffern wie vorher bezeichnet werden. Diese ähnlichen Merkmale werden nicht erneut beschrieben. Der wesentliche Unterschied zwischen den beiden Bauelementen 10 und 100 besteht darin, daß das Bauelement 100 ein Gate 110 besitzt, welches aus einem passenden Metall oder Metallsilizid zusammengesetzt ist. Da die aus Oxid bestehende Schutzschicht 40 nicht auf einem Metallgate wachsen kann und ein Metallsilizidgate mit ähnlicher Geschwindigkeit wie das leicht dotierte Silizium oxidiert, müssen andere Mittel zum Isolieren der Gate-Elektrode beim Aufwachsen der Epitaxialschicht 50 verwendet werden. Zu diesem Zweck wird eine Siliziumnitridschicht 112 auf der Oberseite 42 des Gates 110 in geeigneter Weise gebildet. Eine Schicht 114 aus konformem Oxid mit einer Dicke von etwa 200 nm bis etwa 500 nm wird dann auf der Vorrichtung 100 in üblicher Weise, z. B. durch chemisches Aufdampfen (vgl. Fig. 7), gebildet.
Die Vorrichtung 100 wird dann einer anisotropen Plasmaätzung ausgesetzt, bis sämtliches Oxid der Schichten 16 und 114 von der Hauptfläche 14 im Bereich unmittelbar über den Source- und Drainzonen 24, 26 nach Fig. 8 entfernt ist. Dabei verbleibt auf den Seitenwänden 28 des Gates 110 eine Oxidschicht 116 und erstreckt sich nach oben bis auf einen kleinen Abstand zur Oberseite der Siliziumnitridschicht 112 (vgl. Fig. 8 bis 10). Ebenso wie bei der Vorrichtung 10 wird eine Epitaxialschicht 50 unmittelbar auf den Source- und Drainzonen 24, 26 der Vorrichtung 100 aufgewachsen. Die Epitaxialschicht 50 wird dann einer Ionenimplantation 52 ausgesetzt (vgl. Fig. 9). Daraufhin wird auf der Epitaxialschicht 50 eine hitzebeständige Metallsilizidschicht 54 gebildet (vgl. Fig. 10). Die Siliziumnitridschicht 112 kann auf Wunsch in bekannter Weise entfernt werden.
Nach dem erfindungsgemäßen Verfahren kann ein MOSFET mit sehr flachen Source- und Drainzonen bzw. ein MOS-VLSI-Bauelement mit sehr flachen Übergängen hergestellt werden. Der normalerweise mit derart flachen Zonen verbundene hohe Oberflächenwiderstand wird durch Aufwachsen einer Epitaxialschicht direkt auf der Oberfläche der flachen Source- und Drainzonen 24, 26 vermieden, wenn die Epitaxialschicht hoch dotiert wird und dann eine Schicht aus schwer schmelzbarem Metallsilizid auf einer Epitaxialschicht gebildet wird. Die entstehende Struktur führt zu einem MOSFET mit sehr flachen Source- und Drainzonen 24, 25 und zugleich sehr niedrigem Flächenwiderstand.

Claims (29)

1. Verfahren zum Herstellen eines MOS-Feldeffekttransistors (10) mit einer Hauptfläche (14), einem auf der Hauptfläche (14) gebildeten Isoliergate (20) und angrenzend an das Gate (20) gebildeten Source- und Drainzonen (24, 26), gekennzeichnet durch folgende Schritte:
(a) Bilden des eine Oberseite (42) und ein Paar von Seitenwänden (28) aufweisenden Isoliergates (20) auf der Hauptfläche (14);
(b) Bilden der Source- und Drainzonen (24, 26) angrenzend an die Seitenwände (28) des Gates (20) bis zu einer Tiefe - ausgehend von der Hauptfläche (14) - von weniger als 100 nm;
(c) Bilden einer Schutzschicht (40) auf der Oberseite (42) und dem Paar von Seitenwänden (28) des Gates (20),
(d) Bilden einer Schicht (50) aus einkristallinem Silizium auf der Hauptfläche (14) der Source- und Drainzonen (24, 26) bis zu einer vorgegebenen Dicke;
(e) Dotieren der Siliziumschicht (50) bis zu einer mit der vorgegebenen Dicke etwa übereinstimmenden Tiefe; und
(f) Bilden einer Schicht (54) aus hitzebeständigem Metallsilizid auf der Siliziumschicht (50).
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt (b) das Dotieren der Source- und Drainzonen (24, 26) mit Hilfe einer relativ niederenergetischen Ionenimplantation umfaßt.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß beim Schritt (d) die Siliziumschicht (50) auf den Source- und Drainzonen (24, 26) epitaxial aufgewachsen wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß beim Schritt (e) die Epitaxialschicht (50) durch Ionenimplantation dotiert wird.
5. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß die Epidaxialschicht (50) bis zu einer Dicke von etwa 150 bis 300 nm aufgewachsen wird.
6. Verfahren nach einem oder mehreren der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Source- und Drainzonen (24, 26) bis zu einer Tiefe von etwa 50 nm gebildet werden.
7. Verfahren nach einem oder mehreren der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Epitaxialschicht (50) bis zu einer Dicke von etwa 200 nm aufgewachsen wird.
8. Verfahren nach einem oder mehreren der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Schritt (f) folgende Teilschritte enthält:
(f1) Bilden einer Schicht (54) aus hitzebeständigem Metall auf der Epitaxialschicht (50); und
(f2) Bilden eines Metallsilizids durch Erwärmen der hitzebeständigen Metallschicht (54).
9. Verfahren nach einem oder mehreren der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt (c) folgende Teilschritte enthält:
(c1) Bilden einer Schicht (114) aus konformem Oxid auf dem Feldeffekttransistor; und
(c2) Anisotropen Plasmaätzen oder Oxidschicht (114) bis im wesentlichen das gesamte Oxid von der Oberfläche (14) der Source- und Drainzonen (24, 26) entfernt ist und die Schutzschicht (40) auf der Oberseite (42) sowie dem Paar von Seitenwänden (28) des Gates (20) verbleibt.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß auf der Oberseite (42) des Gates (20) vor Ausführung des Teilschritts (c 1) eine Schicht (112) aus Siliziumnitrid gebildet wird.
11. MOS-Feldeffekttransistor (10) mit einem eine Hauptfläche (14) besitzenden Körper (12), einem Isoliergate (20) auf der Hauptfläche (14), Source- und Drainzonen (24, 26) in dem Körper (12) angrenzend an das Gate (20), die sich von der Hauptfläche (14) aus bis zu einer vorgegebenen Tiefe in den Körper (12) hineinerstrecken und zum Definieren einer Kanalzone zwischen ihnen auf Abstand gesetzt sind, gekennzeichnet durch eine Schicht (50) aus dotiertem, einkristallinem Silizium auf der Hauptfläche (14) der Source- und Drainzonen (24, 26) und in ohmschem Kontakt mit diesen Zonen sowie mit Abstand von dem Gate (20); und durch eine Schicht (54) aus hitzebeständigem Metallsilizid auf der einkristallinen Siliziumschicht (50).
12. Transistor nach Anspruch 11, dadurch gekennzeichnet, daß die vorgegebene Tiefe der Source- und Drainzonen (24, 26) kleiner als etwa 100 nm ist.
13. Transistor nach Anspruch 11 oder 12, dadurch gekennzeichnet, daß die einkristalline Siliziumschicht (50) eine Epitaxialschicht ist.
14. Transistor nach Anspruch 13, dadurch gekennzeichnet, daß die Epitaxialschicht (50) eine Dicke von etwa 150 bis 300 nm besitzt.
15. Transistor nach einem oder mehreren der Ansprüche 11 bis 14, dadurch gekennzeichnet, daß die vorgegebene Dicke der Source- und Drainzonen (24, 26) kleiner als etwa 50 nm ist.
16. Transistor nach Anspruch 15, dadurch gekennzeichnet, daß die Epitaxialschicht (50) eine Dicke von etwa 200 nm besitzt.
17. Transistor nach einem oder mehreren der Ansprüche 11 bis 16, dadurch gekennzeichnet, daß zwischen das Gate (20) und die Hauptfläche (14) des Körpers (12) eine Schicht aus Siliziumoxid (40) eingefügt ist.
18. Transistor nach einem oder mehreren der Ansprüche 11 bis 17, dadurch gekennzeichnet, daß zwischen das Gate (20) und die dotierte einkristalline Siliziumschicht (50) eine Schicht aus Siliziumoxid (40) eingefügt ist.
19. Transistor nach einem oder mehreren der Ansprüche 11 bis 18, dadurch gekennzeichnet, daß auf einer Oberseite (42) des Gates (20) eine Schicht (112) aus Siliziumnitrid vorgesehen ist.
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SE (1) SE8604541L (de)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0315229A2 (de) * 1987-10-05 1989-05-10 Koninklijke Philips Electronics N.V. Verfahren zur Herstellung eines Halbleiterbauelementes mit einer isolierten Gitterstruktur
EP0410390A2 (de) * 1989-07-27 1991-01-30 Seiko Instruments Inc. Verfahren zum Herstellen einer Halbleitervorrichtung
US4998150A (en) * 1988-12-22 1991-03-05 Texas Instruments Incorporated Raised source/drain transistor
EP0415537A2 (de) * 1989-08-29 1991-03-06 Kabushiki Kaisha Toshiba Kontaktstelle für die Schaltung eines Halbleiterbauelementes und Verfahren zu ihrer Herstellung
US5006911A (en) * 1989-10-02 1991-04-09 Motorola, Inc. Transistor device with high density contacts
EP0709880A2 (de) * 1994-10-31 1996-05-01 STMicroelectronics, Inc. Verfahren zur Bildung von erhöhten Source- und Drainzonen in integrierten Schaltungen
US5683924A (en) * 1994-10-31 1997-11-04 Sgs-Thomson Microelectronics, Inc. Method of forming raised source/drain regions in a integrated circuit
DE10212914A1 (de) * 2002-03-22 2003-10-16 Infineon Technologies Ag Herstellungsverfahren für einen Kontakt in einer Halbleiterstruktur und entsprechender Kontakt

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63283161A (ja) * 1987-05-15 1988-11-21 Toshiba Corp 半導体装置とその製造方法
JP2870757B2 (ja) * 1988-05-31 1999-03-17 ソニー株式会社 Ｍｉｓ型トランジスタの製造方法
JP3431647B2 (ja) 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
US5682055A (en) * 1995-06-07 1997-10-28 Sgs-Thomson Microelectronics, Inc. Method of forming planarized structures in an integrated circuit
US6043129A (en) * 1997-06-09 2000-03-28 Integrated Device Technology, Inc. High density MOSFET with raised source and drain regions
US6063676A (en) * 1997-06-09 2000-05-16 Integrated Device Technology, Inc. Mosfet with raised source and drain regions
US6121120A (en) * 1997-08-07 2000-09-19 Nec Corporation Method for manufacturing semiconductor device capable of flattening surface of selectively-grown silicon layer
US5998273A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions
US6022771A (en) * 1999-01-25 2000-02-08 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions and sidewall spacers creating taper-shaped isolation where the source and drain regions meet the gate regions
US6025242A (en) * 1999-01-25 2000-02-15 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions including an insulating spacer by thermal oxidation creating taper-shaped isolation
US5998248A (en) * 1999-01-25 1999-12-07 International Business Machines Corporation Fabrication of semiconductor device having shallow junctions with tapered spacer in isolation region
US6187617B1 (en) 1999-07-29 2001-02-13 International Business Machines Corporation Semiconductor structure having heterogeneous silicide regions and method for forming same
US7831518B2 (en) * 2001-11-20 2010-11-09 Psi Systems, Inc. Systems and methods for detecting postage fraud using an indexed lookup procedure
US7414277B1 (en) * 2005-04-22 2008-08-19 Spansion, Llc Memory cell having combination raised source and drain and method of fabricating same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5664467A (en) * 1979-10-31 1981-06-01 Chiyou Lsi Gijutsu Kenkyu Kumiai Mos type semiconductor device
US4384301A (en) * 1979-11-07 1983-05-17 Texas Instruments Incorporated High performance submicron metal-oxide-semiconductor field effect transistor device structure
JPS584924A (ja) * 1981-07-01 1983-01-12 Hitachi Ltd 半導体装置の電極形成方法
US4476475A (en) * 1982-11-19 1984-10-09 Northern Telecom Limited Stacked MOS transistor
JPS59115562A (ja) * 1982-12-22 1984-07-04 Toshiba Corp Ｍｏｓｆｅｔの製造方法
JPS6014461A (ja) * 1983-07-04 1985-01-25 Hitachi Ltd 相補型絶縁ゲート電界効果トランジスタの製造方法
JPS613461A (ja) * 1984-06-18 1986-01-09 Nec Corp 半導体装置の製造方法
JPS6161463A (ja) * 1984-09-03 1986-03-29 Oki Electric Ind Co Ltd 半導体集積回路素子およびその製造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0315229A2 (de) * 1987-10-05 1989-05-10 Koninklijke Philips Electronics N.V. Verfahren zur Herstellung eines Halbleiterbauelementes mit einer isolierten Gitterstruktur
EP0315229A3 (de) * 1987-10-05 1991-04-17 Koninklijke Philips Electronics N.V. Verfahren zur Herstellung eines Halbleiterbauelementes mit einer isolierten Gitterstruktur
US4998150A (en) * 1988-12-22 1991-03-05 Texas Instruments Incorporated Raised source/drain transistor
EP0410390A2 (de) * 1989-07-27 1991-01-30 Seiko Instruments Inc. Verfahren zum Herstellen einer Halbleitervorrichtung
US6329274B1 (en) 1989-07-27 2001-12-11 Seiko Instruments Inc. Method of producing semiconductor device
EP0410390A3 (en) * 1989-07-27 1993-02-24 Seiko Instruments Inc. Method of producing semiconductor device
EP0415537A3 (en) * 1989-08-29 1991-10-09 Kabushiki Kaisha Toshiba Wiring contact portion of a semiconductor device and method for manufacturing the same
EP0415537A2 (de) * 1989-08-29 1991-03-06 Kabushiki Kaisha Toshiba Kontaktstelle für die Schaltung eines Halbleiterbauelementes und Verfahren zu ihrer Herstellung
US5006911A (en) * 1989-10-02 1991-04-09 Motorola, Inc. Transistor device with high density contacts
EP0709880A2 (de) * 1994-10-31 1996-05-01 STMicroelectronics, Inc. Verfahren zur Bildung von erhöhten Source- und Drainzonen in integrierten Schaltungen
EP0709880A3 (de) * 1994-10-31 1996-10-23 Sgs Thomson Microelectronics Verfahren zur Bildung von erhöhten Source- und Drainzonen in integrierten Schaltungen
US5683924A (en) * 1994-10-31 1997-11-04 Sgs-Thomson Microelectronics, Inc. Method of forming raised source/drain regions in a integrated circuit
US5798278A (en) * 1994-10-31 1998-08-25 Sgs-Thomson Microelectronics, Inc. Method of forming raised source/drain regions in an integrated circuit
DE10212914A1 (de) * 2002-03-22 2003-10-16 Infineon Technologies Ag Herstellungsverfahren für einen Kontakt in einer Halbleiterstruktur und entsprechender Kontakt

Also Published As

Publication number Publication date
US4841347A (en) 1989-06-20
JPS63115376A (ja) 1988-05-19
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KR870004518A (ko) 1987-05-11
SE8604541D0 (sv) 1986-10-23
JPH07120796B2 (ja) 1995-12-20

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