DE2654482C2 - - Google Patents

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Description

Die Erfindung betrifft ein Verfahren zum Herstellen eines Feldeffekttransistors oder eines lateralen Bipolar-Transistors.
Wegen seiner leichten Herstellbarkeit ist der Feldeffekt­ transistor (FET) ein in integrierten Schaltungen weit ver­ breitetes Bauelement. Üblicherweise wird zur Herstellung eines FET auf der Oberfläche eines Siliciumplättchens eine Source- und eine Drainzone geschaffen, die durch eine Kanalzone vonein­ ander getrennt sind. Der Stromfluß durch die Kanalzone wird von einer oberhalb derselben gelegenen isolierten Gate-Elek­ trode gesteuert. Die Schwierigkeit bei der Herstellung dieser Bauelemente besteht darin, den Kanal extrem kurz und genau dimensioniert auszubilden.
Ein strukturell mit dem FET verwandtes Bauelement ist der bipolare Lateraltransistor, bei dem die an einer Oberfläche eines Halbleiterplättchens vorgesehene Emitter- und Kollek­ torzone durch eine kurze Basiszone voneinander getrennt sind. Die Verfügbarkeit auch dieser Vorrichtungen ist durch die bisher bestehende Schwierigkeit begrenzt, extrem kurze und genau dimensionierte Basiszonen an der Oberfläche eines solchen Plättchens zu erzeugen.
In der DE-OS 21 00 224 ist ein Verfahren zum Herstellen eines Halbleiterbauelements beschrieben, bei dem angestrebt wird, die Maskierung in Verbindung mit der Ionenimplan­ tation zu vereinfachen und extrem kleine Halbleiterstrukturen zu verwirklichen. Es wird zunächst nach üblichen Maskiermethoden auf dem Halbleiterkörper eine Maske hergestellt, durch die hindurch Ionen in den Halbleiter­ körper eingetrieben werden, um eine Basiszone zu bilden. Nach weiteren Zwischenschritten zur Erzeugung von Anschlußelektro­ den wird die Oberseite des Halbleiterkörpers mit einer Alu­ miniumschicht überzogen, die eine Isolierschicht und im Be­ reich der Öffnung die Oberseite der Basiszone abdeckt. Durch Maskieren und Ätzen wird dann in der Aluminiumschicht eine im Bereich der früheren Öffnung gelegene verkleinerte Öffnung geschaffen, und durch die Öffnung hindurch werden Ionen in die Basiszone eingetrieben, um eine Emitterzone zu bilden. Die erste und die zweite vertikale Kante werden also definiert durch die als erstes auf die Oberseite des Halbleiterkörpers aufgebrachte Isolierschicht bzw. durch den Innenrand der später aufgebrachten Aluminiumschicht. In einem weiteren Verfahrensschritt wird bei dem bekannten Verfahren das mit der Öffnung versehene Aluminium oxidiert; das dabei ent­ stehende Aluminiumoxid überdeckt die an die Oberfläche der Halbleiteranordnung tretende pn-Sperrschicht zwischen Emitter­ zone und Basiszone, so daß dieser Bereich also nicht mehr - wie vorher - von metallischem Aluminium überdeckt wird.
Der horizontale Abstand der Ränder von Emitterzone einerseits und Basiszone andererseits wird bei diesem bekannten Ver­ fahren also dadurch bestimmt, wie groß die (zweite) Öffnung in der Aluminiumschicht gemacht wird. Dem Abstand dieser Ränder der beiden Dotierstoffzonen (Basiszone und Emitterzone) sind also nach unten Grenzen gesetzt, da aufgrund der übli­ chen Maskiertechnik und der dabei zu berücksichtigenden mög­ lichen seitlichen Verschiebungen Toleranzgrenzen eingehalten werden müssen.
Die US-PS 35 58 366 beschreibt ein Verfahren zum Herstellen eines Halbleiterbauelements, bei dem zur Ionenimplantation eine Zirkonmaske verwendet wird, die nach dem Implantieren oxidiert wird, so daß sich die Masken­ öffnung verkleinert, wobei ein PN-Übergang an der Oberfläche abgedeckt wird. In die kleine Maskenöffnung wird eine Kontaktierung eingebracht. Es ist angegeben (Sp. 6, Z. 25-29 der US-PS), daß verschiedene Halbleitermaterialien in Verbindung mit anderen und weiteren Ionenbom­ bardements zur Herstellung komplizierter Bauelemente, z. B. Transistoren, verwendet werden können.
Aufgabe der Erfindung ist es, ein Verfahren zum Herstellen von Feldeffekttransistoren oder lateralen Bipolar-Transistoren anzugeben, mit dem ohne aufwendige Maskierverfahren sehr schmale Zonen­ bereiche (Kanalzone bzw. Basiszone) erzeugt werden können.
Die Lösung dieser Aufgabe ist im Anspruch 1 ange­ geben, Weiterbildungen der Erfindung erge­ ben sich aus den Unteransprüchen.
Nachstehend ist die Erfindung anhand in der Zeichnung darge­ stellter Ausführungsbeispiele im einzelnen erläutert; es zeigen
Fig. 1 bis 3 schematische Schnittansichten eines Halbleiter­ plättchens in verschiedenen Stadien der Herstellung eines Feldeffekttransistors, und
Fig. 4A und 4B einen nach dem vorliegenen Verfahren herge­ stellten FET bzw. bipolaren Lateraltransistor.
Entsprechend Fig. 1 ist eine n-leitende dünne erste Zone 11 in einem p-leitenden Silicium-Halbleitersubstrat 10 unter Verwen­ dung einer als Maske diendende mit einer Öffnung versehenen Siliciumdioxidschicht 12 beispielsweise durch Diffusion selektiv eingebracht. So­ dann wird (siehe Fig. 2) die Oxidschicht 12 entfernt und eine dünne Oxidschicht 13 (die als die Gate-Oxidschicht vorgesehen ist) wird auf dem Substrat 10 thermisch aufwachsen gelassen.
Als nächstes wird eine relativ dicke Siliciumschicht 15 mit Ausnahme eines mittleren Bereichs des Transistors auf­ gebracht. Dies kann entweder durch einen gleichförmigen Nie­ derschlag und nachfolgendes Enfernen mittleren Bereichs oder durch Begrenzen des anfänglichen Niederschlages zwecks Aus­ schließung des mittleren Bereichs erfolgen. Beide Methoden sind bekannt. Der Zweck der Siliciumschicht 15 ist die Bildung einer Ionenimplantationsmaske mit einer zentralen Öffnung 16. Die Schicht 15 ist daher als solche von ausreichender Dicke, um ihre Durchdringung durch aufgestrahlte Ionen zu verhindern.
Als nächstes werden Dotierstoffe, z. B. Borionen, durch die Masken­ öffnung 16 und durch die Gate-Oxidschicht 13 hindurch implan­ tiert, um im Substrat benachbart zur ersten Zone 11 eine p-leiten­ de Schicht als zweite Zone 17 zu erzeugen. Die Borionen werden in einer Appara­ tur aufgestrahlt, wie dieses durch die Pfeile dargestellt ist, und sie bilden nach Durchdringung der Gate-Oxid­ schicht 13 die zweite Zone 17 in definierter Dicke und mit einem genau gesteuerten Ladungsträgerkonzentrationsprofil. Bei die­ ser Ausführungsform ist die zweite Zone 17 dicker als die erste Zone 11. Bekanntlich wird die Lage der Kanten der zweiten Zone 17 durch die Lage der vertikalen Kanten der Maskierschicht 15 bestimmt. In Fig. 2 und 3 ist dieser Ort durch "A" bezeichnet.
Als nächstes wird (siehe Fig. 3) die Siliciumschicht 15 we­ nigstens teilweise oxidiert, um eine darüberliegende Silicium­ dioxidschicht 19 zu erzeugen. Bei der Oxidation der freiliegen­ den Oberfläche der Siliciumschicht verkleinert sich die Öff­ nung 16 zu einer verkleinerten Maskenöffnung 16′. Dieses deshalb, weil jeweils 0,45 Mikrometer Silicium bei der Oxidation eine ein Mikrometer dicke SiO2-Schicht er­ geben. Sonach ist die Summe der Dicke der Schichten 15 und 19 in Fig. 3 etwas größer als die Gesamtdicke der Schicht 15 in Fig. 2. Demgemäß kann durch Steuerung des Oxidationsausmaßes eine bestimmte Änderung der Größe der Maskenöffnung erreicht werden. Die Methoden zur genauen Steuerung einer Oxidation von Silicium sind allgemein bekannt. Die neue Lage der vertikalen Kante der Maskierschicht 15, 19 ist in Fig. 2 und 3 durch "B" bezeichnet.
Als nächstes wird in der p-leitenden zweiten Zone 17 eine n-leiten­ de Schicht als dritte Zone 18 durch Ionenimplantation eines geeigneten Dotier­ stoffes, beispielsweise Phosphor, erzeugt. Da die Kante der Oxidschicht 19 gegenüber der ursprünglichen Lage der Kante der Siliciumschicht 1 um den Abstand A-B verschoben worden ist, ist die Kante der dritten Zone 18 von der ersten Zone 11 durch einen kleinen Teil 17′ der zweiten Zone 17 getrennt. Dieser schmale p-leitende Abstand 17′ ist beispielsweise zur Bildung eines extrem kurzen Kanals eines FET′s vorgesehen, der zwi­ schen den dann durch die n-Zonen 18 und 11 gebildeten Drain- und Source-Zonen des FET′s gelegen ist. Alternativ können die Zonen 18, 17′ und 11 den Emitter, die Basis bzw. Kollektor eines bipolaren npn-Lateraltransistors bilden. Bei der Bipolar­ transistor-Alternative wird die Gateoxidschicht 13 weggelassen.
Nach der Ionenimplantation wird das Plättchen wie üblich vor­ zugsweise getempert, um die Strahlungsschäden im Kristallgit­ ter auszuheilen und die implantierten Ionen von interstitiel­ len in substitutionelle Gitterplätze zu überführen und dadurch deren elektrische Aktivität zu erhöhen. Gleichfalls kann das Plättchen weiter erhitzt werden, um die implantierten Ionen gegebenenfalls tiefer in das Plättchen einzudiffundieren.
In Fig. 4A ist der grundsätzliche Aufbau nach Fig. 3 - mit elektrischen Kontakten 20 und 22 zu den n-Zonen 18 bzw. 11 und einem elektrischen Kontakt 24 auf der Oxidschicht 13 oberhalb der p-Zone 17′ ergänzt - dargestellt. Die Kontakte 20 und 22 dienen als die Drain- und Source-Kontakte, und der Kontakt 24 dient als der Gatekontakt. Bei der Anordnung nach Fig. 4A han­ delt es sich also um einen allgemein als MOSFET mit n-Kanal be­ zeichneten FET. Obgleich nicht dargestellt, kann die Gateelek­ trode 13, 24 ringförmig sein und die zentrale n-Schicht 18 im wesentlichen umgeben.
In Fig. 4B ist der grundsätzliche Aufbau nach Fig. 3 (ohne Oxidschicht 13) - mit elektrischen Kontakten 26 und 28 zu den n-Zonen 18 bzw. 11 ergänzt - dargestellt. Die Kontakte 26 und 28 dienen als Emitter- und Kollektorkontakt eines bi­ polaren npn-Lateraltransistors. Das p-leitende Substrat 10 (das ohmisch mit der zweiten Zone 17 verbunden ist) kann von unten kontaktiert werden (nicht dargestellt), oder es kann wie dar­ gestellt ein Oberflächenteil der Zone 10 durch den Kontakt 30 kontaktiert sein. Dieser Kontakt zur Zone 10 dient als der Basiskontakt des bipolaren Lateraltransistors.
Anstelle von Silicium, sei es nun polykristallin oder monokristal­ lin, können auch andere Materialien, wie Wolfram oder Germanium, benutzt werden, falls sie die Eigenschaft eines kontrollierten Oberflächenwachstums bei Oxi­ dation oder einer anderen chemischen Behandlung zeigen. Die Dotierung kann auch durch Diffusion erfolgen.

Claims (4)

1. Verfahren zum Herstellen eines Feldeffekttransistors oder eines late­ ralen Bipolar-Transistors, mit folgenden Schritten:
  • - in einem Halbleitersubstrat (10) eines ersten Leitungstyps wird eine erste Zone (11) des entgegengesetzten Leitungs­ typs gebildet,
  • - über dem Substrat wird eine Maske (15) mit einer Masken­ öffnung (16) gebildet, wobei die Öffnung eine erste vertikale Kante besitzt, die über einem Abschnitt der ersten Zone (11) liegt,
  • - unter Verwendung der ersten vertikalen Kante (A) wird eine zweite Zone (17) in dem Substrat gebildet, welche vom gleichen Leitungstyp wie das Substrat ist und sich durch die erste Zone (11) zu dem Substrat (10) hin erstreckt,
  • - die Maskenöffnung (16) wird durch chemische Behandlung des Maskenmaterials verkleinert, so daß eine zweite vertikale Maske (B) definiert wird, die sich in einem vorbestimmten Abstand seitlich entfernt von der ersten vertikalen Kante (A) befindet, und
  • - die zweite Kante (B) der Maske (15) wird dazu verwendet, eine dritte Zone (18) in dem Substrat zu bilden, die von der zweiten Zone (17, 17′) lateral umgeben ist und vom gleichen Leitungstyp wie die erste Zone (10) ist.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Maskenmaterial Silicium ist, und daß das Verkleinern der Maskenöffnung (16) dadurch erfolgt, daß ein Teil der Siliciummaske durch Oxidation in Siliciumdioxid umgesetzt wird.
3. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß die zweite Zone (17) durch Ionenimplantation durch die Maskenöffnung (16) hindurch gebildet wird.
4. Verfahren nach Anspruch 1 und 2, dadurch gekennzeichnet, daß in die dritte Zone (18) nach Oxidieren der Maske durch Ionenimplantation durch die verkleinerte Maskenöffnung (16′) hindurch gebildet wird.
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NL (1) NL7613440A (de)
SE (1) SE418031B (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2802838A1 (de) * 1978-01-23 1979-08-16 Siemens Ag Mis-feldeffekttransistor mit kurzer kanallaenge
US4145233A (en) * 1978-05-26 1979-03-20 Ncr Corporation Method for making narrow channel FET by masking and ion-implantation
US4212683A (en) * 1978-03-27 1980-07-15 Ncr Corporation Method for making narrow channel FET
US4485390A (en) * 1978-03-27 1984-11-27 Ncr Corporation Narrow channel FET
US4294002A (en) * 1979-05-21 1981-10-13 International Business Machines Corp. Making a short-channel FET
US4280855A (en) * 1980-01-23 1981-07-28 Ibm Corporation Method of making a dual DMOS device by ion implantation and diffusion
USRE32613E (en) * 1980-04-17 1988-02-23 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device
US4343082A (en) * 1980-04-17 1982-08-10 Bell Telephone Laboratories, Incorporated Method of making contact electrodes to silicon gate, and source and drain regions, of a semiconductor device
US4758528A (en) * 1980-07-08 1988-07-19 International Business Machines Corporation Self-aligned metal process for integrated circuit metallization
US4366613A (en) * 1980-12-17 1983-01-04 Ibm Corporation Method of fabricating an MOS dynamic RAM with lightly doped drain
US4442589A (en) * 1981-03-05 1984-04-17 International Business Machines Corporation Method for manufacturing field effect transistors
US4691435A (en) * 1981-05-13 1987-09-08 International Business Machines Corporation Method for making Schottky diode having limited area self-aligned guard ring
US5118631A (en) * 1981-07-10 1992-06-02 Loral Fairchild Corporation Self-aligned antiblooming structure for charge-coupled devices and method of fabrication thereof
JPS58137262A (ja) * 1982-02-09 1983-08-15 Seiko Instr & Electronics Ltd 静電誘導半導体装置の製造方法
DE3219888A1 (de) * 1982-05-27 1983-12-01 Deutsche Itt Industries Gmbh, 7800 Freiburg Planares halbleiterbauelement und verfahren zur herstellung
BE897139A (nl) * 1983-06-27 1983-12-27 Bell Telephone Mfg Cy Nov Proces voor het maken van een halfgeleider-inrichting en inrichting hierdoor verkregen
GB2148589B (en) * 1983-10-18 1987-04-23 Standard Telephones Cables Ltd Improvements in intergrated circuits
GB2199694A (en) * 1986-12-23 1988-07-13 Philips Electronic Associated A method of manufacturing a semiconductor device
US4764482A (en) * 1986-11-21 1988-08-16 General Electric Company Method of fabricating an integrated circuit containing bipolar and MOS transistors
US4923824A (en) * 1988-04-27 1990-05-08 Vtc Incorporated Simplified method of fabricating lightly doped drain insulated gate field effect transistors
US5543646A (en) * 1988-09-08 1996-08-06 Mitsubishi Denki Kabushiki Kaisha Field effect transistor with a shaped gate electrode
US4898835A (en) * 1988-10-12 1990-02-06 Sgs-Thomson Microelectronics, Inc. Single mask totally self-aligned power MOSFET cell fabrication process
TW203148B (de) * 1991-03-27 1993-04-01 American Telephone & Telegraph
US5242841A (en) * 1992-03-25 1993-09-07 Texas Instruments Incorporated Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate
US5702967A (en) * 1996-07-22 1997-12-30 Vanguard International Semiconductor Corporation Method of fabricating a deep submicron MOSFET device using a recessed, narrow polysilicon gate structure
JP2001352079A (ja) * 2000-06-07 2001-12-21 Nec Corp ダイオードおよびその製造方法
KR101024638B1 (ko) * 2008-08-05 2011-03-25 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US8202791B2 (en) * 2009-03-16 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for generating two dimensions for different implant energies

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1053046A (de) * 1963-02-25 1900-01-01
US3456168A (en) * 1965-02-19 1969-07-15 United Aircraft Corp Structure and method for production of narrow doped region semiconductor devices
US3406049A (en) * 1965-04-28 1968-10-15 Ibm Epitaxial semiconductor layer as a diffusion mask
US3558366A (en) * 1968-09-17 1971-01-26 Bell Telephone Labor Inc Metal shielding for ion implanted semiconductor device
US3764396A (en) * 1969-09-18 1973-10-09 Kogyo Gijutsuin Transistors and production thereof
US3681147A (en) * 1970-01-22 1972-08-01 Ibm Method for masking semiconductor regions for ion implantation
US3719535A (en) * 1970-12-21 1973-03-06 Motorola Inc Hyperfine geometry devices and method for their fabrication
US3765961A (en) * 1971-02-12 1973-10-16 Bell Telephone Labor Inc Special masking method of fabricating a planar avalanche transistor
US3947299A (en) * 1971-05-22 1976-03-30 U.S. Philips Corporation Method of manufacturing semiconductor devices
US3846822A (en) * 1973-10-05 1974-11-05 Bell Telephone Labor Inc Methods for making field effect transistors

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