JPS63115376A - Ｍｏｓ電界効果トランジスタとその製造法 - Google Patents

Ｍｏｓ電界効果トランジスタとその製造法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はＭＯＳ　ＶＬＳＩ装置における極めて浅いＰ
Ｎ接合に関する。
〔発明の背景〕
集積回路装置の充填密度の向上は一般に個別成分の寸法
を小さくし、これに対応して接合深さその他の成分素子
の寸法を小さくすることにより行われるが、電界効果ト
ランジスタ（以後ＦＥＴと呼ぶ）を小型化する場合は公
知のバンチスルー効果が無用に生ずるのを防ぐだめにそ
の接合深さを樺めて浅くする必要がある。各種成分素子
の寸法を小さくするとその抵抗および／または面抵抗が
増大し、これがＭＯＳ　ＦＥＴのソースおよびドレン領
域のような比較的狭くて浅いドーピング済領域と共にこ
れらの領域を相互接続に使用することが難しく、ソース
とドレンの高い直列抵抗のために駆動電流が減って装置
の性能が低下するという大問題を生ずる。
この問題の解法の１つはソース、ドレン領域の表面を珪
化してその電気抵抗を減することである。
この方法は米国特許第４３８４３０１号に開示されてい
る。この特許にはソース、ドレンの接触表面が金属珪化
物から成るＭＯＳ　ＦＥＴが開示されているが、この構
造にも問題がないわけではない。
すべての耐熱金属またはその珪化物とドーピングされた
シリコンとの間の接触抵抗はその珪化物とシリコンの界
面のドーピング濃度に大きく依存する。一般に低抵抗の
接触を得るにはその界面のシリコンのドーピング濃度が
約１０２０原子／−なければならないが、この様な高ド
ーピング濃度のソース、ドレン領域を極めて浅く作るこ
とは実際上不可能である。
〔発明の概要〕
この発明によってＭＯＳＦＥＴ装置とその製造法を開示
する。このＦＥＴは表面と、その表面上に形成された絶
縁ゲートと、そのゲートの側壁に隣接して形成され、上
記表面から下方１００　ｎｌＴ］未満の深さに拡がるソ
ースおよびドレン領域を含み、その製造法は、 （ａ）絶縁ゲートを形成する段階と、 （至）そのゲートの側壁に隣接して上記表面から深さ１
００　ｎｍ未満に拡がる様にソースおよびドレン領域を
形成する段階と、 （Ｃ）ゲート全体の上に保護層を形成する段階と、（ｄ
）ソースおよびドレン領域の表面に単結晶シリコン層を
形成する段階と、 （ｅ）そのシリコン層をその厚さにほぼ等しい深さまで
ドーピングする段階と、 （ｆ）そのシリコン層上に金属珪化物の層を形成する段
階とを含んでいる。
〔推奨実施例の説明〕
以下の説明および第１図ないし第１０図にはＰ型とＮ型
の領域が示されているが、この表示は例示であってこの
発明の教示を制限するものではない。
以下説明する各装置に対してはすべてＰ型とＮ型を逆に
した構成を持つ装置も等価であることが判る。
第１図ないし第５図は平坦な表面１４を持ち、この例で
は作かにＰ型にドープされたシリコンのような第１の導
電型の材料の基体］２を含む半導体装置１ｏの一部を示
す。第１図に示すように、その平坦な表面１４上には酸
化シリコンのような絶縁利料の比較的薄い層１６が設け
られ、この層１６の上にはこの例では強くＮ型にドープ
された長さ約１ｎｍの多結晶シリコンの絶縁ゲート２０
が当業者に公知の技法で形成される。
この装置１０は次に第１図に２２で示すように、濃度約
１０　　イオン／−で約１０ＫｅＶの比較的低エネルギ
のイオン注入を行って、ゲート２０の側壁２８に隣接し
た極めて浅いソースおよびドレン領域２４．２６を形成
する。この領域２４．２６の基体１２の表面１４からの
深さは約１００１″１ｍ未満とすべきである。次に約８
ＱＯ〜９００°Ｃの水蒸気雰囲気内で酸化物の保護層４
０を生長させる。この酸化工程では多くドープしたシリ
コン表面には比較的厚く、少くドープしたシリコン表面
には比較的薄く酸化物が生長するから１層４０は層１６
より実質的に厚い。層４０は約２００〜５００ｎｍの厚
さに生長しなければならないが、ソースおよびドレン領
域２４．２６上の表面１４に設けられた酸化物層１６は
第２図に示すように約４０〜１００ｎ、ｍより厚くはな
らない。次に装ｆｌｏをプラズマ異方性エツチングして
ソースおよびドレン領域２４．２６の真上の表面１４か
ら層１６の酸化物をすべて除去する。ゲート２０の側壁
２８と頂面４２の酸化物は、第３図に示すように頂面の
酸化物が若干薄くなるが、そのまま残ってゲートを完全
に被覆する。
第４図に示すように、シリコンの露出面１４のソースお
よびドレン領域２４．２６の真上に通常の方法で単結晶
シリコンのエピタキシャル層５０を選択的に生成させる
。この層５０はゲート電極２０の厚さ以上の厚さに生成
させてはならない。次にこの層５０に第４図に５２で示
すように比較的高エネルギの砒素イオン注入を行ってほ
ぼその厚さに等しいかそれより１菫かに少い深さまでそ
の層５０を高濃度にドーフスル。エピタキシャル層５０
の形成中にソース、ドレン領域２４．２５の不純物のい
くらかが上方そのエピタキシャル層５０内に短距離拡散
するから、イオン注入はこの上方拡散領域に充分達する
深さでよく、それがソース、ドレン領域２４．２６の深
さよシ深く拡がらない様に注意すべきである。次にその
高ドープ濃度のエピタキシャル層上にチタンかタングス
テンのような耐熱金属の層を被着し、装置１０を充分加
熱してその耐熱金属を表面１４でシリコンと化合させる
ことにより、耐熱金属珪化物の層５４を形成する。この
層５４は極めて浅いソース、ドレン領域２４．２６に対
して所要の低抵抗接触を形成する。
この発明の他の実施例を第６図ないし第１０図に示す。
ここでは装置１０と同様の構造的特徴を持つ半導体装置
１００の一部が同じ引用番号で示されているが、このよ
うな同様の特徴については説明を省略する。２つの装置
１Ｏ１１００の著しい違いは装置１００が適当な金属ま
たは金属珪化物から成るゲ−）　１１０を持つことであ
る。金属ゲート上には酸化物の保護層４０を生長させる
ことができず、金属珪化物ゲートはドープ濃度の低いシ
リコンと同様の速度で酸化されるであろうから、エピタ
キシャル層５０の生長中ゲート電極の絶縁に他の手段を
用いねばならない。このためゲート１１０の頂面４２に
任意の適当な方法で窒化シリコンの層１１２を形成した
後、装置１００上に例えば第７図に示すようにＣＶＤ処
理等の通常の方法で厚さ約２００〜５００ｎｍの酸化物
層１１４を形成するっ 次に、装置１００を第８図に示すようにプラズマ異方性
エツチングにかけてソース、ドレン領域２４．２６の真
上の表面１４から酸化物層１６．１１４を除去する。す
ると第８図ないし第９図に示すようにゲート１１０の側
壁２８上に酸化物層１１６が残り、上の窒化シリコン層
１１２にその頂面に向って少し入り込む。装置１０と同
様、装置１００のソース、ドレン領域２４．２６上にエ
ピタキシャル層５０を生長させ、この層５ｏにイオン注
入５２を行った後、第９図および第１０図に示すように
その上に耐熱金属珪化物の層５４を形成する。シリコン
珪化物層１１２は通常の方法で任意に除去することがで
きる。
この発明の重要な利点は１ｏｏｎｌＴ］またはそれ以下
の深さしかない浅いソース、ドレン領域に対シテ極めて
低い面抵抗が得られることである。その上、この処理工
程ではＭＯＳＦＥＴのチャンネル領域内への横方向の不
純物拡散が生じない。ゲートの側壁上の酸化物保護層は
比較的厚くできるから、ゲート側壁容量を従来法のＭＯ
ＳＦＥＴのそれより大きくならないように制御すること
ができる。また別の利点はこの装置の表面起伏が、この
発明の処理に特有なゲート電極の部分的埋没のため極め
て平坦になることである。
【図面の簡単な説明】
第１図ないし第５図はこの発明の原理の一実施例を示す
完成までの各段階における半導体装置の一部の断面を示
す概略図、第６図ないし第１０図ばこの発明の他の実施
例を示す第１図々いし第５図と同様の図である。 １２・白基体、１４・・・表面、２ｏ・・・ゲート、２
４・・・・ソース領域、２６・・・ドレン領域、５０・
・・ドープ済単結晶シリコン層、５４・・・耐熱金属珪
化物層。

Claims (2)

    【特許請求の範囲】
  1. （１）表面を持つ本体と、その表面上の絶縁ゲートと、
    そのゲートに隣接し、上記表面から下方所定深さまで拡
    がつて相互間にチャンネル領域を画定する上記本体内の
    ソースおよびドレン領域と、そのソースおよびドレン領
    域の上記表面上にあつてそれとオーム接触するが上記ゲ
    ートからは離れたドーピング済単結晶シリコン層と、そ
    の単結晶シリコン層上の耐熱金属珪化物層とを含むＭＯ
    Ｓ電界効果トランジスタ。
  2. （２）表面と、その表面に形成された絶縁ゲートと、そ
    のゲートに隣接して形成されたソースおよびドレン領域
    とを有するＭＯＳ電界効果トランジスタの製造方法であ
    つて、 （ａ）上記表面上に頂面と１対の側面を有する上記ゲー
    トを形成する段階と、 （ｂ）上記ゲートの上記側面に隣接して上記表面から１
    ００ｎｍ未満の深さまで拡がる上記ソースおよびドレン
    領域を形成する段階と、 （ｃ）上記ゲートの上記頂面と上記１対の側面とに保護
    層を形成する段階と、 （ｄ）上記ソースおよびドレン領域の上記表面に所定厚
    さの単結晶シリコン層を形成する段階と、 （ｅ）上記シリコン層を上記所定厚さにほぼ等しい深さ
    までドーピングする段階と、 （ｆ）上記シリコン層の上に耐熱金属の層を形成する段
    階とを含む方法。
JP61258053A 1985-10-30 1986-10-28 Ｍｏｓ電界効果トランジスタとその製造法 Expired - Fee Related JPH07120796B2 (ja)

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