JPH0350771A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0350771A JPH0350771A JP18668289A JP18668289A JPH0350771A JP H0350771 A JPH0350771 A JP H0350771A JP 18668289 A JP18668289 A JP 18668289A JP 18668289 A JP18668289 A JP 18668289A JP H0350771 A JPH0350771 A JP H0350771A
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- insulating film
- epitaxial growth
- gate insulating
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高集積が可能でかつ高速、低消費電力を特
徴とし、広く電子機器のスイッチング素子やメモリ素子
として用いられる半導体装置に関する。
徴とし、広く電子機器のスイッチング素子やメモリ素子
として用いられる半導体装置に関する。
この発明は半導体基板とゲート絶縁膜との界面よりも上
側にソースとドレインの一部が設けられ、かつ前記界面
よりも上側にある部分の厚みがゲート絶縁膜よりも薄い
ことを構造的特徴としている。
側にソースとドレインの一部が設けられ、かつ前記界面
よりも上側にある部分の厚みがゲート絶縁膜よりも薄い
ことを構造的特徴としている。
また前記界面より下側のソースとドレインの部分の接合
が極めて浅い構造となっている。この発明によるトラン
ジスタにおいては、Ｘｊ≦０．１μｍのソース及びドレ
インを実現することが可能である。
が極めて浅い構造となっている。この発明によるトラン
ジスタにおいては、Ｘｊ≦０．１μｍのソース及びドレ
インを実現することが可能である。
従来の半導体装置の場合、例えばＰチャネルのＭＯＳＦ
ＥＴでは、第２図に示すように半導体基板ｌ上にゲート
絶縁膜３及びゲート電極４が形成され、ソース５及びド
レイン６は、イオン注入を用いてゲートに対して自己整
合的に設けられていた。その場合、ソース５及びドレイ
ン６は半導体基板ｌとゲート絶縁膜３との界面よりも下
側（基板側）に形成され、第４図に示すような不純物ブ
ロファイルを生じていた。
ＥＴでは、第２図に示すように半導体基板ｌ上にゲート
絶縁膜３及びゲート電極４が形成され、ソース５及びド
レイン６は、イオン注入を用いてゲートに対して自己整
合的に設けられていた。その場合、ソース５及びドレイ
ン６は半導体基板ｌとゲート絶縁膜３との界面よりも下
側（基板側）に形成され、第４図に示すような不純物ブ
ロファイルを生じていた。
しかしながら、第２図に示すような構造においては、不
純物プロファイルが第４図に示すようにガウス分布をし
ているために、Ｘｊが約１８００人と大きくチャネル長
を短くしていくと短チヤネル効果を起こしやすいという
問題があった。
純物プロファイルが第４図に示すようにガウス分布をし
ているために、Ｘｊが約１８００人と大きくチャネル長
を短くしていくと短チヤネル効果を起こしやすいという
問題があった。
上記従来技術のもつ問題点を解決するために、この発明
では以下のような手段を講じている。即ち、基板温度が
８５０℃以下という低温で準結晶成長及び選択成長が可
能であり、かつ単原子層オーダーの膜厚制御精度を有す
る分子層エピタキシャル成長法（Ｍｏｌｅｃｕｌａｒ
Ｌａｙｅｒ Ｅｐｉｔａｘｙ ； Ｍ Ｌ Ｅ ）を用
いて、ソース及びドレインを形成する半導体基板表面領
域に膜厚がゲート絶縁膜よりも薄い不純物ドープされた
エピタキシャル成長層を設けて不純物拡散源とすること
により、第１図に示すようなソース・ドレインを有する
ＭＯＳ Ｆ ＥＴを実現している。
では以下のような手段を講じている。即ち、基板温度が
８５０℃以下という低温で準結晶成長及び選択成長が可
能であり、かつ単原子層オーダーの膜厚制御精度を有す
る分子層エピタキシャル成長法（Ｍｏｌｅｃｕｌａｒ
Ｌａｙｅｒ Ｅｐｉｔａｘｙ ； Ｍ Ｌ Ｅ ）を用
いて、ソース及びドレインを形成する半導体基板表面領
域に膜厚がゲート絶縁膜よりも薄い不純物ドープされた
エピタキシャル成長層を設けて不純物拡散源とすること
により、第１図に示すようなソース・ドレインを有する
ＭＯＳ Ｆ ＥＴを実現している。
不純物拡散源となる高不純物濃度（〜１０”ｃｍ−’）
のエピタキシャル成長層の膜厚がゲート絶縁膜よりも薄
いためゲートとソース・ドレインとのショートがなく、
またエピタキシャル成長の工程後、拡散を行うことによ
り、基板とゲート絶縁膜との界面よりも下側（基板側）
に不純物拡散することでオフセント領域を生ずることな
く、極めて浅い接合を有するソース・ドレインが設けら
れた構造が実現される。
のエピタキシャル成長層の膜厚がゲート絶縁膜よりも薄
いためゲートとソース・ドレインとのショートがなく、
またエピタキシャル成長の工程後、拡散を行うことによ
り、基板とゲート絶縁膜との界面よりも下側（基板側）
に不純物拡散することでオフセント領域を生ずることな
く、極めて浅い接合を有するソース・ドレインが設けら
れた構造が実現される。
以下にこの発明の実施例を第１図及び第３図を用いて詳
細に説明する。
細に説明する。
第１図は、この発明の実施例の一つであるＰチャネルＭ
Ｏ３ＦＥＴの構造断面図である。半導体基板１はアンチ
モン（Ｓｂ）が約５×ｌ０Ｉ６ＣＩ１１−３ドープされ
たＮ型基板であ、す、膜厚が約３５０人のゲート絶縁膜
３の上にゲート電極４が設けられている。
Ｏ３ＦＥＴの構造断面図である。半導体基板１はアンチ
モン（Ｓｂ）が約５×ｌ０Ｉ６ＣＩ１１−３ドープされ
たＮ型基板であ、す、膜厚が約３５０人のゲート絶縁膜
３の上にゲート電極４が設けられている。
ＭＬＢ法を用いると、５ｉｆｔに対してはＳｌが析出し
ないため、ゲート絶縁膜３の側壁及びフィールド酸化膜
２の上にはＳｉが全く析出せず、エピタキシャル成長層
の膜厚をゲート絶縁膜３の膜厚以下とすることにより、
ゲート電極４とソース５、ドレイン６との短絡、素子間
のリーク等も生じない構造が得られる。但し、ポリシリ
コンからなるゲート電極４の周囲にはエピタキシャル成
長層と同程度の膜厚のＰ゛ポリシリコンフ形成されてい
る。
ないため、ゲート絶縁膜３の側壁及びフィールド酸化膜
２の上にはＳｉが全く析出せず、エピタキシャル成長層
の膜厚をゲート絶縁膜３の膜厚以下とすることにより、
ゲート電極４とソース５、ドレイン６との短絡、素子間
のリーク等も生じない構造が得られる。但し、ポリシリ
コンからなるゲート電極４の周囲にはエピタキシャル成
長層と同程度の膜厚のＰ゛ポリシリコンフ形成されてい
る。
第１図におけるエピタキシャル成長層の厚さは約３００
人であり、エピタキシャル成長層を設けた後、例えば９
００℃、１０分のアニールを行った場合のボロンのプロ
ファイルを第３図に示す、ソース５又はドレイン６にお
けるボロンの深さ方向の濃度プロファイルは、第３図に
示すようにＸ３〜８００人という極めて浅い接合が形成
されていることを証明している。従って、第１図に示す
本発明によるＭＯＳＦＥＴは、短チヤネル効果を抑制す
るうえで効果的な構造となっている。
人であり、エピタキシャル成長層を設けた後、例えば９
００℃、１０分のアニールを行った場合のボロンのプロ
ファイルを第３図に示す、ソース５又はドレイン６にお
けるボロンの深さ方向の濃度プロファイルは、第３図に
示すようにＸ３〜８００人という極めて浅い接合が形成
されていることを証明している。従って、第１図に示す
本発明によるＭＯＳＦＥＴは、短チヤネル効果を抑制す
るうえで効果的な構造となっている。
この発明により、イオン注入を用いて形成されたソース
・ドレインを有するＭＯＳ Ｆ ＥＴよりも高集積化が
容易な構造を存するＭＯＳ Ｆ ＥＴが実現される。ま
たゲートエツジ部におけるイオン注入によるゲート酸化
膜に対するダメージが全くないＭＯＳ Ｆ ＥＴを製造
することができる。
・ドレインを有するＭＯＳ Ｆ ＥＴよりも高集積化が
容易な構造を存するＭＯＳ Ｆ ＥＴが実現される。ま
たゲートエツジ部におけるイオン注入によるゲート酸化
膜に対するダメージが全くないＭＯＳ Ｆ ＥＴを製造
することができる。
第１図は、本発明の一実施例であるＰチャネルＭＯＳ
Ｆ ＥＴの構造断面図である。第２図は、従来のＰチャ
ネルＭＯＳ Ｆ ＥＴの構造断面図である。 第３図は、第１図のソース・ドレインにおける深さ方向
のボロン濃度プロファイルを示す図である。 第４図は、第２図のソース・ドレインにおける深さ方向
のボロン濃度プロファイルを示す図である。 ｌ ・ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５ ・ ６ ・ ・ ・半導体基板 ・フィールド酸化膜 ・ゲート絶縁膜 ・ゲート電極 ・ソース ・ドレイン ７ ・Ｐ９ポリシリコン 以 上
Ｆ ＥＴの構造断面図である。第２図は、従来のＰチャ
ネルＭＯＳ Ｆ ＥＴの構造断面図である。 第３図は、第１図のソース・ドレインにおける深さ方向
のボロン濃度プロファイルを示す図である。 第４図は、第２図のソース・ドレインにおける深さ方向
のボロン濃度プロファイルを示す図である。 ｌ ・ ・ ２ ・ ・ ３ ・ ・ ４ ・ ・ ５ ・ ６ ・ ・ ・半導体基板 ・フィールド酸化膜 ・ゲート絶縁膜 ・ゲート電極 ・ソース ・ドレイン ７ ・Ｐ９ポリシリコン 以 上
Claims (1)
- 第１導電型の半導体基板と、前記第１導電型と異なる第
２導電型のソース及びドレインと、前記半導体基板の上
に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設
けられたゲート電極とから成る半導体装置において、前
記半導体基板と前記ゲート絶縁膜との界面よりも上側に
前記ソース及び前記ドレインの一部が設けられ、かつ前
記界面よりも上側にある部分の厚さが前記ゲート絶縁膜
よりも薄い構造であることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18668289A JPH0350771A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18668289A JPH0350771A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0350771A true JPH0350771A (ja) | 1991-03-05 |
Family
ID=16192796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18668289A Pending JPH0350771A (ja) | 1989-07-18 | 1989-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0350771A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349224A (en) * | 1993-06-30 | 1994-09-20 | Purdue Research Foundation | Integrable MOS and IGBT devices having trench gate structure |
| JPH08167718A (ja) * | 1994-10-12 | 1996-06-25 | Nec Corp | Ｍｉｓ型ｆｅｔおよびその製造方法 |
| US7361563B2 (en) * | 2004-06-17 | 2008-04-22 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a selective epitaxial growth technique |
| US7611973B2 (en) | 2004-06-17 | 2009-11-03 | Samsung Electronics Co., Ltd. | Methods of selectively forming epitaxial semiconductor layer on single crystalline semiconductor and semiconductor devices fabricated using the same |
| US7855126B2 (en) | 2004-06-17 | 2010-12-21 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same |
| US8703592B2 (en) | 2010-03-19 | 2014-04-22 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices having faceted semiconductor patterns |
-
1989
- 1989-07-18 JP JP18668289A patent/JPH0350771A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349224A (en) * | 1993-06-30 | 1994-09-20 | Purdue Research Foundation | Integrable MOS and IGBT devices having trench gate structure |
| JPH08167718A (ja) * | 1994-10-12 | 1996-06-25 | Nec Corp | Ｍｉｓ型ｆｅｔおよびその製造方法 |
| US7361563B2 (en) * | 2004-06-17 | 2008-04-22 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a selective epitaxial growth technique |
| US7611973B2 (en) | 2004-06-17 | 2009-11-03 | Samsung Electronics Co., Ltd. | Methods of selectively forming epitaxial semiconductor layer on single crystalline semiconductor and semiconductor devices fabricated using the same |
| US7855126B2 (en) | 2004-06-17 | 2010-12-21 | Samsung Electronics Co., Ltd. | Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same |
| US8703592B2 (en) | 2010-03-19 | 2014-04-22 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices having faceted semiconductor patterns |
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