JPH04303963A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04303963A JPH04303963A JP9336291A JP9336291A JPH04303963A JP H04303963 A JPH04303963 A JP H04303963A JP 9336291 A JP9336291 A JP 9336291A JP 9336291 A JP9336291 A JP 9336291A JP H04303963 A JPH04303963 A JP H04303963A
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- Japan
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- film
- bipolar transistor
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- semiconductor device
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- Pending
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 14
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は半導体装置に関し、特に
MOS型電界効果トランジスタとバイポーラトランジス
タを同一基板上に形成したBi−CMOS型半導体装置
に関する。
MOS型電界効果トランジスタとバイポーラトランジス
タを同一基板上に形成したBi−CMOS型半導体装置
に関する。
【0002】
【従来の技術】従来、バイポーラトランジスタとMOS
型電界効果トランジスタを同一基板上に形成したBi−
CMOS型半導体装置は、バイポーラトランジスタの高
速動作,高駆動能力と、MOSトランジスタの低消費電
力動作を両立できる点で優れている。例えば、電子情報
通信学会,技術研究報告SDM89−56「ポリサイド
ゲートBi−CMOSプロセス」のBi−CMOS型半
導体装置を図5に示す。同図はその断面図であり、P型
半導体基板(シリコン基板)1にN+ 型埋込層2及び
P型埋込層3を形成し、この上にN型エピタキシャル層
4を成長させる。このエピタキシャル層には表面から所
定の場所にP型ウェル領域5及びN型ウェル領域7を形
成し、かつ素子間領域にP型分離領域6と素子分離酸化
膜8を形成する。
型電界効果トランジスタを同一基板上に形成したBi−
CMOS型半導体装置は、バイポーラトランジスタの高
速動作,高駆動能力と、MOSトランジスタの低消費電
力動作を両立できる点で優れている。例えば、電子情報
通信学会,技術研究報告SDM89−56「ポリサイド
ゲートBi−CMOSプロセス」のBi−CMOS型半
導体装置を図5に示す。同図はその断面図であり、P型
半導体基板(シリコン基板)1にN+ 型埋込層2及び
P型埋込層3を形成し、この上にN型エピタキシャル層
4を成長させる。このエピタキシャル層には表面から所
定の場所にP型ウェル領域5及びN型ウェル領域7を形
成し、かつ素子間領域にP型分離領域6と素子分離酸化
膜8を形成する。
【0003】次に、ゲート酸化膜9を形成した後、バイ
ポーラトランジスタのP型ベース領域10を形成し、ゲ
ート酸化膜9と同時に形成した酸化膜に窓を開けてエミ
ッタ拡散窓12を開設する。その上で多結晶シリコン膜
11,高融点シリサイド膜14を順次形成し、所定の形
状に加工してゲート電極16及びエミッタ電極17を形
成する。
ポーラトランジスタのP型ベース領域10を形成し、ゲ
ート酸化膜9と同時に形成した酸化膜に窓を開けてエミ
ッタ拡散窓12を開設する。その上で多結晶シリコン膜
11,高融点シリサイド膜14を順次形成し、所定の形
状に加工してゲート電極16及びエミッタ電極17を形
成する。
【0004】その後、NチャンネルMOSトランジスタ
及びPチャンネルMOSトランジスタの低濃度ソース・
ドレイン領域18,19を形成し、ゲート電極側面にサ
イドウォール酸化膜20を形成した上でNチャンネルM
OSトランジスタの高濃度ソース・ドレイン領域21,
PチャンネルMOSトランジスタの高濃度ソース・ドレ
イン領域22と、バイポーラトランジスタのベースコン
タクト領域23を同時に形成する。又、N+ 型エミッ
タ領域15はエミッタ電極17としての多結晶シリコン
膜11から不純物をP型ベース領域10に拡散させるこ
とで形成している。尚、13はコレクタコンタクト領域
である。
及びPチャンネルMOSトランジスタの低濃度ソース・
ドレイン領域18,19を形成し、ゲート電極側面にサ
イドウォール酸化膜20を形成した上でNチャンネルM
OSトランジスタの高濃度ソース・ドレイン領域21,
PチャンネルMOSトランジスタの高濃度ソース・ドレ
イン領域22と、バイポーラトランジスタのベースコン
タクト領域23を同時に形成する。又、N+ 型エミッ
タ領域15はエミッタ電極17としての多結晶シリコン
膜11から不純物をP型ベース領域10に拡散させるこ
とで形成している。尚、13はコレクタコンタクト領域
である。
【0005】
【発明が解決しようとする課題】このように従来のBi
−CMOS型半導体装置では、バイポーラトランジスタ
の高速化とMOSトランジスタの微細化を満足するため
、バイポーラトランジスタのエミッタ領域は多結晶シリ
コン膜を介して不純物を拡散することで高濃度で浅い接
合を形成し、又MOSトランジスタはLDD構造を採用
している。このため、製造工程が増えて製造が繁雑化さ
れ、かつ歩留りが低下するという問題がある。
−CMOS型半導体装置では、バイポーラトランジスタ
の高速化とMOSトランジスタの微細化を満足するため
、バイポーラトランジスタのエミッタ領域は多結晶シリ
コン膜を介して不純物を拡散することで高濃度で浅い接
合を形成し、又MOSトランジスタはLDD構造を採用
している。このため、製造工程が増えて製造が繁雑化さ
れ、かつ歩留りが低下するという問題がある。
【0006】このため、従来ではMOSトランジスタの
ゲート電極を構成する多結晶シリコン膜の一部をエミッ
タ電極として利用することで製造工程の減少を図ってい
るが、エミッタ拡散窓を開設した後に、多結晶シリコン
膜を成長させる前にエミッタ拡散窓に生じた自然酸化膜
を除去しようとすると、MOSトランジスタのゲート酸
化膜の膜厚を低減させてしまうことになるため、自然酸
化膜の除去が困難になり、この結果バイポーラトランジ
スタのhFE(電流増幅率)が大きく変動するという問
題が生じている。本発明の目的はエミッタ拡散窓に生じ
る自然酸化膜の除去を可能としてバイポーラトランジス
タの特性の安定化を図った半導体装置を提供することに
ある。
ゲート電極を構成する多結晶シリコン膜の一部をエミッ
タ電極として利用することで製造工程の減少を図ってい
るが、エミッタ拡散窓を開設した後に、多結晶シリコン
膜を成長させる前にエミッタ拡散窓に生じた自然酸化膜
を除去しようとすると、MOSトランジスタのゲート酸
化膜の膜厚を低減させてしまうことになるため、自然酸
化膜の除去が困難になり、この結果バイポーラトランジ
スタのhFE(電流増幅率)が大きく変動するという問
題が生じている。本発明の目的はエミッタ拡散窓に生じ
る自然酸化膜の除去を可能としてバイポーラトランジス
タの特性の安定化を図った半導体装置を提供することに
ある。
【0007】
【課題を解決するための手段】本発明の半導体装置は、
MOS型電界効果トランジスタのゲート電極を多結晶シ
リコン膜と高融点金属シリサイド膜とで2層に構成し、
かつバイポーラトランジスタのエミッタ電極を前記高融
点金属シリサイド膜の一部で構成する。
MOS型電界効果トランジスタのゲート電極を多結晶シ
リコン膜と高融点金属シリサイド膜とで2層に構成し、
かつバイポーラトランジスタのエミッタ電極を前記高融
点金属シリサイド膜の一部で構成する。
【0008】
【作用】本発明によれば、多結晶シリコン膜を形成した
上でエミッタ拡散窓を開設し、ここに高融点金属シリサ
イド膜を被着してエミッタ電極を形成することになり、
多結晶シリコン膜を形成した後に、ゲート酸化膜に影響
を与えることなくエミッタ拡散窓の自然酸化膜の除去を
可能とする。
上でエミッタ拡散窓を開設し、ここに高融点金属シリサ
イド膜を被着してエミッタ電極を形成することになり、
多結晶シリコン膜を形成した後に、ゲート酸化膜に影響
を与えることなくエミッタ拡散窓の自然酸化膜の除去を
可能とする。
【0009】
【実施例】次に、本発明について図面を参照して説明す
る。図1乃至図4は本発明の一実施例を製造工程順に示
す断面図である。先ず、図1に示すように、P型半導体
基板1にN+ 型埋込層2及びP型埋込層3を形成し、
かつ表面にN型エピタキシャル層4を 1.5〜 2.
0μm程度の厚さに成長させる。次に、NチャンネルM
OSトランジスタ形成領域とバイポーラトランジスタの
絶縁分離領域にP型ウェル領域5とP型分離領域6を形
成し、PチャンネルMOSトランジスタ形成領域にN型
ウェル領域7を形成する。その後、選択酸化法により素
子間領域に素子分離酸化膜8を8000Å程度形成する
。
る。図1乃至図4は本発明の一実施例を製造工程順に示
す断面図である。先ず、図1に示すように、P型半導体
基板1にN+ 型埋込層2及びP型埋込層3を形成し、
かつ表面にN型エピタキシャル層4を 1.5〜 2.
0μm程度の厚さに成長させる。次に、NチャンネルM
OSトランジスタ形成領域とバイポーラトランジスタの
絶縁分離領域にP型ウェル領域5とP型分離領域6を形
成し、PチャンネルMOSトランジスタ形成領域にN型
ウェル領域7を形成する。その後、選択酸化法により素
子間領域に素子分離酸化膜8を8000Å程度形成する
。
【0010】次に、図2に示すように、ゲート酸化膜9
を 150Å程度形成後(ベース領域上のみ酸化膜を厚
く形成してもよい)、バイポーラトランジスタにはP型
ベース領域10を形成する。その上で、全面に多結晶シ
リコン膜11を1500Å形成し、かつバイポーラトラ
ンジスタのエミッタ拡散窓12とコレクタコンタクト領
域13を開設する。
を 150Å程度形成後(ベース領域上のみ酸化膜を厚
く形成してもよい)、バイポーラトランジスタにはP型
ベース領域10を形成する。その上で、全面に多結晶シ
リコン膜11を1500Å形成し、かつバイポーラトラ
ンジスタのエミッタ拡散窓12とコレクタコンタクト領
域13を開設する。
【0011】次に、図3に示すように、高融点金属膜、
ここではタングステンシリサイド(又はモリブデンシリ
サイド)膜14を1500Å形成し、砒素のイオン注入
によりタングステンシリサイド膜14中にN型不純物を
ドープし、熱処理を加えて、タングステンシリサイド膜
14からN型不純物を拡散させ、バイポーラトランジス
タのN+ 型エミッタ領域15を形成する。その後、タ
ングステンシリサイド膜14を所定の形状に加工して、
ゲート電極16及びエミッタ電極17を形成する。
ここではタングステンシリサイド(又はモリブデンシリ
サイド)膜14を1500Å形成し、砒素のイオン注入
によりタングステンシリサイド膜14中にN型不純物を
ドープし、熱処理を加えて、タングステンシリサイド膜
14からN型不純物を拡散させ、バイポーラトランジス
タのN+ 型エミッタ領域15を形成する。その後、タ
ングステンシリサイド膜14を所定の形状に加工して、
ゲート電極16及びエミッタ電極17を形成する。
【0012】次に、図4に示すように、NチャンネルM
OSトランジスタの低濃度ソース・ドレイン領域18,
PチャンネルMOSトランジスタの低濃度ソース・ドレ
イン領域19を形成後、ゲート電極16の側面にサイド
ウォール酸化膜20を形成し、これを利用してNチャン
ネルMOSトランジスタの高濃度ソース・ドレイン領域
21,PチャンネルMOSトランジスタの高濃度ソース
ドレイン領域22及びバイポーラトランジスタのベース
コンタクト領域23を同時に形成する。
OSトランジスタの低濃度ソース・ドレイン領域18,
PチャンネルMOSトランジスタの低濃度ソース・ドレ
イン領域19を形成後、ゲート電極16の側面にサイド
ウォール酸化膜20を形成し、これを利用してNチャン
ネルMOSトランジスタの高濃度ソース・ドレイン領域
21,PチャンネルMOSトランジスタの高濃度ソース
ドレイン領域22及びバイポーラトランジスタのベース
コンタクト領域23を同時に形成する。
【0013】したがって、この製造方法ではエミッタ拡
散窓12は多結晶シリコン膜11を形成した後に形成し
ているため、ゲート酸化膜9は多結晶シリコン膜11で
被覆されており、エミッタ拡散窓12に生じた自然酸化
膜を除去してもゲート酸化膜9の膜厚が低減されること
はない。これにより、エミッタ拡散窓12の自然酸化膜
を確実に除去してエミッタ電極17との良好な接触を得
ることができ、自然酸化膜残りによるバイポーラトラン
ジスタのhFE変動を無くし、特性を安定なものにする
ことができる。
散窓12は多結晶シリコン膜11を形成した後に形成し
ているため、ゲート酸化膜9は多結晶シリコン膜11で
被覆されており、エミッタ拡散窓12に生じた自然酸化
膜を除去してもゲート酸化膜9の膜厚が低減されること
はない。これにより、エミッタ拡散窓12の自然酸化膜
を確実に除去してエミッタ電極17との良好な接触を得
ることができ、自然酸化膜残りによるバイポーラトラン
ジスタのhFE変動を無くし、特性を安定なものにする
ことができる。
【0014】
【発明の効果】以上説明したように本発明は、エミッタ
拡散窓の開口をMOSトランジスタのゲート電極を構成
する多結晶シリコン膜の形成後に行うので、高融点金属
膜を形成する前にエミッタ拡散窓上の自然酸化膜を確実
に除去し、バイポーラトランジスタの特性を安定化する
という効果を得ることができる。又、高融点金属膜から
エミッタ領域を形成するため、エミッタ抵抗が非常に小
さいという利点もある。
拡散窓の開口をMOSトランジスタのゲート電極を構成
する多結晶シリコン膜の形成後に行うので、高融点金属
膜を形成する前にエミッタ拡散窓上の自然酸化膜を確実
に除去し、バイポーラトランジスタの特性を安定化する
という効果を得ることができる。又、高融点金属膜から
エミッタ領域を形成するため、エミッタ抵抗が非常に小
さいという利点もある。
【図1】本発明の半導体装置の一実施例の製造工程を示
す断面図である。
す断面図である。
【図2】図1の次の工程の断面図である。
【図3】図2の次の工程の断面図である。
【図4】図3の次の工程の断面図である。
【図5】従来の半導体装置の一例の断面図である。
1 P型半導体基板
4 N型エピタキシャル層
5 P型ウェル領域
6 N型ウェル領域
9 ゲート酸化膜
10 P型ベース領域
11 多結晶シリコン膜
12 エミッタ拡散窓
14 タングステンシリサイド膜
15 N+ 型エミッタ領域
16 ゲート電極
17 エミッタ電極
Claims (1)
- 【請求項1】 MOS型電界効果トランジスタとバイ
ポーラトランジスタとを含む半導体装置において、MO
S型電界効果トランジスタのゲート電極を多結晶シリコ
ン膜と高融点金属シリサイド膜とで2層に構成し、バイ
ポーラトランジスタのエミッタ電極を前記高融点金属シ
リサイド膜の一部で構成したことを特徴とする半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9336291A JPH04303963A (ja) | 1991-03-30 | 1991-03-30 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9336291A JPH04303963A (ja) | 1991-03-30 | 1991-03-30 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04303963A true JPH04303963A (ja) | 1992-10-27 |
Family
ID=14080179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9336291A Pending JPH04303963A (ja) | 1991-03-30 | 1991-03-30 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04303963A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6521505B2 (en) | 1998-09-10 | 2003-02-18 | Nec Corporation | Manufacturing method of semiconductor device |
US6630409B2 (en) | 2000-03-29 | 2003-10-07 | Nec Electronics Corporation | Method of forming a polycide electrode in a semiconductor device |
-
1991
- 1991-03-30 JP JP9336291A patent/JPH04303963A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6521505B2 (en) | 1998-09-10 | 2003-02-18 | Nec Corporation | Manufacturing method of semiconductor device |
US6630409B2 (en) | 2000-03-29 | 2003-10-07 | Nec Electronics Corporation | Method of forming a polycide electrode in a semiconductor device |
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