JPH04303963A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04303963A JPH04303963A JP9336291A JP9336291A JPH04303963A JP H04303963 A JPH04303963 A JP H04303963A JP 9336291 A JP9336291 A JP 9336291A JP 9336291 A JP9336291 A JP 9336291A JP H04303963 A JPH04303963 A JP H04303963A
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- semiconductor device
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＭＯＳ型電界効果トランジスタとバイポーラトランジス
タを同一基板上に形成したＢｉ−ＣＭＯＳ型半導体装置
に関する。
ＭＯＳ型電界効果トランジスタとバイポーラトランジス
タを同一基板上に形成したＢｉ−ＣＭＯＳ型半導体装置
に関する。
【０００２】
【従来の技術】従来、バイポーラトランジスタとＭＯＳ
型電界効果トランジスタを同一基板上に形成したＢｉ−
ＣＭＯＳ型半導体装置は、バイポーラトランジスタの高
速動作，高駆動能力と、ＭＯＳトランジスタの低消費電
力動作を両立できる点で優れている。例えば、電子情報
通信学会，技術研究報告ＳＤＭ８９−５６「ポリサイド
ゲートＢｉ−ＣＭＯＳプロセス」のＢｉ−ＣＭＯＳ型半
導体装置を図５に示す。同図はその断面図であり、Ｐ型
半導体基板（シリコン基板）１にＮ＋ 型埋込層２及び
Ｐ型埋込層３を形成し、この上にＮ型エピタキシャル層
４を成長させる。このエピタキシャル層には表面から所
定の場所にＰ型ウェル領域５及びＮ型ウェル領域７を形
成し、かつ素子間領域にＰ型分離領域６と素子分離酸化
膜８を形成する。
型電界効果トランジスタを同一基板上に形成したＢｉ−
ＣＭＯＳ型半導体装置は、バイポーラトランジスタの高
速動作，高駆動能力と、ＭＯＳトランジスタの低消費電
力動作を両立できる点で優れている。例えば、電子情報
通信学会，技術研究報告ＳＤＭ８９−５６「ポリサイド
ゲートＢｉ−ＣＭＯＳプロセス」のＢｉ−ＣＭＯＳ型半
導体装置を図５に示す。同図はその断面図であり、Ｐ型
半導体基板（シリコン基板）１にＮ＋ 型埋込層２及び
Ｐ型埋込層３を形成し、この上にＮ型エピタキシャル層
４を成長させる。このエピタキシャル層には表面から所
定の場所にＰ型ウェル領域５及びＮ型ウェル領域７を形
成し、かつ素子間領域にＰ型分離領域６と素子分離酸化
膜８を形成する。
【０００３】次に、ゲート酸化膜９を形成した後、バイ
ポーラトランジスタのＰ型ベース領域１０を形成し、ゲ
ート酸化膜９と同時に形成した酸化膜に窓を開けてエミ
ッタ拡散窓１２を開設する。その上で多結晶シリコン膜
１１，高融点シリサイド膜１４を順次形成し、所定の形
状に加工してゲート電極１６及びエミッタ電極１７を形
成する。
ポーラトランジスタのＰ型ベース領域１０を形成し、ゲ
ート酸化膜９と同時に形成した酸化膜に窓を開けてエミ
ッタ拡散窓１２を開設する。その上で多結晶シリコン膜
１１，高融点シリサイド膜１４を順次形成し、所定の形
状に加工してゲート電極１６及びエミッタ電極１７を形
成する。
【０００４】その後、ＮチャンネルＭＯＳトランジスタ
及びＰチャンネルＭＯＳトランジスタの低濃度ソース・
ドレイン領域１８，１９を形成し、ゲート電極側面にサ
イドウォール酸化膜２０を形成した上でＮチャンネルＭ
ＯＳトランジスタの高濃度ソース・ドレイン領域２１，
ＰチャンネルＭＯＳトランジスタの高濃度ソース・ドレ
イン領域２２と、バイポーラトランジスタのベースコン
タクト領域２３を同時に形成する。又、Ｎ＋ 型エミッ
タ領域１５はエミッタ電極１７としての多結晶シリコン
膜１１から不純物をＰ型ベース領域１０に拡散させるこ
とで形成している。尚、１３はコレクタコンタクト領域
である。
及びＰチャンネルＭＯＳトランジスタの低濃度ソース・
ドレイン領域１８，１９を形成し、ゲート電極側面にサ
イドウォール酸化膜２０を形成した上でＮチャンネルＭ
ＯＳトランジスタの高濃度ソース・ドレイン領域２１，
ＰチャンネルＭＯＳトランジスタの高濃度ソース・ドレ
イン領域２２と、バイポーラトランジスタのベースコン
タクト領域２３を同時に形成する。又、Ｎ＋ 型エミッ
タ領域１５はエミッタ電極１７としての多結晶シリコン
膜１１から不純物をＰ型ベース領域１０に拡散させるこ
とで形成している。尚、１３はコレクタコンタクト領域
である。
【０００５】
【発明が解決しようとする課題】このように従来のＢｉ
−ＣＭＯＳ型半導体装置では、バイポーラトランジスタ
の高速化とＭＯＳトランジスタの微細化を満足するため
、バイポーラトランジスタのエミッタ領域は多結晶シリ
コン膜を介して不純物を拡散することで高濃度で浅い接
合を形成し、又ＭＯＳトランジスタはＬＤＤ構造を採用
している。このため、製造工程が増えて製造が繁雑化さ
れ、かつ歩留りが低下するという問題がある。
−ＣＭＯＳ型半導体装置では、バイポーラトランジスタ
の高速化とＭＯＳトランジスタの微細化を満足するため
、バイポーラトランジスタのエミッタ領域は多結晶シリ
コン膜を介して不純物を拡散することで高濃度で浅い接
合を形成し、又ＭＯＳトランジスタはＬＤＤ構造を採用
している。このため、製造工程が増えて製造が繁雑化さ
れ、かつ歩留りが低下するという問題がある。
【０００６】このため、従来ではＭＯＳトランジスタの
ゲート電極を構成する多結晶シリコン膜の一部をエミッ
タ電極として利用することで製造工程の減少を図ってい
るが、エミッタ拡散窓を開設した後に、多結晶シリコン
膜を成長させる前にエミッタ拡散窓に生じた自然酸化膜
を除去しようとすると、ＭＯＳトランジスタのゲート酸
化膜の膜厚を低減させてしまうことになるため、自然酸
化膜の除去が困難になり、この結果バイポーラトランジ
スタのｈＦＥ（電流増幅率）が大きく変動するという問
題が生じている。本発明の目的はエミッタ拡散窓に生じ
る自然酸化膜の除去を可能としてバイポーラトランジス
タの特性の安定化を図った半導体装置を提供することに
ある。
ゲート電極を構成する多結晶シリコン膜の一部をエミッ
タ電極として利用することで製造工程の減少を図ってい
るが、エミッタ拡散窓を開設した後に、多結晶シリコン
膜を成長させる前にエミッタ拡散窓に生じた自然酸化膜
を除去しようとすると、ＭＯＳトランジスタのゲート酸
化膜の膜厚を低減させてしまうことになるため、自然酸
化膜の除去が困難になり、この結果バイポーラトランジ
スタのｈＦＥ（電流増幅率）が大きく変動するという問
題が生じている。本発明の目的はエミッタ拡散窓に生じ
る自然酸化膜の除去を可能としてバイポーラトランジス
タの特性の安定化を図った半導体装置を提供することに
ある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
ＭＯＳ型電界効果トランジスタのゲート電極を多結晶シ
リコン膜と高融点金属シリサイド膜とで２層に構成し、
かつバイポーラトランジスタのエミッタ電極を前記高融
点金属シリサイド膜の一部で構成する。
ＭＯＳ型電界効果トランジスタのゲート電極を多結晶シ
リコン膜と高融点金属シリサイド膜とで２層に構成し、
かつバイポーラトランジスタのエミッタ電極を前記高融
点金属シリサイド膜の一部で構成する。
【０００８】
【作用】本発明によれば、多結晶シリコン膜を形成した
上でエミッタ拡散窓を開設し、ここに高融点金属シリサ
イド膜を被着してエミッタ電極を形成することになり、
多結晶シリコン膜を形成した後に、ゲート酸化膜に影響
を与えることなくエミッタ拡散窓の自然酸化膜の除去を
可能とする。
上でエミッタ拡散窓を開設し、ここに高融点金属シリサ
イド膜を被着してエミッタ電極を形成することになり、
多結晶シリコン膜を形成した後に、ゲート酸化膜に影響
を与えることなくエミッタ拡散窓の自然酸化膜の除去を
可能とする。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。図１乃至図４は本発明の一実施例を製造工程順に示
す断面図である。先ず、図１に示すように、Ｐ型半導体
基板１にＮ＋ 型埋込層２及びＰ型埋込層３を形成し、
かつ表面にＮ型エピタキシャル層４を １．５〜 ２．
０μｍ程度の厚さに成長させる。次に、ＮチャンネルＭ
ＯＳトランジスタ形成領域とバイポーラトランジスタの
絶縁分離領域にＰ型ウェル領域５とＰ型分離領域６を形
成し、ＰチャンネルＭＯＳトランジスタ形成領域にＮ型
ウェル領域７を形成する。その後、選択酸化法により素
子間領域に素子分離酸化膜８を８０００Å程度形成する
。
る。図１乃至図４は本発明の一実施例を製造工程順に示
す断面図である。先ず、図１に示すように、Ｐ型半導体
基板１にＮ＋ 型埋込層２及びＰ型埋込層３を形成し、
かつ表面にＮ型エピタキシャル層４を １．５〜 ２．
０μｍ程度の厚さに成長させる。次に、ＮチャンネルＭ
ＯＳトランジスタ形成領域とバイポーラトランジスタの
絶縁分離領域にＰ型ウェル領域５とＰ型分離領域６を形
成し、ＰチャンネルＭＯＳトランジスタ形成領域にＮ型
ウェル領域７を形成する。その後、選択酸化法により素
子間領域に素子分離酸化膜８を８０００Å程度形成する
。
【００１０】次に、図２に示すように、ゲート酸化膜９
を １５０Å程度形成後（ベース領域上のみ酸化膜を厚
く形成してもよい）、バイポーラトランジスタにはＰ型
ベース領域１０を形成する。その上で、全面に多結晶シ
リコン膜１１を１５００Å形成し、かつバイポーラトラ
ンジスタのエミッタ拡散窓１２とコレクタコンタクト領
域１３を開設する。
を １５０Å程度形成後（ベース領域上のみ酸化膜を厚
く形成してもよい）、バイポーラトランジスタにはＰ型
ベース領域１０を形成する。その上で、全面に多結晶シ
リコン膜１１を１５００Å形成し、かつバイポーラトラ
ンジスタのエミッタ拡散窓１２とコレクタコンタクト領
域１３を開設する。
【００１１】次に、図３に示すように、高融点金属膜、
ここではタングステンシリサイド（又はモリブデンシリ
サイド）膜１４を１５００Å形成し、砒素のイオン注入
によりタングステンシリサイド膜１４中にＮ型不純物を
ドープし、熱処理を加えて、タングステンシリサイド膜
１４からＮ型不純物を拡散させ、バイポーラトランジス
タのＮ＋ 型エミッタ領域１５を形成する。その後、タ
ングステンシリサイド膜１４を所定の形状に加工して、
ゲート電極１６及びエミッタ電極１７を形成する。
ここではタングステンシリサイド（又はモリブデンシリ
サイド）膜１４を１５００Å形成し、砒素のイオン注入
によりタングステンシリサイド膜１４中にＮ型不純物を
ドープし、熱処理を加えて、タングステンシリサイド膜
１４からＮ型不純物を拡散させ、バイポーラトランジス
タのＮ＋ 型エミッタ領域１５を形成する。その後、タ
ングステンシリサイド膜１４を所定の形状に加工して、
ゲート電極１６及びエミッタ電極１７を形成する。
【００１２】次に、図４に示すように、ＮチャンネルＭ
ＯＳトランジスタの低濃度ソース・ドレイン領域１８，
ＰチャンネルＭＯＳトランジスタの低濃度ソース・ドレ
イン領域１９を形成後、ゲート電極１６の側面にサイド
ウォール酸化膜２０を形成し、これを利用してＮチャン
ネルＭＯＳトランジスタの高濃度ソース・ドレイン領域
２１，ＰチャンネルＭＯＳトランジスタの高濃度ソース
ドレイン領域２２及びバイポーラトランジスタのベース
コンタクト領域２３を同時に形成する。
ＯＳトランジスタの低濃度ソース・ドレイン領域１８，
ＰチャンネルＭＯＳトランジスタの低濃度ソース・ドレ
イン領域１９を形成後、ゲート電極１６の側面にサイド
ウォール酸化膜２０を形成し、これを利用してＮチャン
ネルＭＯＳトランジスタの高濃度ソース・ドレイン領域
２１，ＰチャンネルＭＯＳトランジスタの高濃度ソース
ドレイン領域２２及びバイポーラトランジスタのベース
コンタクト領域２３を同時に形成する。
【００１３】したがって、この製造方法ではエミッタ拡
散窓１２は多結晶シリコン膜１１を形成した後に形成し
ているため、ゲート酸化膜９は多結晶シリコン膜１１で
被覆されており、エミッタ拡散窓１２に生じた自然酸化
膜を除去してもゲート酸化膜９の膜厚が低減されること
はない。これにより、エミッタ拡散窓１２の自然酸化膜
を確実に除去してエミッタ電極１７との良好な接触を得
ることができ、自然酸化膜残りによるバイポーラトラン
ジスタのｈＦＥ変動を無くし、特性を安定なものにする
ことができる。
散窓１２は多結晶シリコン膜１１を形成した後に形成し
ているため、ゲート酸化膜９は多結晶シリコン膜１１で
被覆されており、エミッタ拡散窓１２に生じた自然酸化
膜を除去してもゲート酸化膜９の膜厚が低減されること
はない。これにより、エミッタ拡散窓１２の自然酸化膜
を確実に除去してエミッタ電極１７との良好な接触を得
ることができ、自然酸化膜残りによるバイポーラトラン
ジスタのｈＦＥ変動を無くし、特性を安定なものにする
ことができる。
【００１４】
【発明の効果】以上説明したように本発明は、エミッタ
拡散窓の開口をＭＯＳトランジスタのゲート電極を構成
する多結晶シリコン膜の形成後に行うので、高融点金属
膜を形成する前にエミッタ拡散窓上の自然酸化膜を確実
に除去し、バイポーラトランジスタの特性を安定化する
という効果を得ることができる。又、高融点金属膜から
エミッタ領域を形成するため、エミッタ抵抗が非常に小
さいという利点もある。
拡散窓の開口をＭＯＳトランジスタのゲート電極を構成
する多結晶シリコン膜の形成後に行うので、高融点金属
膜を形成する前にエミッタ拡散窓上の自然酸化膜を確実
に除去し、バイポーラトランジスタの特性を安定化する
という効果を得ることができる。又、高融点金属膜から
エミッタ領域を形成するため、エミッタ抵抗が非常に小
さいという利点もある。
【図１】本発明の半導体装置の一実施例の製造工程を示
す断面図である。
す断面図である。
【図２】図１の次の工程の断面図である。
【図３】図２の次の工程の断面図である。
【図４】図３の次の工程の断面図である。
【図５】従来の半導体装置の一例の断面図である。
１ Ｐ型半導体基板
４ Ｎ型エピタキシャル層
５ Ｐ型ウェル領域
６ Ｎ型ウェル領域
９ ゲート酸化膜
１０ Ｐ型ベース領域
１１ 多結晶シリコン膜
１２ エミッタ拡散窓
１４ タングステンシリサイド膜
１５ Ｎ＋ 型エミッタ領域
１６ ゲート電極
１７ エミッタ電極
Claims (1)
- 【請求項１】 ＭＯＳ型電界効果トランジスタとバイ
ポーラトランジスタとを含む半導体装置において、ＭＯ
Ｓ型電界効果トランジスタのゲート電極を多結晶シリコ
ン膜と高融点金属シリサイド膜とで２層に構成し、バイ
ポーラトランジスタのエミッタ電極を前記高融点金属シ
リサイド膜の一部で構成したことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9336291A JPH04303963A (ja) | 1991-03-30 | 1991-03-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9336291A JPH04303963A (ja) | 1991-03-30 | 1991-03-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04303963A true JPH04303963A (ja) | 1992-10-27 |
Family
ID=14080179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9336291A Pending JPH04303963A (ja) | 1991-03-30 | 1991-03-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04303963A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521505B2 (en) | 1998-09-10 | 2003-02-18 | Nec Corporation | Manufacturing method of semiconductor device |
| US6630409B2 (en) | 2000-03-29 | 2003-10-07 | Nec Electronics Corporation | Method of forming a polycide electrode in a semiconductor device |
-
1991
- 1991-03-30 JP JP9336291A patent/JPH04303963A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6521505B2 (en) | 1998-09-10 | 2003-02-18 | Nec Corporation | Manufacturing method of semiconductor device |
| US6630409B2 (en) | 2000-03-29 | 2003-10-07 | Nec Electronics Corporation | Method of forming a polycide electrode in a semiconductor device |
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