JP3260009B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体技術さらには薄
膜構造のＳＯＩ（Semiconductor On Insulator）上に素
子が形成された半導体装置に適用して特に有効な技術に
関し、例えば該薄膜ＳＯＩ上にＭＯＳトランジスタとバ
イポーラトランジスタが形成された半導体装置に利用し
て有用な技術に関する。

【０００２】

【従来の技術】シリコン基板上に、酸化シリコン膜及び
シリコン膜（膜厚が１０００Å程度）を形成して、薄膜
ＳＯＩ構造の基板を形成し、これにＭＯＳ形のトランジ
スタを形成する技術が、例えば、特開平３−１５５１６
６号公報によって公知である。上記薄膜ＳＯＩに形成さ
れるｎチャネルＭＯＳトランジスタは、例えば、図９に
示すように、ソース・ドレイン３１，３１、及びチャネ
ル形成領域３２が、何れもシリコン薄膜に形成されたｎ
形拡散層及びｐ形拡散層にて構成されている。このよう
に構成されたｎチャネルＭＯＳトランジスタは、特に、
チャネル形成領域３２が浅い拡散層となっているため
（〜１０００Å）、ゲートに電圧が印加されていない状
態でもこの部分に空乏層が現れるようになり、従って、
チャネル部分の寄生容量が小さく、当該ＭＯＳトランジ
スタの高速動作を可能ならしめることが知られている
（所謂、空乏チャネル形ＭＯＳトランジスタ）。

【０００３】近年は、上記空乏チャネル形ＭＯＳトラン
ジスタが形成された薄膜ＳＯＩに、バイポーラトランジ
スタを形成して、高速動作性に優れたＢｉＣＭＯＳ形Ｌ
ＳＩを薄膜ＳＯＩ上に構成する試みが行われるようにな
った。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかにされた。即ち、同一基板の薄膜ＳＯＩ
に、ＭＯＳトランジスタとバイポーラトランジスタを形
成しようとした場合には以下の理由によって、ＳＯＩの
シリコン薄膜の厚さを、素子の厚い方のバイポーラトラ
ンジスタを形成するのに必要な膜厚に合わせて厚くしな
ければならない。即ち、一般的な縦型バイポーラトラン
ジスタは、図１０に示すように、コレクタ領域３４の下
方に、コレクタを引出すための低抵抗半導体層（ｎ⁺形
埋込み層３３）を形成しておかなければならず、この領
域を確保する分だけ薄膜ＳＯＩの上に、更にシリコン膜
をエピタキシャル成長させる必要があり、その膜厚が厚
くなってしまう。然るに、このように厚いシリコン膜を
形成したのでは、上記したＭＯＳトランジスタの素子形
成部分も厚くなってしまいその高速動作性を得ることが
できなくなる。

【０００５】このため、バイポーラトランジスタが形成
される領域のシリコン膜だけ選択的に厚く形成しておい
て、上記したＭＯＳトランジスタの高速動作性を保持し
つつ、ＳＯＩ構造にバイポーラトランジスタを形成する
ことも考えられる。しかし、この場合、ＭＯＳトランジ
スタ形成部とバイポーラトランジスタ形成部との間に段
差が生じ、その後行われるレジスト露光工程等での微細
加工が困難になると云う不具合が生じる。本発明は、か
かる事情に鑑みてなされたもので、薄膜ＳＯＩにＭＯＳ
トランジスタとバイポーラトランジスタとを形成してＢ
ｉＣＭＯＳ形ＬＳＩを構成するに当たり、ＭＯＳトラン
ジスタの高速動作性を保持しつつ、基板全体の平坦化を
図って製造プロセスでの加工精度の向上をも図ることが
できるようにしたバイポーラトランジスタ構造を提供す
ることをその主たる目的とする。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。即ち、上記課題を解決するため、本発明の
半導体装置では、半導体基板の表面に第１の絶縁膜を介
して半導体薄膜を形成しておき、該半導体薄膜に第１の
導電形の拡散層を形成してバイポーラトランジスタのコ
レクタ領域を構成し、該コレクタ領域を囲むように半導
体薄膜に高濃度の第１の導電形の拡散層を形成すると共
に該高濃度の拡散層の上に低抵抗の導電層を形成して、
コレクタ引出し電極を構成し、前記コレクタ領域の上を
覆う第２の絶縁膜に設けられた開口部の内側に当該コレ
クタ領域と接する第２の導電形のベース領域を形成し、
該ベース領域の上を覆う第３の絶縁膜に設けられた開口
部の内側に当該ベース領域と接する第１の導電形のエミ
ッタ領域を構成するようにしている。

【０００７】

【作用】上記構成されたバイポーラトランジスタは、そ
のコレクタ領域が、半導体薄膜に形成された高濃度の第
１の導電形の拡散層及びその上に形成された低抵抗導電
層にて構成されているので、従来の縦型バイポーラトラ
ンジスタに必要であった、コレクタ用の埋込み層が不要
となり、当該半導体薄膜上に、ＭＯＳトランジスタと略
等しい厚さでバイポーラトランジスタを構成することが
できる。

【０００８】

【実施例】以下、本発明の一実施例を、図１〜図６を参
照して説明する。図１は、薄膜ＳＯＩ上にＭＯＳトラン
ジスタ１０とバイポーラトランジスタ２０が形成された
半導体集積回路装置の断面図である。該集積回路装置の
基体は、シリコン基板１、酸化シリコン膜２、及び、単
結晶シリコン薄膜３によって構成され、このうち酸化シ
リコン膜２、シリコン薄膜３が薄膜ＳＯＩ構造を形成す
る。尚、本実施例の薄膜ＳＯＩは単結晶シリコン薄膜３
の膜厚が１０００Å以下となっている。

【０００９】薄膜ＳＯＩには、ｎ形ＭＯＳトランジスタ
１０、ｎｐｎ形バイポーラトランジスタ２０、更にはｐ
形ＭＯＳトランジスタが形成されて、ＢｉＣＭＯＳ形の
ＬＳＩを構成している。以下、ＭＯＳトランジスタに係
わる説明はｎ形ＭＯＳトランジスタについてのみ行い、
ｐ形ＭＯＳトランジスタの構造及びその製造方法の説明
は省略する。

【００１０】上記ｎ形ＭＯＳトランジスタ１０は、上記
シリコン薄膜３に形成されたｎ⁺形拡散層１１，１１に
よって、そのソース・ドレイン領域が構成され、その間
のｐ形拡散層１２によってチャネル形成領域が構成され
る。そして、上記ｐ形拡散層１２の上面には、酸化シリ
コン膜１５が形成されて、ＭＯＳトランジスタのゲート
酸化膜を構成する。更にこのゲート酸化膜１５の上には
ｎ形不純物が導入されたポリシリコン膜１６が形成さ
れ、これがゲート電極を構成する。

【００１１】又、上記ｎ⁺形拡散層１１，１１の上面に
は、以下の理由によって、ポリサイド膜１３，１３が形
成されている。即ち、上記ＭＯＳトランジスタ１０は、
ソース・ドレイン領域１１，１１がシリコン薄膜３（〜
１０００Å）に形成されているため、ソース・ドレイン
領域の各々の電流経路の断面積が小さく、高抵抗とな
る。従って、この経路を伝播する信号の速度が低下し、
ひいては、ＭＯＳトランジスタ１０の動作性が低下す
る。そこで、上記のようにソース・ドレイン領域（ｎ⁺
拡散層）１１，１１の上面に低抵抗のポリサイド膜１
３，１３を形成して、当該ソース・ドレイン領域の抵抗
を下げるようにしている。

【００１２】又、上記ｎＭＯＳトランジスタのゲート電
極は、ｎ形不純物が導入されたポリシリコン膜１６にて
形成されている。このようにしておくのは、当該ｎ形の
ゲート電極に正の電圧を印加したときにゲート酸化膜１
５を挟んで位置するチャネル形成領域（ｐ形拡散層１
２）に負の電荷を存在しやすくするためであり、これに
より、ゲート電圧が低いときにも動作し易くなる。この
ことは逆の導電形の場合、即ち、ｐＭＯＳトランジスタ
についても同様であり、ｐＭＯＳトランジスタでは、ゲ
ート電極を、ｐ形不純物が導入されたポリシリコン層に
よって構成すればよい。

【００１３】又、バイポーラトランジスタ（ｎｐｎ形バ
イポーラトランジスタ）２０では、シリコン薄膜３に形
成されたｎ形拡散層２２がコレクタ領域を構成し、その
周辺に形成されたｎ⁺形拡散層２１，２１、及びポリサ
イド膜２３，２３がコレクタ引出し電極を構成してい
る。尚、ｎ⁺形拡散層２１，２１上に、ポリサイド膜２
３，２３を設けておく理由は、上記したＭＯＳトランジ
スタのソース・ドレイン領域に設けられたポリサイド膜
１３，１３と同様、その抵抗値を低下させるためであ
る。このようにコレクタ引出し電極の抵抗値を下げるこ
とができるため、当該バイポーラトランジスタ２０に
は、従来の縦型バイポーラトランジスタに設けられてい
たｎ⁺埋込み層（図１０の拡散層３３）が不要となり、
バイポーラトランジスタをＭＯＳトランジスタと同等の
膜厚で形成することができるようになる。

【００１４】上記ｎ形拡散層２１，２１及びポリサイド
膜２３，２３の上には、これらを覆うように酸化シリコ
ン膜２４が形成されており、該酸化シリコン膜２４の上
には、ｐ形不純物が導入されたシリコン膜２５が形成さ
れている。このｐ形シリコン膜２５は、上記酸化シリコ
ン膜２４に設けられた開口部２４Ａを介してその一部
が、前記ｎ形拡散層２２に接するようになっている。し
かして、このｐ形シリコン膜２５がｎｐｎ形バイポーラ
トランジスタのベース領域を構成する。このｐ形シリコ
ン膜２５の上には、更に、酸化シリコン膜２６を介して
ｎ形ポリシリコン膜２７が形成され、上記酸化シリコン
膜２６の開口部２６Ａを介して、該ｎ形ポリシリコン膜
２７の一部が、前記ｐ形シリコン膜２５に接し、このｐ
形ポリシリコン膜２７がバイポーラトランジスタのエミ
ッタ領域を構成している。

【００１５】次に、上記２種類のトランジスタ１０，２
０が形成された半導体集積回路装置の製造方法の一例
を、図２〜図６に従って説明する。 先ず、シリコン基板１上に酸化シリコン膜２を形成
し、その上にシリコンを１０００Å程度の膜厚となるよ
うにシリコンをエピタキシャル成長させてシリコン薄膜
３を堆積さる（薄膜ＳＯＩ構造）。 シリコン薄膜３の、上記ｎＭＯＳ形トランジスタ１０
が形成される領域（図中左側）にｐ形不純物を導入して
ｐ形半導体層３Ａを形成し、一方、上記ｎｐｎ形バイポ
ーラトランジスタ２０が形成される領域にｎ形不純物を
導入してｎ形半導体層３Ｂを形成する。（尚、ｐＭＯＳ
形トランジスタが形成される領域（図示省略）にはｎ形
不純物が導入されてｎ形半導体層が形成される。） 上記ｎ形不純物、ｐ形不純物が夫々導入されたシリコ
ン薄膜３上に、高濃度にｎ形不純物が導入されたポリサ
イド膜４を形成し、その上に酸化シリコン膜５を形成す
る。そして、上記ポリサイド膜４と酸化シリコン膜５
を、ＭＯＳトランジスタのソース・ドレイン領域、バイ
ポーラトランジスタのコレクタ引出し電極が形成される
領域にのみ残して、それ以外を例えばドライエッチング
により除去する。そして、これにアニールを施して、ポ
リサイド膜４からソース・ドレイン領域及びコレクタ引
出し電極領域にｎ形不純物を拡散させて、ここにｎ⁺拡
散層１１，１１，２３，２３を形成する。ここまでの工
程で得られたデバイス構造を図２に示す。 上記得られたデバイス構造（図２）の全面に、図３に
示すように、酸化シリコン９Ａをデポジションし、これ
に異方性のドライエッチングを施して、上記ＭＯＳトラ
ンジスタのソース・ドレイン領域のポリサイド膜１３，
１３の壁面、及びバイポーラトランジスタのコレクタ引
出し電極上のポリサイド膜２３，２３の壁面に酸化シリ
コンのサイドウォール９ａ，９ｂ（図４）を形成する。 この構造の全面にシリコン膜６をエピタキシャル成長
にて形成し、これにｐ形不純物を導入し、更に当該シリ
コン膜６をドライエッチングしてバイポーラトランジス
タのベース領域（２５）にのみ、当該ｐ形シリコン膜６
を残すようにする。ここまでの工程で得られたデバイス
構造を図４に示す。ところで、上記エピタキシャル成長
されたシリコン膜６は、上記したｐ形拡散層２２と接す
る部位（真性ベース領域）２５ａが単結晶シリコンとな
り、それ以外の部位２５ｂ，２５ｂがポリシリコンとな
る。従って、バイポーラトランジスタの真性ベース領域
では、結晶が安定化してトランジスタの動作特性が向上
し、一方、それ以外の部位に関しては、その低抵抗化が
図られる。 図４のデバイス構造の全面に、更に酸化シリコン膜９
Ｂを堆積させ、該酸化シリコン膜９ＢのＭＯＳトランジ
スタのゲート電極が形成される部分、バイポーラトラン
ジスタのエミッタ領域に相当する部分に夫々開口部を設
け、更にこの上に酸化シリコン膜９Ｃを堆積させる（図
５）。そして、これに異方性エッチングを施して、各開
口部の内側にサイドウォール９ｃ，９ｄ，９ｅ，９ｆを
形成する（図５中破線で示す）。 上記異方性エッチングによって露出した開口部内側の
シリコン膜表面に、ＭＯＳトランジスタのゲート電極形
成領域に相当する部分に酸化シリコン膜１５を形成し、
これをＭＯＳトランジスタのゲート酸化膜とする。 更に、ポリシリコン８を全面に堆積させ、これにｎ形
不純物を導入する（図６）。そして、これを所定形状に
パターニングして、ＭＯＳトランジスタのゲート電極１
６、バイポーラトランジスタのエミッタ領域２７とし、
図１に示すデバイス構造を得る。

【００１６】以上、詳述したように本実施例の半導体集
積回路装置では、薄膜ＳＯＩに形成されたＭＯＳトラン
ジスタのソース・ドレイン領域を構成する拡散層の上に
ポリサイド膜が形成されているので、ソース・ドレイン
間の低抵抗化が図られている、所謂「空乏形ＭＯＳトラ
ンジスタ」において、ソース・ドレイン領域を構成する
拡散層部分の低抵抗化が図られ、ＭＯＳトランジスタ全
体の動作特性が向上する。又、薄膜ＳＯＩに形成された
バイポーラトランジスタは、上記ポリサイド膜の存在に
よってそのコレクタ抵抗が低減されているので、従前の
縦型バイポーラトランジスタに設けられていた埋込み層
を設ける必要がなくなり、ＭＯＳトランジスタと略等し
い膜厚でその素子形成が行えるようになる。更に、ＭＯ
Ｓトランジスタ、バイポーラトランジスタともにサイド
ウォールを用いて導電層間の電気的な分離が行われてい
るので、自己整合を用いた高集積化が図られる。又、同
一の薄膜ＳＯＩにＭＯＳトランジスタとバイポーラトラ
ンジスタを形成するに当たって、共用できる製造プロセ
スが多く、プロセスの簡略化が図られる。

【００１７】尚、上記実施例ではベース領域を構成する
ｐ形ポリシリコン膜で形成しているが、真性ベース領域
以外の部位をポリサイド膜として、ベース抵抗を更に低
減させるようにしてもよい。又、上記ベース領域を構成
するシリコン膜６に代えて、ＳｉＧｅ膜を用いてもよ
い。これによりバイポーラトランジスタの高速動作性を
更に向上させることができる。又、上記実施例で低抵抗
化のために用いたポリサイド膜に代えて、他の低抵抗の
導電層（例えばシリサイド、金属層等）を用いるように
してもよい。尚、当該薄膜ＳＯＩ上に、ｎｐｎバイポー
ラトランジスタのベース用のｐ形シリコン膜を形成する
際に、ｐ形ＭＯＳトランジスタのゲート電極を、同時に
形成すればプロセスの簡略化が図られる。

【００１８】図７，図８は、薄膜ＳＯＩ上に形成される
バイポーラトランジスタの第１の変形例及び第２の変形
例を示すデバイスの断面図である。このうち図７は、ｎ
ｐｎ形バイポーラトランジスタの真性ベース領域を、薄
膜ＳＯＩのシリコン薄膜３に形成されたｐ形拡散層４１
にて構成し、この領域を囲むように該シリコン薄膜に形
成されたｎ⁺形拡散層４２，４２にてコレクタ領域を構
成している。このバイポーラトランジスタにおいても上
記ｎ⁺形拡散層４２，４２の上には、ポリサイド膜４
３，４３が形成されて、コレクタ領域の低抵抗化が図ら
れている。更に、このバイポーラトランジスタでは、コ
レクタ領域及びこれに導電接続されている上記ポリサイ
ド膜４３，４３と、ベース引出し電極を構成するｐ⁺形
半導体層４６，４６とは、酸化シリコン膜４４，４４及
び酸化シリコンによって構成されたサイドウォール４
５，４５によって絶縁されている。かかる構造のバイポ
ーラトランジスタも上記第１実施例のバイポーラトラン
ジスタ同様に、薄膜ＳＯＩに、ＭＯＳトランジスタと略
同じ膜厚にて形成することができる。尚、この変形例の
ポリサイド膜４３，４３に代えて、当該コレクタ領域の
上面に他の低抵抗の導電層（例えば、ポリシリコン、シ
リサイド、金属膜）等を形成するようにしてもよい。
尚、図中４７はエミッタ領域を構成するｎ形のポリシリ
コン膜、４８は酸化シリコン膜である。

【００１９】一方、図８は、ベース領域を、ｐ⁺形のポ
リシリコンからなるサイドウォールで構成したバイポー
ラトランジスタを示す断面図である。即ち、この変形例
では、薄膜ＳＯＩのシリコン薄膜３にｎ⁺形拡散層５
２，５２が、更にその上に酸化シリコン膜５３，５３が
形成されている。そしてこれらｎ⁺形拡散層５２，５
２、酸化シリコン膜５３，５３には、開口部が設けら
れ、その上にｐ⁺形シリコン膜５５が形成されると共
に、前記開口部の側壁にｐ⁺形のサイドウォール５４，
５４が形成されている。そして、上記ｎ⁺形拡散層５
２，５２がコレクタ領域を構成し、上記ｐ⁺形シリコン
膜５５，５５及びｐ⁺形サイドウォール５４，５４がベ
ース領域を構成している（サイドウォール５４，５４が
真性ベース領域となっている）。上記構成とすることに
より、上記第１実施例のバイポーラトランジスタ同様
に、薄膜ＳＯＩに、ＭＯＳトランジスタと略同じ膜厚の
トランジスタを形成することができる。尚、図中５６は
エミッタ領域を構成するｎ形のポリシリコン膜、５７は
酸化シリコン膜である。

【００２０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、本
実施例では、ｎ形ＭＯＳトランジスタのゲート電極をｎ
形のポリシリコン膜にて形成する例を示したが、他の導
電層を用いてゲート電極を構成するようにしてもよい。
又、本実施例では、薄膜ＳＯＩにｎｐｎ形バイポーラト
ランジスタが形成されたＬＳＩを例に示したが、ｐｎｐ
トランジスタが形成されたＬＳＩに本発明を適用しても
よい。

【００２１】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＢｉＣ
ＭＯＳ構造のＬＳＩ技術に適用した場合について説明し
たが、この発明はそれに限定されるものでなく、ＭＯＳ
トランジスタ若くはバイポーラトランジスタが形成され
た半導体装置一般に利用することができる。

【００２２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。同一の薄膜ＳＯＩにＭＯＳトランジス
タとバイポーラトランジスタとを形成するに当たり、バ
イポーラトランジスタをＭＯＳトランジスタと略等しい
膜厚にて形成することができ、トランジスタの高速動作
性を保持しつつ、基板全体の平坦化が図られる。

【図面の簡単な説明】

【図１】薄膜ＳＯＩ上にＭＯＳトランジスタ１０とバイ
ポーラトランジスタ２０が形成された、本実施例の半導
体集積回路装置の断面図である。

【図２】本実施例のデバイス構造のプロセスフロー示す
断面図のうち、シリコン薄膜上のポリサイド膜４、酸化
シリコン膜５をドライエッチングした状態を示す断面図
である。

【図３】デバイス構造のプロセスフローのうち図２の構
造の全面に、酸化シリコン９Ａをデポジションした状態
を示す断面図である。

【図４】デバイス構造のプロセスフローのうち図３の酸
化シリコン膜に異方性ドライエッチングを施して酸化シ
リコンのサイドウォール９ａ，９ｂを形成し、ｐ形シリ
コン膜６を形成してドライエッチングしベース領域を形
成した状態を示す断面図である。

【図５】デバイス構造のプロセスフローのうち図４の構
造の全面に、酸化シリコンをデポジションした状態を示
す断面図である。

【図６】図５の酸化シリコン膜に異方性のエッチングを
行いサイドウォールを形成し、これにゲート酸化膜を形
成し、更にポリシリコンを全面に堆積させた状態を示す
断面図である。

【図７】薄膜ＳＯＩ上に形成されるバイポーラトランジ
スタの第１の変形例を示すデバイスの断面図である。

【図８】薄膜ＳＯＩ上に形成されるバイポーラトランジ
スタの第２の変形例を示すデバイスの断面図である。

【図９】従来の薄膜ＳＯＩに形成されたＭＯＳトランジ
スタの構造を示す断面図である。

【図１０】従来の縦型バイポーラトランジスタの構造を
示す断面図である。

【符号の説明】

１ シリコン基板 ２ 酸化シリコン膜 ３ シリコン薄膜 ４ ポリサイド膜 ９ａ〜９ｆ サイドウォール １０ ＭＯＳトランジスタ １１ ソース・ドレイン領域 １２ チャネル形成領域 １６ ゲート電極 ２０ バイポーラトランジスタ ２１，２３ コレクタ引出し電極 ２２ コレクタ領域 ２５ ベース領域 ２７ ミッタ領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小高 雅則 東京都青梅市今井2326番地 株式会社 日立製作所デバイス開発センタ内 (72)発明者 池田 隆英 東京都青梅市今井2326番地 株式会社 日立製作所デバイス開発センタ内 (56)参考文献 特開 平５−114734（ＪＰ，Ａ) 特開 平３−131062（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8249 H01L 21/331 H01L 27/06 H01L 27/12 H01L 29/73

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の表面に第１の絶縁膜を介し
   て半導体薄膜が形成され、 該半導体薄膜に第１の導電形の拡散層が形成されてバイ
   ポーラトランジスタのコレクタ領域が構成され、 該コレクタ領域を囲むように半導体薄膜に高濃度の第１
   の導電形の拡散層が形成されると共に該高濃度の拡散層
   の上に低抵抗の導電層が形成されてコレクタ引出し電極
   が構成され、 前記コレクタ領域の上を覆う第２の絶縁膜に設けられた
   開口部の内側に当該コレクタ領域と接する第２の導電形
   ベース領域が形成され、 該ベース領域の上を覆う第３の絶縁膜に設けられた開口
   部の内側に当該ベース領域と接する第１の導電形エミッ
   タ領域が形成されていることを特徴とする半導体装置。
2. 【請求項２】 半導体基板の表面に第１の絶縁膜を介し
   て半導体薄膜が形成され、該半導体薄膜に第１の導電形
   の拡散層が形成されてコレクタ領域とされ、該コレクタ
   領域を囲むように半導体薄膜に高濃度の第１の導電形の
   拡散層が形成されると共に該高濃度の拡散層の上に低抵
   抗の導電層が形成されてコレクタ引出し電極とされ、前
   記コレクタ領域の上を覆う第２の絶縁膜に設けられた開
   口部の内側に当該コレクタ領域と接する第２の導電形ベ
   ース領域が形成され、該ベース領域の上を覆う第３の絶
   縁膜に設けられた開口部の内側に当該ベース領域と接す
   る第１の導電形エミッタ領域が形成されてなるバイポー
   ラトランジスタと、 半導体基板の表面に第１の絶縁膜を介して半導体薄膜が
   形成され、該半導体薄膜に第１の導電形の拡散層が形成
   されてＭＯＳ形トランジスタのチャネル形成領域が構成
   され、該チャネル形成領域の表面にゲート酸化膜が形成
   され、前記チャネル形成領域を挟むように前記半導体薄
   膜にソース領域若くはドレイン領域としての一対の高濃
   度の第２の導電形の拡散層が形成されると共に該高濃度
   の拡散層の上に一対の導電層が形成されて前記ゲート酸
   化膜上に第２の導電形の半導体層からなるゲート電極が
   形成されてなるＭＯＳ形トランジスタと、 を有する半導体装置を製造するに当たり、前記エミッタ
   領域を構成する半導体層と、前記ゲート電極を構成する
   半導体層とを同一工程で形成することを特徴とする半導
   体装置の製造方法。