JP3352941B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関する。

【０００２】

【従来の技術】従来のバイポーラトランジスタの構成を
図１１を参照して説明する。この従来のバイポーラトラ
ンジスタにおいては、シリコン基板８１にディープトレ
ンチ素子分離絶縁膜８３ａによって素子分離された素子
領域８２，８２ａが形成されている。この素子領域８
２，８２ａはシャロウトレンチ素子分離絶縁膜８３によ
ってベース形成予定領域８２とコレクタ形成予定領域８
２ａに分離されている。

【０００３】ベース形成予定領域８２上にはベースエピ
タキシャル層８４が形成されている。このベースエピタ
キシャル層８４と同層となる多結晶シリコン層８４ａが
ベース形成予定領域８２を囲む絶縁膜８３上に形成され
ている。またコレクタ形成予定領域８２ａ上にはコレク
タエピタキシャル層８４ｂが形成されている。

【０００４】ベースエピタキシャル層８４の表面領域に
はエミッタ領域９２が形成されている。またこのエミッ
タ領域９２上に開孔を有する絶縁膜（エッチングストッ
パ膜とも言う）８５がベースエピタキシャル層８４上に
形成されている。そして上記絶縁膜８５およびベースエ
ピタキシャル層８４上に多結晶シリコンからなるベース
引出し電極８６が形成されている。ベース引出し電極８
６にはエミッタ領域９２上に開孔が設けられており、こ
の開孔は絶縁膜８５の開孔よりも大きい。

【０００５】ベース引出し電極８６に設けられた開孔の
側部に絶縁物からなるスペーサ膜９３が形成されてい
る。

【０００６】またエミッタ領域９２と電気的に接続され
る多結晶シリコンからなるエミッタ電極９０が上記開孔
を埋込むように形成されている。

【０００７】このエミッタ電極９０はベース引出し電極
８６とはスペーサ膜９３によって電気的絶縁されてい
る。

【０００８】一方、コレクタエピタキシャル層８４ｂ上
には多結晶シリコンからなるコレクタ電極８６ａが形成
されている。

【０００９】ベース引出し電極８６、コレクタ電極８６
ａ、およびエミッタ電極９０の表面には高融点金属シリ
サイド膜９４が形成され、低抵抗化が図られている。こ
れらのベース引出し電極８６、コレクタ電極８６ａ、お
よびエミッタ電極９０上には層間絶縁膜９６が形成され
ている。そしてこの層間絶縁膜９６には上記各電極８
６，８６ａ，９０とのコンタクトを取るためのコンタク
ト孔が開孔されている。これらのコンタクト孔を埋込む
ように金属からなる金属電極９８ａ，９８ｂ，９８ｃが
形成されている。

【００１０】次に上記従来のバイポーラトランジスタの
製造方法を図１２を参照して説明する。

【００１１】まず図１２（ａ）に示すようにシリコン基
板８１にトレンチを形成し、このトレンチを絶縁膜８３
で埋込むことにより素子分離を行い、素子領域８２を形
成する。次に第１導電型（例えばｐ型）の不純物を導入
しながらエピタキシャル成長を行うことにより、素子領
域８２上にはベース層となる単結晶シリコン層（ベース
エピタキシャル層ともいう）８４を形成するとともに、
素子分離絶縁膜８３上には多結晶シリコン層８４ａを形
成する（図１２（ｂ）参照）。続いて基板表面に例えば
ＳｉＯ₂ からなる酸化膜を堆積し、パターニングするこ
とにより、エッチングストッパ膜８５を形成する（図１
２（ｂ）参照）。

【００１２】次に基板全面に多結晶シリコン膜を堆積
し、続いてこの多結晶シリコン膜に第１導電型の不純物
を注入した後、この多結晶シリコン膜、および多結晶シ
リコン層８４ａの一部を異方性エッチング（例えばＲＩ
Ｅ（Reactive Ion-Etching））によって除去し、多結晶
シリコンからなるベース引出し電極８６を形成する（図
１２（ｃ）参照）。

【００１３】次に基板全面に酸化膜８７を堆積し、エミ
ッタが形成される領域上の酸化膜８７およびベース引出
し電極８６を異方性エッチングを用いて除去し、底面に
エッチングストッパ膜８５が露出する開孔８８を形成す
る（図１２（ｄ）参照）。

【００１４】次に、基板全面に窒化膜を堆積し、ＲＩＥ
等の異方性エッチングを用いてエッチングを行うことに
より開孔８８の側部に窒化物からなる側壁膜８９を形成
する（図１２（ｅ）参照）。続いて異方性エッチングを
用いて開孔８８の底面に露出しているエッチングストッ
パ膜８５を除去し、エピタキシャル層８４を露出させる
（図１２（ｅ）参照）。

【００１５】次にこうして形成されたエミッタ開孔、お
よび開孔８８を埋込むように基板全面に多結晶シリコン
膜９０を堆積し、この多結晶シリコン膜に第２導電型
（例えばｎ型）の不純物を注入した後、熱処理すること
により、エピタキシャル層８４の表面領域に上記不純物
を拡散させエミッタ領域９２を形成する（図１２（ｆ）
参照）。続いて多結晶シリコン膜９０をパターニングす
ることによりエミッタ電極９０を形成する（図１２
（ｆ）参照）。

【００１６】次にエミッタ電極９０をマスクにして異方
性エッチングを用いて酸化膜８７を除去する（図１２
（ｇ）参照）。このときエミッタ電極９０下の酸化膜８
７は除去されない。この除去されない酸化膜８７と側壁
膜８９とからスペーサ膜９３が構成される（図１２
（ｇ）参照）。

【００１７】次に基板全面に高融点金属（例えばＴｉ）
をスパッタ法を用いて堆積し、熱処理することにより、
ベース引出し電極８６およびエミッタ電極９０上にシリ
サイド層９４を形成する（図１２（ｈ）参照）。これに
よりベース引出し電極８６およびエミッタ電極９０は低
抵抗化される。

【００１８】次に図１２（ｉ）に示すように基板全面に
層間絶縁膜９６を堆積し、この層間絶縁膜９６に、ベー
ス引出し電極８６およびエミッタ電極９０とのコンタク
トを取るためのコンタクト孔を各々開孔する。そしてこ
れらのコンタクト孔を埋込むように基板全面に金属膜を
堆積し、この金属膜をパターニングすることにより、金
属電極９８ａ，９８ｂを形成し、バイポーラトランジス
タを完成する（図１２（ｉ）参照）。

【００１９】

【発明が解決しようとする課題】近年、バイポーラトラ
ンジスタの高速化、低消費電力化が求められており、こ
のためエミッタと真性ベースの領域の微細化が進んでい
る。しかし微細化を進めていくと、バイポーラの本質的
なところではなく、バイポーラトランジスタの動作には
不要は寄生的な領域の割合が増大していく。このためベ
ース抵抗、エミッタ抵抗、等の寄生抵抗、ベース・コレ
クタ間容量等の寄生容量が、真性領域の抵抗、容量に比
べて大きくなり、高速化、低消費電力化の妨げになって
いる。

【００２０】上述の従来のバイポーラトランジスタにお
いては、エッチングストッパ膜８５の幅は、側壁８９の
厚さと開孔８８の合わせ余裕の分だけ余計に広くする必
要がある。このため図１３に示すようにエッチングスト
ッパ膜８５下のエピタキシャル層８４の部分９９が広く
なってベース抵抗が著しく増大し、高速化、低消費電力
化の妨げとなるという問題があった。

【００２１】また、微細化を進めてエミッタ領域９２の
幅寸法を小さくしていった場合、開孔８８のアスペクト
比（開孔の深さと幅との比）が大きくなるため、ベース
エピタキシャル層８４と接するエミッタ電極９０の部分
の不純物濃度が、他の部分よりも薄くなることが起こ
る。このためエミッタ幅によって電流利得が変化すると
いう問題があった。

【００２２】本発明は上記事情を考慮してなされたもの
であって、微細化してもエミッタ幅によって電流利得が
変化するのを可及的に防止することのできる半導体装置
およびその製造方法を提供することを目的とする。

【００２３】

【課題を解決するための手段】本発明による半導体装置
は、半導体基板の素子領域上に形成されたベース層と、
前記ベース層の表面領域上に開孔を有しながら前記ベー
ス層上に形成された絶縁膜と、前記開孔を埋込みながら
前記絶縁膜上に形成されたエミッタ電極と、を備え、前
記開孔周囲における前記ベース層と前記エミッタ電極の
間には前記絶縁膜が単一の層として介在されたことを特
徴とする。

【００２４】なお、前記素子領域は素子分離絶縁膜によ
って分離されており、前記ベース層は前記素子分離絶縁
膜上まで延在しており、前記ベース層は素子領域上では
単結晶シリコンから構成されかつ前記素子分離絶縁膜上
では多結晶シリコンから構成されているようにしても良
い。

【００２５】なお、前記エミッタ電極下の領域を除いた
前記ベース層の領域は、前記エミッタ電極下の前記ベー
ス層の領域よりも不純物濃度が高いことが好ましい。

【００２６】なお、前記エミッタ電極は多結晶シリコン
から構成されていても良い。

【００２７】なお、前記エミッタ電極は単結晶シリコン
から構成されていても良い。

【００２８】なお、前記エミッタ電極は前記ベース層の
外側まで延在し、かつ前記ベース層の外側で配線とのコ
ンタクトが取られているように構成しても良い。

【００２９】なお、前記エミッタ電極下の領域を除く前
記ベース層の表面および前記エミッタ電極の表面にシリ
サイド層が形成されているように構成しても良い。

【００３０】また本発明による半導体装置の製造方法
は、半導体基板に素子分離を行い、素子分離絶縁膜によ
って囲まれて表面が露出した素子領域を形成する工程
と、前記素子領域を含む領域上に第１導電型のベース層
をエピタキシャル成長させる工程と、前記素子領域上に
エミッタ開孔を有する絶縁膜を前記ベース層上に形成す
る工程と、前記エミッタ開孔を埋込むように前記絶縁膜
上に第２導電型のエミッタ電極を形成する工程と、少な
くとも前記エミッタ電極と自己整合的に前記絶縁膜をパ
ターニングする工程と、を備えていることを特徴とす
る。

【００３１】なお、前記エミッタ電極は、第２導電型の
不純物を含む多結晶シリコン膜から構成され、前記多結
晶シリコン膜を熱処理することにより前記ベース層の表
面領域にエミッタ領域を形成する工程を更に有している
ように構成しても良い。

【００３２】なお、前記エミッタ電極は、前記第２導電
型の不純物を導入しながら前記エミッタ開孔から単結晶
シリコン膜をエピタキシャル成長させてなるものである
ように構成しても良い。

【００３３】なお、前記素子領域上に、エミッタ開孔を
有する絶縁膜を前記ベース上に形成する工程は、前記ベ
ース層を覆う第１の絶縁膜を形成する工程と、前記素子
領域上に第１の開孔を有する第２の絶縁膜を前記第１の
絶縁膜上に形成する工程と、前記第１の開孔の側面に側
壁膜を形成する工程と前記側壁膜をマスクにして異方性
エッチングを行うことにより前記第１の開孔の底部の前
記第１の絶縁膜を除去し、前記第１の絶縁膜にエミッタ
開孔となる第２の開孔を形成する工程と、前記側壁膜お
よび前記第２の絶縁膜を除去する工程と、を有している
ように構成してもよい。

【００３４】また本発明による半導体装置の製造方法
は、半導体基板に、素子分離絶縁膜によって素子分離さ
れた第１乃至第３の半導体領域を形成する工程と、前記
第３の半導体領域上にゲート絶縁膜を形成した後、この
ゲート絶縁膜上に多結晶シリコンからなる第１の層を形
成する工程と、第１導電型の不純物を導入しながらエピ
タキシャル成長を行い、前記第１および第２の半導体領
域上では単結晶シリコンからなり、前記第１および第２
の半導体領域以外の領域で多結晶シリコンからなる第２
の層を形成する工程と、前記第２の層上に絶縁膜を形成
した後、この絶縁膜と、前記第１および第２の層とをパ
ターニングすることにより前記第１の半導体領域上には
ベース層を、前記第２の半導体領域上にはコレクタ電極
を、前記第３の半導体領域上にはゲート電極を形成する
工程と、前記ベース層上の前記絶縁膜に、前記ベース層
の表面が露出する開孔を形成する工程と、前記開孔を埋
込むように前記絶縁膜上に第２導電型のエミッタ電極を
形成する工程と、少なくとも前記ゲート電極をマスクと
して前記第３の半導体領域に不純物をイオン注入するこ
とにより不純物領域を形成する工程と、を備えているこ
とを特徴とする。

【００３５】なお、前記エミッタ電極をマスクとして前
記エミッタ電極下の領域を除く前記ベース層上の前記絶
縁膜および前記コレクタ電極上の絶縁膜を除去する工程
と、前記ベース層、前記コレクタ電極、および前記エミ
ッタ電極上に各々高融点金属シリサイド層を形成する工
程と、を更に備えているように構成しても良い。

【００３６】また本発明による半導体装置の製造方法
は、半導体基板に、素子分離絶縁膜によって素子分離さ
れた第１乃至第３の半導体領域を形成する工程と、前記
第３の半導体領域上にゲート絶縁膜を形成した後、第１
導電型の不純物を導入しながらエピタキシャル成長を行
い、前記第１および第２の半導体領域上では単結晶シリ
コンからなり、前記第１および第２の半導体領域以外の
領域で多結晶シリコンからなる第１の層を形成する工程
と、前記第１の半導体領域上に開孔を有する第１の絶縁
膜、および前記第２の半導体領域を覆う第２の絶縁膜を
各々前記第１の層上に形成する工程と、前記開孔を埋込
むように基板全面に多結晶シリコン膜を堆積した後、こ
の多結晶シリコン膜および前記第１の層をパターニング
することにより、前記第１の半導体領域上にエミッタ電
極およびベース層を、前記第２の半導体領域上にコレク
タ電極を、前記第３の半導体領域上にゲート電極を形成
する工程と、前記エミッタ電極を熱処理することにより
前記ベース層の表面領域にエミッタ領域を形成する工程
と、少なくとも前記ゲート電極をマスクとして前記第３
の半導体領域に不純物をイオン注入することにより不純
物領域を形成する工程と、を備えていることを特徴とす
る。

【００３７】なお、前記第１の層を形成する前に前記ゲ
ート絶縁膜上に多結晶シリコンからなる層を形成する工
程を更に備え、前記ゲート電極を形成する際に前記多結
晶シリコンからなる層も同時にパターニングされるよう
に構成しても良い。

【００３８】また本発明による半導体装置の製造方法
は、半導体基板に、素子分離絶縁膜によって素子分離さ
れた第１乃至第３の半導体領域を形成する工程と、前記
第３の半導体領域上にゲート絶縁膜を形成した後、第１
導電型の不純物を導入しながらエピタキシャル成長を行
い、前記第１および第２の半導体領域上では単結晶シリ
コンからなり、前記第１および第２の半導体領域以外の
領域で多結晶シリコンからなる第１の層を形成する工程
と、前記第１の層上に絶縁膜を形成した後、この絶縁膜
および前記第１の層をパターニングすることにより、前
記第１の半導体領域上にベース層を、前記第２の半導体
領域上にコレクタ電極を形成する工程と、前記ベース層
上の絶縁膜に開孔を形成した後、この開孔を埋込むよう
に基板全面に多結晶シリコン膜を堆積する工程と、前記
多結晶シリコン膜をパターニングすることにより前記ベ
ース層上にエミッタ電極を形成するとともに前記第３の
半導体領域上にゲート電極を形成する工程と、前記エミ
ッタ電極を熱処理することにより前記ベース層の表面領
域にエミッタ領域を形成する工程と、少なくとも前記ゲ
ート電極をマスクとして前記第３の半導体領域に不純物
をイオン注入することにより不純物領域を形成する工程
と、を備えていることを特徴とする。

【００３９】なお、前記ゲート電極およびエミッタ電極
の側面に絶縁物からなる側壁を形成した後、これらの側
壁をマスクとして異方性エッチングを行うことにより、
少なくとも前記第３の半導体領域上のゲート絶縁膜、並
びに前記ベース層およびコレクタ電極上の絶縁膜を除去
する工程と、前記ベース層、前記コレクタ電極、前記エ
ミッタ電極、前記ゲート電極、および前記不純物領域上
に各々高融点金属シリサイド層を形成する工程と、を更
に備えているように構成しても良い。

【００４０】

【発明の実施の形態】本発明による半導体装置の第１の
実施の形態の構成を図１に示す。この第１の実施の形態
の半導体装置はバイポーラトランジスタであって、シリ
コン基板（例えばｎ型）２にトレンチ素子分離絶縁膜４
によって素子分離された素子領域３が形成されている。
この素子領域３上では第１導電型（例えばｐ型）の単結
晶シリコンからなり素子分離絶縁膜４上では第１導電型
の多結晶シリコン６ａからなるベース層６が形成されて
いる。

【００４１】このベース層６の単結晶シリコンからなる
領域の表面領域に第２導電型（例えばｎ型）のエミッタ
領域１４が形成されている。そしてこのエミッタ領域１
４上では、エミッタ開孔を有する単一の層からなる絶縁
膜８がベース層６の単結晶シリコン領域上に形成されて
いる。またエミッタ領域１４と電気的に接続される、第
２導電型の不純物が導入された多結晶シリコンからなる
エミッタ電極１２が、上記エミッタ開孔を埋込むように
形成されている。なお絶縁膜８とエミッタ電極１２の外
縁は一致する構成となっている。

【００４２】これらのエミッタ電極１２およびベース層
６は層間絶縁膜１８によって覆われている。そしてこの
層間絶縁膜１８にはエミッタ電極１２およびベース層６
とのコンタクトを取るためのコンタクト孔が各々開孔さ
れ、これらのコンタクト孔を埋込むように金属からなる
金属電極１９ａが形成されている。なお図１においては
ベース層６とのコンタクト孔および金属電極は表示して
いない。またやはり図１では図示されていないが、図１
に示されるベース形成領域の領域外には、従来のバイポ
ーラトランジスタと同様コレクタ形成領域が画定され、
コレクタエピタキシャル層およびコレクタ引出し用の金
属電極が形成されている。

【００４３】なお、この第１の実施の形態においては、
ベース層６の抵抗を低くするために、ベース層６の、エ
ミッタ電極１２下の領域以外の領域の不純物濃度は、エ
ミッタ電極１２下の領域の不純物濃度より高くなるよう
に形成されている。

【００４４】上述のように構成された本実施の形態のバ
イポーラトランジスタにおいては、従来のバイポーラト
ランジスタと異なり、エミッタ電極１２下の絶縁膜８は
単一の層からなっており、かつベース層６を覆うような
ベース引出し電極８６（図１１参照）が形成されていな
い。すなわち、従来のバイポーラトランジスタで必要で
あったエッチングストッパ膜８５（図１１参照）、酸化
膜８７（図１２参照）およびエミッタ開孔内のスペーサ
膜９３（図１１参照）が不要となり、絶縁膜８下の、ベ
ース層６の高抵抗となる領域を従来の場合に比べて小さ
くすることが可能となる。これによりベース抵抗を低く
することが可能となるため、従来の場合に比べて高速化
および低消費電力化を達成することができるとともに雑
音特性を向上することができる。

【００４５】また、上述したようにエッチングストッパ
膜８５および酸化膜８７が無いため、バイポーラトラン
ジスタを微細化しても従来の場合に比べてエミッタ領域
上の開孔のアスペクト比を小さくすることが可能とな
る。これにより、エミッタ幅によって電流利得が変化す
るのを可及的に防止することができる。

【００４６】次に本発明による半導体装置の第２の実施
の形態の構成を図２に示す。この第２の実施の形態の半
導体装置はバイポーラトランジスタであって、図１に示
す第１の実施の形態のバイポーラトランジスタにおい
て、ベース層６の、エミッタ電極１２下の領域を除いた
領域の表面およびエミッタ電極１２の表面に高融点金属
シリサイド層１７が形成された構成となっている。

【００４７】このため、この第２の実施の形態のバイポ
ーラトランジスタにおいては、第１の実施の形態のバイ
ポーラトランジスタに比べてベース抵抗およびエミッタ
抵抗が低くなり、更に高速化および低消費電力化を達成
することができるとともに雑音特性を更に向上させるこ
とができる。なお、エミッタ幅によって電流利得が変化
するのを可及的に防止することができることは云うまで
もない。

【００４８】次に本発明による半導体装置の第３の実施
の形態の構成を図３に示す。この第３の実施の形態の半
導体装置はバイポーラトランジスタであって、図２に示
す第２の実施の形態のバイポーラトランジスタにおい
て、多結晶シリコンからなるエミッタ電極１２を単結晶
シリコンからなるエミッタ電極１３に置換えたものであ
る。単結晶シリコンは多結晶シリコンに比べて抵抗値が
低いため、第３の実施の形態においては、第２の実施の
形態に比べてエミッタ抵抗を低くすることが可能とな
り、より高速化および低消費電力化を達成することがで
きるとともに雑音特性を一層向上させることができる。
なお、エミッタ幅によって電流利得が変化するのを可及
的に防止することができることは云うまでもない。

【００４９】次に本発明による半導体装置の第４の実施
の形態を図４を参照して説明する。この第４の実施の形
態の半導体装置はバイポーラトランジスタであって、そ
の上面図を図４（ａ）に示し、切断線Ｘ−Ｘで切断した
ときの断面図を図４（ｂ）に示す。この第４の実施の形
態のバイポーラトランジスタは、図２に示す第２の実施
の形態のバイポーラトランジスタにおいて、エミッタ電
極１２と金属配線１９ａとのコンタクト２１を、ベース
層６の外側に形成した構成となっている。このため、エ
ミッタ電極１２の幅寸法を第２の実施の形態に比べてよ
り小さくすることが可能となり、微細化に適した構造と
なる。

【００５０】なおこの第４の実施の形態も第２の実施の
形態と同様の効果を奏することは云うまでもない。

【００５１】次に本発明の第５の実施の形態を図５を参
照して説明する。この第５の実施の形態は、図２に示す
第２の実施の形態のバイポーラトランジスタを製造する
製造方法であって、この製造方法の工程断面図を図５に
示す。

【００５２】まず図５（ａ）に示すように、シリコン基
板２にトレンチを形成し、このトレンチを絶縁膜４で埋
込むことにより素子分離を行い、素子領域３を形成す
る。次に第１導電型（例えばｐ型）の不純物を導入しな
がらエピタキシャル成長を行うことにより、ベース層６
を形成する（図５（ｂ）参照）。このとき、素子領域３
上には単結晶シリコンが成長し、素子分離領域４上には
多結晶シリコンが成長する。したがってベース層６は素
子領域３上では単結晶シリコン層からなり、素子分離領
域４上では多結晶シリコン層６ａからなる構成となって
いる。（図５（ｂ）参照）。その後、異方性エッチング
を用いてベース層６をパターニングし、適切な大きさに
する（図５（ｂ）参照）。

【００５３】次に、表面全面に例えばＳｉＯ₂ からなる
絶縁膜８を堆積した後、フォトリソグラフィ技術と異方
性エッチングを用いることによりエミッタ形成予定領域
上にエミッタ開孔９を形成する（図５（ｃ）参照）。

【００５４】次に上記開孔９を埋込むように基板全面に
多結晶シリコン膜を堆積した後、第２導電型（例えばｎ
型）の不純物を上記多結晶シリコン膜にイオン注入す
る。続いて熱処理を施すことにより上記多結晶シリコン
膜から不純物をベース層６に拡散させ、ベース層６の表
面領域にエミッタ領域１４を形成する（図５（ｄ）参
照）。その後、上記多結晶シリコン膜上にフォトレジス
トを塗布し、露光、現像処理することによりレジストパ
ターン１５を形成する。そしてこのレジストパターン１
５をマスクにして異方性エッチングを用いて上記多結晶
シリコン膜をパターニングすることにより、エミッタ電
極１２を形成する（図５（ｄ）参照）。

【００５５】次に上記レジストパターン１５をマスクに
して、絶縁膜８を異方性エッチングを用いて除去するこ
とによりベース層６の表面を露出させる（図５（ｅ）参
照）。続いて上記レジストパターン１５をマスクにして
ベース層６に第１導電型の不純物をイオン注入すること
によりベース層６を低抵抗化する（図５（ｅ）参照）。

【００５６】次に上記レジストパターン１５を除去した
後、高融点金属（例えばＴｉ）からなる膜をスパッタリ
ング法により基板全面に形成し、熱処理することにより
多結晶シリコンからなるベース層６およびエミッタ電極
１２の表面の高融点金属膜を高融点金属シリサイド層に
変える。そして未反応の高融点金属を除去することにベ
ース層６およびエミッタ電極１２の表面にのみ高融点金
属シリサイド層１７が形成される（図５（ｆ）参照）。

【００５７】次に基板全面に層間絶縁膜１８を堆積し、
リソグラフィ技術を用いて上記層間絶縁膜１８にベース
層６およびエミッタ電極１２などとのコンタクトを取る
ためのコンタクト孔を各々開孔する（図５（ｇ）参
照）。そして上記コンタクト孔を埋込むように金属膜を
堆積し、この金属膜をパターニングすることにより金属
電極１９ａ，１９ｂを形成してバイポーラトランジスタ
を完成する（図５（ｇ）参照）。

【００５８】この第５の実施の形態の製造方法によって
製造されたバイポーラトランジスタは第２の実施の形態
のバイポーラトランジスタと同一の構成となるため、第
２の実施の形態と同一の効果を奏することとなる。

【００５９】また、この第５の実施の形態の製造方法に
おいては、図１２に示す従来の製造方法で必要であった
エッチングストッパ膜８５の形成工程、酸化膜８７の堆
積工程、スペーサ膜９３の成形工程、およびベース引出
し電極８６の形成工程が不要となるため、従来の製造方
法に比べて大幅に工程数を減らすことが可能となる。ま
た、上記第５の実施の形態の製造方法において、高融点
金属シリサイド膜の形成工程を省略すれば、図１に示す
第１の実施の形態のバイポーラトランジスタを得ること
ができる。

【００６０】次に本発明の第６の実施の形態を図６を参
照して説明する。この第６の実施の形態はバイポーラト
ランジスタの製造方法であって、その製造工程を図６に
示す。この第６の実施の形態の製造方法においては、絶
縁膜８にエミッタ開孔９を形成するまでは図５に示す第
５の実施の形態の製造方法と同様の工程によって行う
（図６（ａ）、（ｂ）、（ｃ）参照）。

【００６１】次にベース層６とは異なる導電型（第２導
電型）の不純物を導入しながら多結晶シリコンを上記エ
ミッタ開孔９から選択的に成長させエミッタ電極１２を
形成する（図６（ｄ）参照）。エミッタ電極１２の幅方
向の寸法の制御は上記多結晶シリコンの膜厚を調整する
ことにより容易に行うことができる。

【００６２】続いて熱処理を施すことによりベース層６
の表面領域にエミッタ電極１２から不純物を拡散させ、
エミッタ領域１４を形成する（図６（ｄ）参照）。

【００６３】次にエミッタ電極１２をマスクにして異方
性エッチングを用いることにより絶縁膜８を除去し、ベ
ース層６の表面を露出させる（図６（ｅ）参照）。続い
てベース層に第１導電型の不純物を注入することにより
低抵抗化する（図６（ｅ）参照）。

【００６４】その後は図５（ｆ）、（ｇ）に示す第５の
実施の形態の製造方法と同様の工程を行い、バイポーラ
トランジスタを完成する（図６（ｆ）、（ｇ）参照）。

【００６５】この第６の実施の形態の製造方法によって
製造されたバイポーラトランジスタは図２に示す第２の
実施の形態のバイポーラトランジスタと同一の構成とな
るため、第２の実施の形態と同一の効果を奏することに
なる。

【００６６】またこの第６の実施の形態の製造方法は、
第５の実施の形態の製造方法に比べてエミッタ電極１２
をパターニングするためのレジストパターン１５の形成
が不要となるため、さらに工程数を減らすことができ
る。

【００６７】次に本発明の第７の実施の形態を図７を参
照して説明する。この第７の実施の形態はバイポーラト
ランジスタの製造方法であって、この製造方法の工程断
面図を図７に示す。

【００６８】まず図７（ａ）に示すように、シリコン基
板２にトレンチを形成し、このトレンチを絶縁膜４で埋
込むことにより素子分離を行い、素子領域３を形成す
る。

【００６９】次に第１導電型（例えばｐ型）の不純物を
導入しながらエピタキシャル成長を行うことにより、ベ
ース層６を形成する（図７（ｂ）参照）。このとき、素
子領域３上には単結晶シリコンが成長し、素子分離領域
４上には多結晶シリコン６ａが成長する。続いて基板全
面に例えばＳｉＯ₂ からなる絶縁膜８を堆積する（図７
（ｂ）参照）。

【００７０】次にフォトリソグラフィ技術と異方性エッ
チングを用いて絶縁膜８をパターニングすることによ
り、ベース層６の外側の絶縁膜８を除去するとともにエ
ミッタ形成領域上にエミッタ開孔９を形成する。（図７
（ｃ）参照）。そして、基板全面に多結晶シリコン膜１
２を堆積した後、第２導電型（例えばｎ型）の不純物を
イオン注入し、熱処理を施すことによりベース層６の表
面領域にエミッタ領域１４を形成する（図７（ｃ）参
照）。

【００７１】次にフォトリソグラフィ技術と異方性エッ
チングを用いて多結晶シリコン膜１２およびベース層６
の多結晶シリコン部をパターニングし、エミッタ電極１
２を形成する（図７（ｄ）参照）。

【００７２】次にエミッタ電極１２をマスクにして絶縁
膜８に異方性エッチングを行うことによりベース層６の
表面を露出させる（図７（ｅ）参照）。続いてベース層
６に第１導電型の不純物をイオン注入することにより低
抵抗化する。

【００７３】以降は第５の実施の形態の図５（ｆ）、図
５（ｇ）に示す工程と同一の工程を行ってバイポーラト
ランジスタを完成させる（図７（ｆ）、（ｇ）参照）。

【００７４】この第７の実施の形態の製造方法によって
製造されるバイポーラトランジスタは第２の実施の形態
のバイポーラトランジスタと同一の構成となるため、第
２の実施の形態と同様の効果を奏することは云うまでも
ない。

【００７５】またこの第７の実施の形態の製造方法にお
いては、ベース層６のパターン領域とエミッタ開孔９の
開口域を同一のリソグラフィ工程で決定できるため、第
５の実施の形態の製造方法に比べて工程数を一回少なく
することができる。

【００７６】次に本発明の第８の実施の形態を図８およ
び図９を参照して説明する。この第８の実施の形態は、
図３に示す第３の実施の形態のバイポーラトランジスタ
を製造する製造方法であって、その工程断面図を図８お
よび図９に示す。

【００７７】まず図８（ａ）に示すようにシリコン基板
２にトレンチを形成し、このトレンチを絶縁膜４で埋込
むことにより素子分離を行い、素子領域３を形成する。

【００７８】次に第１導電型（例えばｐ型）の不純物を
導入しながらエピタキシャル成長を行うことによりベー
ス層６を形成する。このとき素子領域３上に単結晶シリ
コンが成長し、素子分離絶縁膜４上では多結晶シリコン
６ａが成長する。その後、ベース層６をリソグラフィ技
術および異方性エッチングを用いてパターニングする
（図８（ｂ）参照）。

【００７９】次に基板全面に窒化膜３２および酸化膜３
４を順次堆積した後、リソグラフィ技術および異方性エ
ッチングを用いて、酸化膜３４に対し素子領域３上に開
孔３５を設ける（図８（ｃ）参照）。続いて基板全面に
酸化膜を堆積した後、異方性エッチングを行うことによ
り、上記開孔内に上記酸化膜からなる側壁膜３６を形成
する（図８（ｄ）参照）。そしてこの側壁膜３６をマス
クにして異方性エッチングを行うことにより、開孔３５
の底部の露出している窒化膜３２を除去し、窒化膜３２
にエミッタ開孔３７を形成する（図８（ｄ）参照）。

【００８０】次にウェットエッチングを用いて酸化膜３
４および側壁膜３６を除去する（図８（ｅ）参照）。続
いて、第２の導電型（例えばｎ型）の不純物を導入しな
がら、選択的にエピタキシャル成長を行い、エミッタ開
孔３７から単結晶シリコンを成長させ、エミッタ電極３
８を形成する（図９（ａ）参照）。続いて熱処理するこ
とにより、ベース層６の表面領域にエミッタ領域４０を
形成する（図９（ａ）参照）。なおここでは、単結晶シ
リコンからなるエミッタ電極３８を形成しているので、
ベース層６の表面領域へのエミッタ領域４０の形成は特
に必要なく、省略することも可能である。

【００８１】次にエミッタ電極３８をマスクにしてベー
ス層６上の窒化膜３２を異方性エッチングすることによ
り、ベース層６の表面を露出する（図９（ｂ）参照）。
続いてエミッタ電極３８をマスクにしてベース層６に第
１導電型の不純物をイオン注入し、ベース層６を低抵抗
化する。

【００８２】次に基板全面に高融点金属（例えばＴｉ）
の膜を堆積し、熱処理することにより、ベース層６およ
びエミッタ電極３８上の高融点金属膜をシリサイド層に
変化させる。その後、未反応の高融点金属を除去し、ベ
ース層６およびエミッタ電極３８上に高融点金属シリサ
イド層４１を形成する（図９（ｃ）参照）。

【００８３】次に層間絶縁膜４２を堆積した後、この層
間絶縁膜４２にベース層６およびエミッタ電極３８など
へのコンタクト孔を形成する。そしてこのコンタクト孔
を金属で埋込むように堆積した後、パターニングするこ
とにより金属電極４３ａ，４３ｂを形成し、バイポーラ
トランジスタを完成する（図９（ｄ）参照）。

【００８４】この第８の実施の形態の製造方法によって
製造されたバイポーラトランジスタは第３の実施の形態
のバイポーラトランジスタと同一の構成となるため、第
３の実施の形態と同様の効果を奏することとなる。

【００８５】また、この第８の実施の形態の製造方法に
おいては、図１２に示す従来の製造方法で必要であっ
た、エッチングストッパ膜８５の形成工程およびベース
引出し電極８６の形成工程が不要となるため、従来の製
造工程に比べて工程数を減らすことが可能となる。

【００８６】次に本発明の第９の実施の形態を図１０を
参照して説明する。この第９の実施の形態はバイポーラ
トランジスタの製造方法であって、その工程断面図を図
１０に示す。

【００８７】まず図１０（ａ）に示すようにシリコン基
板２にトレンチを形成し、このトレンチを絶縁膜４で埋
込むことにより素子分離を行い、素子領域３を形成す
る。

【００８８】次に第１導電型（例えばｐ型）の不純物を
導入しながらエピタキシャル成長を行うことによりベー
ス層６を形成する（図１０（ｂ）参照）。このとき素子
領域３上に単結晶シリコンが成長し、素子分離絶縁膜４
上では多結晶シリコン６ａが成長する。続いて基板全面
に酸化膜５１および窒化膜５２を順次堆積する（図１０
（ｂ）参照）。

【００８９】次にリソグラフィ技術および異方性エッチ
ングを用いて窒化膜５２をパターニングすることにより
開孔５３を形成する（図１０（ｃ）参照）。このときベ
ース層６の外側となる領域上の窒化膜５２も除去する。

【００９０】次に基板全面に窒化膜を堆積し、この窒化
膜を異方性エッチングすることにより、開孔５３の側面
および窒化膜５２の側面に側壁膜５４を形成する（図１
０（ｄ）参照）。続いて上記側壁膜５４をマスクにして
酸化膜５１を異方性エッチングすることにより酸化膜５
１にエミッタ開孔５５を形成する。

【００９１】次にウェットエッチングを用いて窒化膜５
３および側壁膜５４を除去する（図１０（ｅ）参照）。
続いて、エミッタ開孔５５を埋込むように多結晶シリコ
ンを選択的に堆積し、この堆積された多結晶シリコン層
に第２の導電型（例えばｎ型）の不純物をイオン注入す
る。その後、熱処理することにより上記多結晶シリコン
層から上記不純物をベース層６に拡散させ、エミッタ領
域５８を形成する（図１０（ｆ）参照）。続いて上記多
結晶シリコン層をフォトリソグラフィ技術を用いて異方
性エッチングすることによりエミッタ電極５７を形成す
る（図１０（ｆ）参照）。このとき同時にベース層６も
パターニングする。

【００９２】次にエミッタ電極５７をマスクにして異方
性エッチングを行うことによりベース層６上の酸化膜５
１を除去した後、ベース層６に第１導電型の不純物をイ
オン注入し、低抵抗化する（図１０（ｇ）参照）。続い
て基板全面に高融点金属（例えばＴｉ）の膜を堆積し、
熱処理することにより、ベース層６およびエミッタ電極
５７上の高融点金属膜をシリサイド層に変化させる。そ
の後、未反応の高融点金属を除去し、ベース層６および
エミッタ電極５７上の高融点金属シリサイド層５９を形
成する（図１０（ｇ）参照）。

【００９３】次に層間絶縁膜６１を堆積し、コンタクト
孔を開孔し、このコンタクト孔を金属膜で埋込み、この
金属膜をパターニングすることにより、金属電極６３を
形成してバイポーラトランジスタを完成する（図１０
（ｈ）参照）。

【００９４】なお、この第９の実施の形態によって製造
されたバイポーラトランジスタにおいては、エミッタ電
極５７はベース層６の外側まで延在するように形成さ
れ、エミッタ電極５７へのコンタクト孔と、このコンタ
クト孔に設けられる金属電極はベース層６の外側部分に
形成される。

【００９５】この第９の実施の形態の製造方法によって
製造されたバイポーラトランジスタにおいては、従来の
バイポーラトランジスタと異なり、ベース層６を覆うよ
うなベース引出し電極８６（図１１参照）を形成する必
要がない。このため、従来のバイポーラトランジスタで
必要であったエッチングストッパ膜８５、酸化膜８７お
よびスペーサ膜９３（図１１、図１２参照）も不要とな
り、絶縁膜５１下の、ベース層６の高抵抗な領域を従来
の場合に比べて小さくすることが可能となる。これによ
りベース抵抗を低くすることが可能となるため、従来の
場合に比べて高速化および低消費電力化を達成すること
ができる。

【００９６】また、上述したようにエッチングストッパ
膜８５および酸化膜８７が無いため、バイポーラトラン
ジスタを微細化しても、従来の場合に比べてエミッタ領
域上の開孔のアスペクト比を小さくすることが可能とな
る。これにより、エミッタ幅によって電流利得が変化す
るのを可及的に防止することができる。

【００９７】また、この第９の実施の形態の製造方法に
おいては、ベース層６とエミッタ電極５７を同時にパタ
ーニングしているため、フォトリソグラフィ工程を従来
の場合に比べて１回省略することができる。

【００９８】次に本発明の第１０の実施の形態を図１４
および図１５を参照して説明する。この実施の形態はバ
イポーラトランジスタとＭＯＳトランジスタが同一基板
上に形成される半導体装置の製造方法であって、その工
程断面図を図１４および図１５に示す。

【００９９】まず図１４（ａ）に示すように、ｐ型のシ
リコン基板１００のバイポーラトランジスタ形成領域に
ｎ^＋型の埋め込領域１０１ａを形成した後、エピタキシ
ャル成長によってシリコン基板１００の表面にｎ⁻層１
０１ｂを形成する。続いてシリコン基板１００のｎチャ
ネルＭＯＳトランジスタ形成領域にｐウェル１０１ｃを
形成する。その後、シリコン基板１００に浅いトレンチ
と深いトレンチを形成し、これらのトレンチを絶縁膜１
０２で埋込むことにより素子分離を行い、素子領域１０
３ａ，１０３ｂ，１０３ｃを形成する（図１４（ａ）参
照）。領域１０３ａ，１０３ｂはバイポーラトランジス
タの素子領域となり、領域１０３ｃはＭＯＳトランジス
タの素子領域となる。続いてこれらの素子領域１０３
ａ、１０３ｂ，１０３ｃ上にシリコン酸化膜１０５を形
成する。

【０１００】次に基板全面に多結晶シリコン膜１０７を
堆積する。そして、素子領域１０３ｃを覆うフォトレジ
ストパターン（図示せず）を、上記多結晶シリコン膜１
０７上に形成した後、このフォトレジストパターンをマ
スクにしてバイポーラトランジスタ形成領域上の多結晶
シリコン膜１０７およびシリコン酸化膜１０５を除去す
る（図１４（ｂ）参照）。このときＭＯＳトランジスタ
形成領域上にのみシリコン酸化膜１０５および多結晶シ
リコン膜１０７が残置する。

【０１０１】次に上記フォトレジストパターンを除去し
た後、図１４（ｃ）に示すように、ｐ型の不純物（例え
ばボロン）を導入しながらエピタキシャル成長を行うこ
とにより、素子領域１０３ａ，１０３ｂ上には単結晶シ
リコン層１０９ａを形成するとともに、素子分離絶縁膜
１０２上および多結晶シリコン膜１０７上には多結晶シ
リコン層１０９ｂを形成する。その後、素子領域１０３
ｂにｎ型の不純物を注入し、ｎ^＋型領域１０１ｄにする
（図１４（ｃ）参照）。

【０１０２】次に、図１４（ｄ）に示すように基板全面
に絶縁膜１１１を堆積する。続いて、この絶縁膜１１１
上にフォトレジストパターン（図示せず）を形成し、こ
のフォトレジストパターンをマスクにして異方性エッチ
ングを用いて上記絶縁膜１１１、多結晶シリコン層１０
９ｂおよび多結晶シリコン膜１０７をパターニングする
ことにより、素子領域１０３ａ上にはベース層１１３
を、素子領域１０３ｂ上にはコレクタ電極１１５を、素
子領域１０３ｃ上にはゲート電極１１６を各々形成する
（図１４（ｄ）参照）。なお、このときベース層１１３
は素子分離絶縁膜１０２上に延在している。その後、上
記フォトレジストパターンを除去し、熱酸化処理を行う
ことにより、ゲート電極１１６の側面に酸化膜１１７を
形成する（図１４（ｄ）参照）。

【０１０３】次にフォトリソグラフィ技術と異方性エッ
チングを用いてベース層１１３上の絶縁膜１１１に、エ
ミッタを形成するための開孔１１９を形成する（図１４
（ｅ）参照）。

【０１０４】次に上記開孔１１９を埋込むように基板全
面に多結晶シリコン膜を堆積した後、この多結晶シリコ
ン膜上にフォトレジストパターン（図示せず）を形成す
る。そしてこのフォトレジストパターンをマスクにして
上記多結晶シリコン膜を、異方性エッチングを用いてパ
ターニングすることにより、エミッタ電極１２０を形成
する（図１５（ａ）参照）。このとき、ゲート電極１１
６の側部に多結晶シリコン膜からなる側壁１２０ａが形
成される。続いて上記フォトレジストパターンを除去し
た後、バイポーラトランジスタ形成領域を覆うフォトレ
ジストパターン（図示せず）を形成し、ｎ型不純物（例
えばＡｓ）を所定の加速電圧、所定のドーズ量でイオン
注入することにより、ＭＯＳトランジスタ形成領域に高
濃度のソース・ドレイン領域１２２を形成する（図１５
（ａ）参照）。

【０１０５】次に図１５（ｂ）に示すように、ゲート電
極１１６の側部の多結晶シリコンからなる側壁１２０ａ
を、等方性エッチングを用いて除去した後、ｎ型不純物
（例えばＡｓ）をイオン注入することにより、ＭＯＳト
ランジスタ形成領域に低濃度のソース・ドレイン領域１
２３を形成する。続いて上記フォトレジストパターンを
除去した後、ＭＯＳトランジスタ形成領域を覆うフォト
レジストパターン（図示せず）を形成し、このフォトレ
ジストパターンをマスクにしてｎ型不純物（例えばＡ
ｓ）をイオン注入することにエミッタ電極１２０にｎ型
不純物を添加する。その後、上記フォトレジストパター
ンを除去した後、熱処理を行うことにより、ｎ型不純物
をベース層１１３（ベース電極１１３ともいう）の表面
領域に拡散させ、エミッタ領域１２５を形成する（図１
５（ｂ）参照）。

【０１０６】次にＭＯＳトランジスタ形成領域を覆うフ
ォトレジストパターン（図示せず）を形成した後、異方
性エッチングを用いてベース電極１１３上およびコレク
タ電極１１５上の絶縁膜１１１を除去する。続いて高融
点金属、例えばＴｉをスパッタ法を用いて堆積し、熱処
理し、未反応の高融点金属を除去することにより、ベー
ス電極１１３、コレクタ電極１１５、およびエミッタ電
極１２０上に各々高融点金属シリサイド層１２７を形成
する（図１５（ｃ）参照）。なお、未反応の高融点金属
シリサイドを除去する際に上記フォトレジストパターン
も除去される。

【０１０７】次に図１５（ｄ）に示すように基板全面に
層間絶縁膜１３０を堆積した後、ベース電極１１３、コ
レクタ電極１１５、エミッタ電極１２０、およびソース
・ドレイン領域１２２などとのコンタクトを取るための
コンタクト孔を各々開孔する。そしてこれらのコンタク
ト孔を埋込むように金属膜を堆積し、この金属膜をパタ
ーニングすることにより金属電極１３２を形成し、半導
体装置を完成する（図１５（ｄ）参照）。

【０１０８】以上説明したように第１０の実施の形態に
よれば、従来のバイポーラトランジスタと異なり、ベー
ス層（ベース電極１１３）を覆うようなベース引出し電
極８６（図１１参照）を形成する必要がない。このた
め、従来のバイポーラトランジスタで必要であったエッ
チングストッパ膜８５（図１１参照）、酸化膜８７（図
１２参照）およびスペーサ膜９３（図１１参照）も不要
となり、絶縁膜１１１下の、ベース層１１３の高抵抗と
なる領域を従来の場合に比べて小さくすることが可能と
なる。これにより、ベース抵抗を低くすることが可能と
なるため、従来の場合に比べて高速化および低消費電力
化を達成することができるとともに雑音特性を向上する
ことができる。

【０１０９】また、上述したようにエッチングストッパ
膜８５および絶縁膜８７が無いため、バイポーラトラン
ジスタを微細化しても従来の場合に比べてエミッタ領域
上の開孔（エミッタ開孔）１１９のアスペクト比を小さ
くすることが可能となる。これにより、エミッタ幅によ
って電流利得が変化するのを可及的に防止することがで
きる。

【０１１０】また、バイポーラトランジスタとＭＯＳト
ランジスタが同一基板上に形成された従来の半導体装置
の製造方法においては、バイポーラトランジスタとＭＯ
Ｓトランジスタとを各々別々の工程で作成していたた
め、工程数が多くなるという問題があった。しかし本実
施の形態のように、ベース層１１３とゲート電極１１６
を構成する層１０９ｂが非選択エピタキシャル成長によ
って同時に形成され、かつベース層１１３とゲート電極
１１６のパターニングが同一工程で行われるため、工程
数を従来の場合に比べて少なくすることができる。

【０１１１】次に本発明の第１１の実施の形態を図１６
および図１７を参照して説明する。この実施の形態はバ
イポーラトランジスタとＭＯＳトランジスタが同一基板
上に形成される半導体装置の製造方法であって、その工
程断面図を図１６および図１７に示す。

【０１１２】まず図１６（ａ）に示すように、ｐ型のシ
リコン基板１００のバイポーラトランジスタ形成領域に
ｎ^＋型の埋め込領域１０１ａを形成した後、エピタキシ
ャル成長によってシリコン基板１００の表面にｎ⁻層１
０１ｂを形成する。続いてシリコン基板１００のｎチャ
ネルＭＯＳトランジスタ形成領域にｐウェル１０１ｃを
形成する。その後、シリコン基板１００に浅いトレンチ
と深いトレンチを形成し、これらのトレンチを絶縁膜１
０２で埋込むことにより素子分離を行い、素子領域１０
３ａ，１０３ｂ，１０３ｃを形成する（図１６（ａ）参
照）。素子領域１０３ａ，１０３ｂはバイポーラトラン
ジスタの素子領域となり、素子領域１０３ｃはＭＯＳト
ランジスタの素子領域となる。続いてこれらの素子領域
１０３ａ，１０３ｂ，１０３ｃ上にシリコン酸化膜１０
５を形成する（図１６（ａ）参照）。

【０１１３】次にバイポーラトランジスタ形成領域上の
シリコン酸化膜１０５を除去する。続いてｐ型の不純物
（例えばボロン）を同時に導入しながらエピタキシャル
成長を行うことにより素子領域１０３ａ，１０３ｂ上に
単結晶シリコン層１０９ａを形成するとともに、その他
の領域には多結晶シリコン層１０９ｂを形成する（図１
６（ｂ）参照）。その後、素子領域１０３ｂにｎ型の不
純物を注入し、ｎ^＋型領域１０１ｄにする（図１６
（ｂ）参照）。

【０１１４】次に図１６（ｃ）に示すように基板全面に
絶縁膜１１１を堆積し、この絶縁膜１１１をパターニン
グすることにより、ベース層形成領域およびコレクタ電
極形成領域上にのみ絶縁膜１１１を残置する。このとき
ベース層形成領域上の絶縁膜１１１にはエミッタ開孔１
１９が形成される（図１６（ｃ）参照）。

【０１１５】次に上記エミッタ開孔１１９を埋込むよう
に基板全面に多結晶シリコン膜１２１を堆積する（図１
６（ｄ）参照）。続いてこの多結晶シリコン膜１２１上
にフォトレジストパターン（図示せず）を形成し、この
フォトレジストパターンをマスクにした異方性エッチン
グを用いることにより多結晶シリコン膜１２１および多
結晶シリコン膜１０９ｂをパターニングして、エミッタ
電極１２１ａとゲート電極１１６を同時に形成する（図
１６（ｅ）参照）。このとき、ベース層形成領域および
コレクタ電極形成領域上の絶縁膜１１１がマスクとな
り、バイポーラトランジスタ形成領域上の多結晶シリコ
ン膜１０９ｂもパターニングされ、ベース層１１３およ
びコレクタ電極１１５も同時に形成される（図１６
（ｅ）参照）。

【０１１６】次にＭＯＳトランジスタ形成領域をフォト
レジスト（図示せず）でマスクした後、エミッタ電極１
２１ａにｎ型不純物（例えばＡｓ）を所定のイオン注入
条件でイオン注入する。そして上記フォトレジストを除
去した後、熱処理することにより、ｎ型不純物をエミッ
タ電極１２１ａからベース層１１３の表面領域に拡散さ
せ、エミッタ領域１２５を形成する（図１６（ｆ）参
照）。その後、ｎ型不純物（例えばＡｓ）を所定の条件
でイオン注入することによりＭＯＳトランジスタ形成領
域に低濃度のソース・ドレイン領域１２３を形成する
（図１６（ｆ）参照）。

【０１１７】次に基板全面に窒化膜を堆積した後、異方
性エッチングを行うことにより、ゲート電極１１６の側
部に窒化膜からなる側壁１３５を形成する（図１７
（ａ）参照）。このときエミッタ電極１２１ａの側部に
も窒化膜からなる側壁１３５が形成される（図１７
（ａ）参照）。続いてバイポーラトランジスタ形成領域
をフォトレジストでマスクした後、ｎ型不純物（例えば
Ａｓ）を所定の条件でイオン注入することにより、ＭＯ
Ｓトランジスタ形成領域に高濃度のソース・ドレイン領
域１２２を形成する（図１７（ａ）参照）。

【０１１８】次に上記フォトレジストを除去した後、図
１７（ｂ）に示すように異方性エッチングを行うことに
より、ベース層１１３およびコレクタ電極１１５上の絶
縁膜１１１を除去するとともに、ソース・ドレイン領域
１２２上のシリコン酸化膜１０５を除去する。続いて基
板全面に高融点金属、例えばＴｉをスパッタ法を用いて
堆積した後、熱処理することにより、多結晶シリコンま
たは単結晶シリコンと高融点金属を反応させる。そして
未反応の高融点金属を除去することにより、ベース層
（ベース電極ともいう）１１３、コレクタ電極１１５、
エミッタ電極１２１ａ、ゲート電極１１６、およびソー
ス・ドレイン領域１２２上に各々高融点金属シリサイド
層１２７を形成する（図１７（ｂ）参照）。

【０１１９】次に図１７（ｃ）に示すように基板全面に
層間絶縁膜１３０を堆積した後、ベース電極１１３、コ
レクタ電極１１５、エミッタ電極１２１ａ、およびソー
ス・ドレイン領域１２２などとのコンタクトを取るため
のコンタクト孔を各々開孔する。そしてこれらのコンタ
クト孔を埋込むように金属膜を堆積し、この金属膜をパ
ターニングすることにより、金属電極１３２を形成し、
半導体装置を完成する（図１７（ｃ）参照）。

【０１２０】以上説明したように第１１の実施の形態に
よれば、従来のバイポーラトランジスタと異なり、ベー
ス層（ベース電極１１３）を覆うようなベース引出し電
極８６（図１１参照）を形成する必要がない。このた
め、従来のバイポーラトランジスタで必要であったエッ
チングストッパ膜８５（図１１参照）、酸化膜８７（図
１２参照）およびスペーサ膜９３（図１１参照）も不要
となり、バイポーラトランジスタを微細化しても従来の
場合に比べてエミッタ領域上の開孔（エミッタ開孔）１
１９のアスペクト比を小さくすることが可能となる。こ
れにより、エミッタ幅によって電流利得が変化するのを
可及的に防止することができる。

【０１２１】また、本実施の形態においては、ゲート電
極１１６を構成する層１０９ｂとベース電極１１３およ
びコレクタ電極１１５が同時に形成されるとともに、ゲ
ート電極１１６を構成する層１２１ｂとエミッタ電極１
２１ａが同時に形成され、更にゲート電極１１６とエミ
ッタ電極１２１ａを形成するためのパターニングが同一
工程で行われるため、従来の製造方法に比べて工程数を
少なくすることができる。

【０１２２】次に本発明の第１２の実施の形態を図１８
および図１９を参照して説明する。この実施の形態はバ
イポーラトランジスタとＭＯＳトランジスタが同一基板
上に形成される半導体装置の製造方法であって、その工
程断面図を図１８および図１９に示す。

【０１２３】まず図１８（ａ）に示すように、ｐ型のシ
リコン基板１００のバイポーラトランジスタ形成領域に
ｎ^＋型の埋め込領域１０１ａを形成した後、エピタキシ
ャル成長によってシリコン基板１００の表面にｎ⁻層１
０１ｂを形成する。続いてシリコン基板１００のｎチャ
ネルＭＯＳトランジスタ形成領域にｐウェル１０１ｃを
形成する。その後、シリコン基板１００に浅いトレンチ
と深いトレンチを形成し、これらトレンチを絶縁膜１０
２で埋込むことにより素子分離を行い、素子領域１０３
ａ，１０３ｂ，１０３ｃを形成する（図１８（ａ）参
照）。素子領域１０３ａ，１０３ｂはバイポーラトラン
ジスタの素子領域となり、素子領域１０３ｃはＭＯＳト
ランジスタの素子領域となる。続いてこれらの素子領域
１０３ａ，１０３ｂ，１０３ｃ上にシリコン酸化膜１０
５を形成する（図１８（ａ）参照）。

【０１２４】次に基板全面に多結晶シリコン膜１０７を
堆積する。そして、素子領域１０３ｃを覆うフォトレジ
ストパターン（図示せず）を、上記多結晶シリコン膜１
０７上に形成した後、このフォトレジストパターンをマ
スクにしてバイポーラトランジスタ形成領域上の多結晶
シリコン膜１０７およびシリコン酸化膜１０５を除去す
る（図１８（ｂ）参照）。このときＭＯＳトランジスタ
形成領域上にのみシリコン酸化膜１０５および多結晶シ
リコン膜１０７が残置する。

【０１２５】次に上記フォトレジストパターンを除去し
た後、図１８（ｃ）に示すように、ｐ型の不純物（例え
ばボロン）を導入しながらエピタキシャル成長を行うこ
とにより、素子領域１０３ａ，１０３ｂ上には単結晶シ
リコン層１０９ａを形成するとともに、素子分離絶縁膜
１０２上および多結晶シリコン膜１０７上には多結晶シ
リコン層１０９ｂを形成する。その後、素子領域１０３
ｂにｎ型の不純物を注入し、ｎ^＋領域にする（図１８
（ｃ）参照）。

【０１２６】次に図１８（ｄ）示すように基板全面に絶
縁膜１１１を堆積した後、フォトリソグラフィ技術を用
いて上記絶縁膜１１１をパターニングすることにより、
ベース層形成領域およびコレクタ電極形成領域上にのみ
絶縁膜１１１を残置する。このときベース層形成領域上
の絶縁膜１１１にはエミッタ開孔１１９が形成される
（図１８（ｄ）参照）。

【０１２７】次に図１８（ｄ）に示すように上記エミッ
タ開孔１１９を埋込むように基板全面に多結晶シリコン
膜１２１を堆積する。続いてフォトリソグラフィ技術と
異方性エッチングを用いて上記多結晶シリコン膜１２
１，１０９ｂ，１０７をパターニングすることによりエ
ミッタ電極１２１ａおよびゲート電極１１６を形成する
（図１８（ｆ）参照）。このとき、ベース層形成領域お
よびコレクタ電極形成領域上の絶縁膜１１１がマスクと
なり、バイポーラトランジスタ形成領域上の多結晶シリ
コン膜１０９ｂもパターニングされ、ベース層１１３お
よびコレクタ電極１１５も同時に形成される（図１８
（ｆ）参照）。なおゲート電極１１６は多結晶シリコン
層１０７，１０９ｂ，１２１ｂからなる三層構造となっ
ている。

【０１２８】次にＭＯＳトランジスタ形成領域をフォト
レジスト（図示せず）でマスクした後、エミッタ電極１
２１ａにｎ型不純物（例えばＡｓ）を所定のイオン注入
条件でイオン注入する。そして上記フォトレジストを除
去した後、熱処理することにより、ｎ型不純物をエミッ
タ電極１２１ａからベース層１１３の表面領域に拡散さ
せ、エミッタ領域１２５を形成する（図１９（ａ）参
照）。その後、ｎ型不純物（例えばＡｓ）を所定の条件
でイオン注入することによりＭＯＳトランジスタ形成領
域に低濃度のソース・ドレイン領域１２３を形成する
（図１９（ａ）参照）。

【０１２９】次に基板全面に窒化膜を堆積した後、異方
性エッチングを行うことにより、ゲート電極１１６の側
部に窒化膜からなる側壁膜１３５を形成する（図１９
（ｂ）参照）。このときエミッタ電極１２１ａの側部に
も窒化膜からなる側壁膜１３５が形成される（図１９
（ｂ）参照）。続いてバイポーラトランジスタ形成領域
をフォトレジストでマスクした後、ｎ型不純物（例えば
Ａｓ）を所定の条件でイオン注入することにより、ＭＯ
Ｓトランジスタ形成領域に高濃度のソース・ドレイン領
域１２２を形成する（図１９（ｂ）参照）。

【０１３０】次に上記フォトレジストを除去した後、図
１９（ｃ）に示すように異方性エッチングを行うことに
より、ベース層１１３およびコレクタ電極１１５上の絶
縁膜１１１を除去するとともに、ソース・ドレイン領域
１２２上のシリコン酸化膜１０５を除去する。続いて基
板全面に高融点金属、例えばＴｉをスパッタ法を用いて
堆積した後、熱処理することにより、多結晶シリコン、
または単結晶シリコンと高融点金属を反応させる。そし
て未反応の高融点金属を除去することにより、ベース層
（ベース電極ともいう）１１３、コレクタ電極１１５、
エミッタ電極１２１ａ、ゲート電極１１６、およびソー
ス・ドレイン領域１２２上に高融点金属シリサイド層１
２７を形成する（図１９（ｃ）参照）。

【０１３１】次に図１９（ｄ）に示すように基板全面に
層間絶縁膜１３０を堆積した後、ベース電極１１３、コ
レクタ電極１１５、エミッタ電極１２１ａ、およびソー
ス・ドレイン領域１２２などとのコンタクトを取るため
のコンタクト孔を各々開孔する。そしてこれらのコンタ
クト孔を埋込むように金属膜を堆積し、この金属膜をパ
ターニングすることにより、金属電極１３２を形成し、
半導体装置を完成する（図１９（ｄ）参照）。

【０１３２】以上説明したように第１２の実施の形態に
よれば、従来のバイポーラトランジスタと異なり、ベー
ス層（ベース電極１１３）を覆うようなベース引出し電
極８６（図１１参照）を形成する必要がない。このた
め、従来のバイポーラトランジスタで必要であったエッ
チングストッパ膜８５（図１１参照）、酸化膜８７（図
１２参照）およびスペーサ膜９３（図１１参照）も不要
となり、バイポーラトランジスタを微細化しても従来の
場合に比べてエミッタ領域上の開孔（エミッタ開孔）１
１９のアスペクト比を小さくすることが可能となる。こ
れにより、エミッタ幅によって電流利得が変化するのを
可及的に防止することができる。

【０１３３】また、本実施の形態においては、ゲート電
極１１６を構成する層１０９ｂとベース電極１１３およ
びコレクタ電極１１５が同時に形成されるとともに、ゲ
ート電極１１６を構成する層１２１ｂとエミッタ電極１
２１ａが同時に形成され、更にゲート電極１１６とエミ
ッタ電極１２１ａを形成するためのパターニングが同一
工程で行われるため、従来の製造方法に比べて工程数を
少なくすることができる。

【０１３４】次に本発明の第１３の実施の形態を図２０
および図２１を参照して説明する。この実施の形態はバ
イポーラトランジスタとＭＯＳトランジスタが同一基板
上に形成される半導体装置の製造方法であって、その工
程断面図を図２０および図２１に示す。

【０１３５】まず、第１２の実施の形態の図１８（ａ）
から図１８（ｃ）に示す工程と同一の工程を行う（図２
０（ａ），（ｂ），（ｃ）参照）。

【０１３６】次に図２０（ｄ）に示すように基板全面に
絶縁膜１１１を堆積し、フォトリソグラフィ技術と異方
性エッチングを用いて絶縁膜１１１および多結晶シリコ
ン１０９ｂ，１０７をパターニングすることにより、ベ
ース層１１３、コレクタ電極１１５、およびゲート電極
１１６を形成する。このとき、ベース層１１３、コレク
タ電極１１５、およびゲート電極１１６上には絶縁膜１
１１が残置している。続いて熱処理することにより、ゲ
ート電極１１６の側部にシリコン酸化膜１１７を形成す
る（図２０（ｄ）参照）。

【０１３７】次に図２０（ｅ）に示すように、フォトリ
ソグラフィ技術と異方性エッチングを用いてベース層１
１３上の絶縁膜１１１にエミッタ開孔１１９を形成す
る。

【０１３８】次に基板全面に多結晶シリコン膜を堆積し
た後、フォトリソグラフィ技術を用いて異方性エッチン
グを行うことによりエミッタ電極１２０を形成する（図
２０（ｆ）参照）。このとき、ゲート電極１１６の側部
には多結晶シリコンからなる側壁１２０ａが形成される
（図２０（ｆ）参照）。続いてバイポーラトランジスタ
形成領域を覆うフォトレジストマスクを形成し、所定の
条件でｎ型不純物（例えばＡｓ）をイオン注入すること
により、ＭＯＳトランジスタ形成領域に高濃度のソース
・ドレイン領域１２２を形成する（図２０（ｆ）参
照）。

【０１３９】次に等方性エッチングを用いてゲート電極
１１６の側壁１２０ａを除去する（図２１（ａ）参
照）。続いてｎ型不純物（例えばＡｓ）を所定の条件で
イオン注入することによりＭＯＳトランジスタ形成領域
に低濃度のソース・ドレイン領域１２３を形成する（図
２１（ａ）参照）。そして上記フォトレジストマスクを
除去した後、ＭＯＳトランジスタ形成領域を覆うフォト
レジストマスクを形成し、ｎ型不純物（例えばＡｓ）を
所定の条件でエミッタ電極１２０にイオン注入する。続
いて熱処理することによりベース層１１３の表面領域に
ｎ型不純物を拡散させ、エミッタ領域１２５を形成する
（図２１（ａ）参照）。

【０１４０】次に、絶縁膜を基板全面に堆積し、異方性
エッチングを用いてエッチバックすることによりゲート
電極１１６に側壁膜１３５を形成するとともに、ベース
層１１３、コレクタ電極１１５、およびゲート電極１１
６上の絶縁膜１１１と、ソース・ドレイン領域１２２上
のシリコン酸化膜１０５を除去する（図２１（ｂ）参
照）。このときエミッタ電極１２１ａの側部にも側壁膜
１３５が形成される（図２１（ｂ）参照）。

【０１４１】次に基板全面に高融点金属をスパッタ法を
用いて堆積し、熱処理することにより多結晶シリコンま
たは単結晶シリコンと高融点金属とを反応させる。そし
て未反応の高融点金属を除去することによりベース層
（ベース電極ともいう）１１３、コレクタ電極１１５、
エミッタ電極１２０、ゲート電極１１６、およびソース
・ドレイン領域１２２上に高融点金属シリサイド層１２
７を形成する（図２１（ｃ）参照）。

【０１４２】次に図２１（ｄ）に示すように基板全面に
層間絶縁膜１３０を堆積した後、この層間絶縁膜１３０
にコンタクト孔を開孔する。そしてこのコンタクト孔を
金属膜で埋込み、パターニングすることにより金属電極
１３２を形成する（図２１（ｄ）参照）。

【０１４３】以上説明したようにこの第１３の実施の形
態も第１２の実施の形態と同様の効果を奏することは言
うまでもない。

【０１４４】次に本発明の第１４の実施の形態を図２
２、図２３を参照して説明する。この第１４の実施の形
態はバイポーラトランジスタとＭＯＳトランジスタが同
一基板上に形成される半導体装置の製造方法であって、
その製造工程断面図を図２２、図２３に示す。

【０１４５】まず、第１１の実施の形態の図１６（ａ）
〜図１６（ｂ）に示す工程と同一の工程を行う（図２２
（ａ），図２２（ｂ）参照）。

【０１４６】次に基板全面に絶縁膜１１１を堆積し、フ
ォトリソグラフィ技術を用いて絶縁膜１１１および多結
晶シリコン膜１０９ｂを異方性エッチングすることによ
り、ベース層１１３およびコレクタ電極１１５を形成す
る（図２２（ｃ）参照）。

【０１４７】次に図２２（ｄ）に示すようにフォトリソ
グラフィ技術と異方性エッチングを用いてベース層１１
３上の絶縁膜１１１にエミッタ開孔１１９を形成した
後、基板全面に多結晶シリコン膜１４０を堆積する。

【０１４８】次に図２２（ｅ）に示すようにフォトリソ
グラフィ技術および異方性エッチングを用いて多結晶シ
リコン膜１４０をパターニングすることにより、エミッ
タ電極１４０ａおよびゲート電極１４０ｂを同時に形成
する。

【０１４９】次にバイポーラトランジスタ形成領域上を
フォトレジストでマスクした後、ｎ型不純物（例えばＡ
ｓ）を所定の条件でイオン注入することにより、低濃度
のソース・ドレイン領域１２３を形成する（図２２
（ｆ）参照）。

【０１５０】次に基板全面に絶縁膜（例えば窒化膜）を
堆積した後、異方性エッチングを行うことによりゲート
電極１０４ｂの側部に窒化膜からなる側壁１３５を形成
する（図２３（ａ）参照）。このとき、エミッタ電極１
０４ａの側部にも窒化膜からなる側壁１３５が形成され
る（図２３（ａ）参照）。続いてｎ型不純物（例えばＡ
ｓ）を所定の注入条件でエミッタ電極１０４ａと、ＭＯ
Ｓトランジスタ形成領域にイオン注入した後、熱処理を
行うことにより、ベース層１１３にエミッタ領域１２５
を形成するとともにＭＯＳトランジスタ形成領域に高濃
度のソース・ドレイン領域１２２を形成する（図２３
（ａ）参照）。

【０１５１】次に異方性エッチングを用いてベース層
（ベース電極）１１３およびコレクタ電極１１５上の絶
縁膜１１１と、ソース・ドレイン領域１２２上のシリコ
ン酸化膜１０５を除去する（図２３（ｂ）参照）。続い
て基板全面に高融点金属を堆積し、熱処理を行った後、
未反応の高融点金属を除去することにより、ベース電極
１１３、コレクタ電極１１５、エミッタ電極１０４ａ、
ゲート電極１０４ｂ、およびソース・ドレイン領域１２
２上に高融点金属シリサイド層１２７を形成する（図２
３（ｂ）参照）。

【０１５２】次に図２３（ｃ）に示すように基板全面に
層間絶縁膜１３０を堆積し、この層間絶縁膜１３０にコ
ンタクト孔を開孔する。そしてこのコンタクト孔を埋込
むように金属膜を基板全面に堆積し、金属膜をパターニ
ングすることにより金属電極１３２を形成し、半導体装
置を完成する。

【０１５３】以上説明したようにこの第１４の実施の形
態によれば、従来のバイポーラトランジスタと異なり、
ベース層（ベース電極１１３）を覆うようなベース引出
し電極８６（図１１参照）を形成する必要がない。この
ため、従来のバイポーラトランジスタで必要であったエ
ッチングストッパ膜８５（図１１参照）、酸化膜８７
（図１２参照）およびスペーサ膜９３（図１１参照）も
不要となり、バイポーラトランジスタを微細化しても従
来の場合に比べてエミッタ領域上の開孔（エミッタ開
孔）１１９のアスペクト比を小さくすることが可能とな
る。これにより、エミッタ幅によっで電流利得が変化す
るのを可及的に防止することができる。

【０１５４】また、本実施の形態においては、ゲート電
極を構成する層１４０ｂとエミッタ電極１４０ａが同時
に形成されるとともに、パターニングが同一工程で行わ
れるため、従来の製造方法に比べて工程数を少なくする
ことができる。

【０１５５】なお、上記第１０乃至第１４の実施の形態
においては、ｎｐｎトランジスタとｎＭＯＳトランジス
タとを有する半導体装置の製造方法について説明した
が、注入する不純物の導電型を上記実施の形態において
逆にすれば、ｐｎｐトランジスタとＰＭＯＳトランジス
タとを有する半導体装置を製造することができることは
言うまでもない。また、ＭＯＳトランジスタとしてｎＭ
ＯＳトランジスタおよびｐＭＯＳトランジスタを有する
ＢｉＣＭＯＳ型の半導体装置に適用することも可能であ
り、本発明はその他種々変形して実施することができ
る。

【０１５６】

【発明の効果】以上述べたように、本発明の半導体装置
およびその製造方法によれば、微細化してもエミッタ幅
によって電流利得が変化するのを可及的に防止すること
ができる。

【０１５７】また、本発明の半導体装置の製造方法によ
れば、従来の場合に比べて工程数を短縮することができ
る。

【図面の簡単な説明】

【図１】本発明による半導体装置の第１の実施の形態の
構成を示す断面図。

【図２】本発明による半導体装置の第２の実施の形態の
構成を示す断面図。

【図３】本発明による半導体装置の第３の実施の形態の
構成を示す断面図。

【図４】本発明による半導体装置の第４の実施の形態の
構成を示す構成図。

【図５】本発明の第５の実施の形態の構成を示す製造工
程断面図。

【図６】本発明の第６の実施の形態の構成を示す製造工
程断面図。

【図７】本発明の第７の実施の形態の構成を示す製造工
程断面図。

【図８】本発明の第８の実施の形態の構成を示す製造工
程断面図。

【図９】本発明の第８の実施の形態の構成を示す製造工
程断面図。

【図１０】本発明の第９の実施の形態の構成を示す製造
工程断面図。

【図１１】従来のバイポーラトランジスタの構成を示す
断面図。

【図１２】従来のバイポーラトランジスタの製造方法の
工程断面図。

【図１３】従来のバイポーラトランジスタの問題点を説
明する図。

【図１４】本発明の第１０の実施の形態の製造方法の工
程断面図。

【図１５】本発明の第１０の実施の形態の製造方法の工
程断面図。

【図１６】本発明の第１１の実施の形態の製造方法の工
程断面図。

【図１７】本発明の第１１の実施の形態の製造方法の工
程断面図。

【図１８】本発明の第１２の実施の形態の製造方法の工
程断面図。

【図１９】本発明の第１２の実施の形態の製造方法の工
程断面図。

【図２０】本発明の第１３の実施の形態の製造方法の工
程断面図。

【図２１】本発明の第１３の実施の形態の製造方法の工
程断面図。

【図２２】本発明の第１４の実施の形態の製造方法の工
程断面図。

【図２３】本発明の第１４の実施の形態の製造方法の工
程断面図。

【符号の説明】

２ シリコン基板 ３ 素子領域 ４ 素子分離絶縁膜 ６ ベース層 ６ａ 多結晶シリコン層 ８ 絶縁膜 １２ エミッタ電極（多結晶シリコン） １３ エミッタ電極（単結晶シリコン） １４ エミッタ領域 １８ 層間絶縁膜 １９ａ 金属電極

フロントページの続き (56)参考文献 特開 平１−276667（ＪＰ，Ａ) 特開 平７−254611（ＪＰ，Ａ) 特開 平３−150848（ＪＰ，Ａ) 特開 平４−268732（ＪＰ，Ａ) 特開 平８−31965（ＪＰ，Ａ) 特開 平１−217969（ＪＰ，Ａ) 特開 平４−283937（ＪＰ，Ａ) 特開 平５−29328（ＪＰ，Ａ) 特開 平４−42968（ＪＰ，Ａ) 特開 昭61−210668（ＪＰ，Ａ) 特開 昭63−284854（ＪＰ，Ａ) 特開 昭62−232964（ＪＰ，Ａ) 特開 昭63−76470（ＪＰ，Ａ) 特開 平８−191077（ＪＰ，Ａ) 特開 平４−226022（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/33 - 21/331 H01L 29/68 - 29/737 H01L 21/334 - 21/336 H01L 21/8222 - 21/8228 H01L 21/8232 H01L 21/8234 - 21/8238 H01L 21/8249 H01L 27/06 H01L 27/08 H01L 29/76 H01L 29/772 H01L 29/78

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板の素子領域上に形成されたベー
   ス層と、 前記ベース層の表面領域上に開孔を有しながら前記ベー
   ス層上に形成された絶縁膜と、 前記開孔を埋込みながら前記絶縁膜上に形成されたエミ
   ッタ電極と、 を備え、前記開孔周囲における前記ベース層と前記エミ
   ッタ電極の間の前記エミッタ電極下のみには前記絶縁膜
   が単一の層として介在され、前記素子領域は素子分離絶
   縁膜によって分離されており、前記ベース層は前記素子
   分離絶縁膜上まで延在しており、前記ベース層は素子領
   域上では単結晶シリコンから構成されかつ前記素子分離
   絶縁膜上では多結晶シリコンから構成されていることを
   特徴とする半導体装置。
2. 【請求項２】前記エミッタ電極下の領域を除いた前記ベ
   ース層の領域は、前記エミッタ電極下の前記ベース層の
   領域よりも不純物濃度が高いことを特徴とする請求項１
   記載の半導体装置。
3. 【請求項３】前記エミッタ電極は多結晶シリコンから構
   成されていることを特徴とする請求項１乃至２のいずれ
   かに記載の半導体装置。
4. 【請求項４】前記エミッタ電極は単結晶シリコンから構
   成されていることを特徴とする請求項１乃至２のいずれ
   かに記載の半導体装置。
5. 【請求項５】前記エミッタ電極は前記ベース層の外側ま
   で延在し、かつ前記ベース層の外側で配線とのコンタク
   トが取られていることを特徴とする請求項１乃至４のい
   ずれかに記載の半導体装置。
6. 【請求項６】前記エミッタ電極下の領域を除く前記ベー
   ス層の表面および前記エミッタ電極の表面にシリサイド
   層が形成されていることを特徴とする請求項１乃至５の
   いずれかに記載の半導体装置。