JPH0521450A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0521450A JPH0521450A JP3172697A JP17269791A JPH0521450A JP H0521450 A JPH0521450 A JP H0521450A JP 3172697 A JP3172697 A JP 3172697A JP 17269791 A JP17269791 A JP 17269791A JP H0521450 A JPH0521450 A JP H0521450A
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Abstract
(57)【要約】
【目的】自己整合型のバイポーラトランジスタ等を含む
半導体装置及びその製造方法に関し、扱いうる最大電流
を従来並としたままで、寄生容量を低減してトランジス
タの高速化を図ることができる半導体装置及びその製造
方法を提供することを目的とする。 【構成】半導体基板２３上の第１の絶縁膜２４／第１の
導電体膜２５／第２の絶縁膜２６の３層の膜を貫通する
第１の開口部２７と、第１の開口部２７の底部の半導体
基板２３上にあって、第１の開口部２７の側壁から離隔
する第３の絶縁膜24ａと、側壁の第１の導電体膜２５と
第３の絶縁膜24ａの周囲の半導体基板２３とに接触し、
かつ第３の絶縁膜24ａ上に延在する第１の半導体膜３０
と、第１の開口部２７の側壁を被覆する第４の絶縁膜３
２を側壁とする第３の絶縁膜24ａ上の第２の開口部３３
と、第２の開口部３３内の第１の半導体膜３０と接続す
る第２の導電体膜34ａとを含み構成する。
半導体装置及びその製造方法に関し、扱いうる最大電流
を従来並としたままで、寄生容量を低減してトランジス
タの高速化を図ることができる半導体装置及びその製造
方法を提供することを目的とする。 【構成】半導体基板２３上の第１の絶縁膜２４／第１の
導電体膜２５／第２の絶縁膜２６の３層の膜を貫通する
第１の開口部２７と、第１の開口部２７の底部の半導体
基板２３上にあって、第１の開口部２７の側壁から離隔
する第３の絶縁膜24ａと、側壁の第１の導電体膜２５と
第３の絶縁膜24ａの周囲の半導体基板２３とに接触し、
かつ第３の絶縁膜24ａ上に延在する第１の半導体膜３０
と、第１の開口部２７の側壁を被覆する第４の絶縁膜３
２を側壁とする第３の絶縁膜24ａ上の第２の開口部３３
と、第２の開口部３３内の第１の半導体膜３０と接続す
る第２の導電体膜34ａとを含み構成する。
Description
【０００１】
（目次）
・産業上の利用分野
・従来の技術（図９）
・発明が解決しようとする課題
・課題を解決するための手段
・作用
・実施例
（１）第１の実施例（図１〜図４）
（２）第２の実施例（図５）
（３）第３，第４の実施例（図６）
（４）第５〜第７の実施例（図７）
（５）第８〜第１０の実施例（図８）
・発明の効果
【０００２】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、更に詳しく言えば、自己整合型のバイポ
ーラトランジスタ、及びＦＥＴ（電界効果トランジス
タ）等を含む半導体装置及びその製造方法に関する。
造方法に関し、更に詳しく言えば、自己整合型のバイポ
ーラトランジスタ、及びＦＥＴ（電界効果トランジス
タ）等を含む半導体装置及びその製造方法に関する。
【０００３】近年、コンピュータ等、情報処理の高速化
が要望されている。このため、これ等に用いられる半導
体集積回路装置も高速化が望まれている。
が要望されている。このため、これ等に用いられる半導
体集積回路装置も高速化が望まれている。
【０００４】
【従来の技術】図９は、従来例の自己整合型のバイポー
ラトランジスタの製造方法について説明する断面図であ
る。
ラトランジスタの製造方法について説明する断面図であ
る。
【０００５】まず、ｐ型の基体１上にｎ+ 型の埋込み層
２／ｎ- 型の素子形成層３が形成された半導体基板４に
選択的にｎ+ 型のコレクタ接続層５を形成し、埋込み層
２と接続する。これにより、コレクタ引出し層６が形成
される。次に、半導体基板４の所定の領域に素子分離の
ための絶縁膜８を選択的に形成する。
２／ｎ- 型の素子形成層３が形成された半導体基板４に
選択的にｎ+ 型のコレクタ接続層５を形成し、埋込み層
２と接続する。これにより、コレクタ引出し層６が形成
される。次に、半導体基板４の所定の領域に素子分離の
ための絶縁膜８を選択的に形成する。
【０００６】続いて、下部絶縁膜９／ベース配線１０と
なるｐ型不純物の導入されたポリシリコン膜１０／上部
絶縁膜１１を順次形成した後、コレクタ接続層５に隣接
する素子形成層３上にこれら３層の膜を貫通して開口部
１２を形成する。
なるｐ型不純物の導入されたポリシリコン膜１０／上部
絶縁膜１１を順次形成した後、コレクタ接続層５に隣接
する素子形成層３上にこれら３層の膜を貫通して開口部
１２を形成する。
【０００７】次に、開口部１２の側壁にベース引出し電
極４５となるポリシリコン膜４５を選択的に形成した
後、熱処理を行い、ｐ型不純物の導入されたポリシリコ
ン膜１０から開口部１２の側壁のポリシリコン膜４５を
通過して素子形成層３内にｐ型不純物を導入してドーナ
ツ状の外部ベース領域層１３を形成する。続いて、開口
部１２の底部の素子形成層３内にｐ型不純物をイオン注
入し、ドーナツ状の外部ベース領域層１３の内側に内部
ベース領域層１４を形成する。
極４５となるポリシリコン膜４５を選択的に形成した
後、熱処理を行い、ｐ型不純物の導入されたポリシリコ
ン膜１０から開口部１２の側壁のポリシリコン膜４５を
通過して素子形成層３内にｐ型不純物を導入してドーナ
ツ状の外部ベース領域層１３を形成する。続いて、開口
部１２の底部の素子形成層３内にｐ型不純物をイオン注
入し、ドーナツ状の外部ベース領域層１３の内側に内部
ベース領域層１４を形成する。
【０００８】次いで、ベース引出し電極４５を被覆して
開口部１２の側壁に絶縁膜からなるサイドウオール１５
を形成し、開口部１２内に開口部１６を形成する。次
に、開口部１６を被覆してｎ型の不純物が導入されたポ
リシリコン膜を形成した後、このポリシリコン膜をパタ
ーニングし、エミッタ引出し電極１７を形成する。続い
て、熱処理を行い、開口部１６からｎ型不純物を導入し
て内部ベース領域層１４内にエミッタ領域層１８を形成
する。なお、コレクタ接続層５及びベース配線１０上の
絶縁膜にはそれぞれコンタクトホール１９、及びビアホ
ール４４が形成される。
開口部１２の側壁に絶縁膜からなるサイドウオール１５
を形成し、開口部１２内に開口部１６を形成する。次
に、開口部１６を被覆してｎ型の不純物が導入されたポ
リシリコン膜を形成した後、このポリシリコン膜をパタ
ーニングし、エミッタ引出し電極１７を形成する。続い
て、熱処理を行い、開口部１６からｎ型不純物を導入し
て内部ベース領域層１４内にエミッタ領域層１８を形成
する。なお、コレクタ接続層５及びベース配線１０上の
絶縁膜にはそれぞれコンタクトホール１９、及びビアホ
ール４４が形成される。
【０００９】次いで、Ａｌ膜により、エミッタ電極２
０，ベース電極２１，コレクタ電極２２を形成すると、
自己整合型のバイポーラトランジスタが完成する。
０，ベース電極２１，コレクタ電極２２を形成すると、
自己整合型のバイポーラトランジスタが完成する。
【００１０】
【発明が解決しようとする課題】ところで、このような
バイポーラトランジスタにおいて、高速化を実現する為
には外部ベース領域層１３及び内部ベース領域層１４か
らなるベース領域層７、及びエミッタ領域層１８の面積
ができるだけ小さくなるように形成し、ベース／コレク
タ接合及びベース／エミッタ接合の寄生容量を低減する
ことが必要である。
バイポーラトランジスタにおいて、高速化を実現する為
には外部ベース領域層１３及び内部ベース領域層１４か
らなるベース領域層７、及びエミッタ領域層１８の面積
ができるだけ小さくなるように形成し、ベース／コレク
タ接合及びベース／エミッタ接合の寄生容量を低減する
ことが必要である。
【００１１】また、従来のバイポーラトランジスタを、
高速化する為には、内部ベース領域層１４を薄く形成す
る必要がある。しかし、ベース領域層１４を薄くする
と、ユニット直下のベース抵抗が高くなるため、コレク
タ電流はエミッタ領域層１８の周辺部でしか流れなくな
り、エミッタ領域層１８の内部では流れないという。い
わゆるクラウディング効果が発生する。
高速化する為には、内部ベース領域層１４を薄く形成す
る必要がある。しかし、ベース領域層１４を薄くする
と、ユニット直下のベース抵抗が高くなるため、コレク
タ電流はエミッタ領域層１８の周辺部でしか流れなくな
り、エミッタ領域層１８の内部では流れないという。い
わゆるクラウディング効果が発生する。
【００１２】つまりこれは、エミッタ領域層１８の内部
はトランジスタの動作に殆ど関与していないにもかかわ
らず、高速性を阻害するところの寄生容量としてはその
まま残ることになる。一方、クラウディング効果の結
果、エミッタ周辺部の電流密度が上がりバイポーラトラ
ンジスタに流すことのできる最大コレクタ・電流（扱い
うる最大電流）が減少してしまう。
はトランジスタの動作に殆ど関与していないにもかかわ
らず、高速性を阻害するところの寄生容量としてはその
まま残ることになる。一方、クラウディング効果の結
果、エミッタ周辺部の電流密度が上がりバイポーラトラ
ンジスタに流すことのできる最大コレクタ・電流（扱い
うる最大電流）が減少してしまう。
【００１３】バイポーラトランジスタの遅延の１つは、
寄生容量の充放電により決まるから、最大コレクタ電流
の減少に対し、寄生容量が変わる。つまりコレクタ電流
に対し相対的に寄生容量が増えるこの状況は、バイポー
ラトランジスタの高速化を図るまで障害となっていた。
寄生容量の充放電により決まるから、最大コレクタ電流
の減少に対し、寄生容量が変わる。つまりコレクタ電流
に対し相対的に寄生容量が増えるこの状況は、バイポー
ラトランジスタの高速化を図るまで障害となっていた。
【００１４】また、上記のような製造方法では、イオン
注入により内部ベース領域層１４を形成しているが、導
電型不純物をより浅く注入することはチャネリングのた
め極めて難しい。従って、内部ベース領域層１４を浅く
形成することには限界がある。
注入により内部ベース領域層１４を形成しているが、導
電型不純物をより浅く注入することはチャネリングのた
め極めて難しい。従って、内部ベース領域層１４を浅く
形成することには限界がある。
【００１５】本発明は、かかる従来の問題点に鑑みてな
されたもので、扱いうる最大電流を従来並みとした上
で、寄生容量を低減してトランジスタの高速化を図るこ
とができる半導体装置及びその製造方法を提供すること
を目的とするものである。
されたもので、扱いうる最大電流を従来並みとした上
で、寄生容量を低減してトランジスタの高速化を図るこ
とができる半導体装置及びその製造方法を提供すること
を目的とするものである。
【００１６】
【課題を解決するための手段】上記課題は、第１に、半
導体基板上に順次形成された第１の絶縁膜／第１の導電
体膜／第２の絶縁膜の３層の膜を貫通する第１の開口部
の底部の半導体基板上に、該第１の開口部の側壁から離
隔して第３の絶縁膜を形成する工程と、前記第１の開口
部を被覆して第１の半導体膜を形成する工程と、前記第
１の開口部内の第１の半導体膜上に耐エッチング性膜を
形成した後、該耐エッチング性膜をマスクとして、前記
第１の半導体膜を選択的にエッチング・除去し、前記第
１の開口部の底部の第１の半導体膜、及び前記側壁の第
１の絶縁膜と第１の導電体膜と接触している第１の半導
体膜を残存する工程と、前記第１の開口部の側壁を被覆
して第４の絶縁膜を形成し、前記第３の絶縁膜上の前記
第１の半導体膜の上に、前記第４の絶縁膜を側壁とする
第２の開口部を形成する工程と、前記第１の半導体膜と
接続して第２の導電体膜を形成する工程とを有する半導
体装置の製造方法によって達成され、第２に、第１の発
明に記載の半導体基板上に順次形成された第１の絶縁膜
／第１の導電体膜／第２の絶縁膜の３層の膜を貫通する
第１の開口部の底部の半導体基板上に、該第１の開口部
の側壁から離隔して第３の絶縁膜を形成する工程と、前
記第１の開口部を被覆して第１の半導体膜を形成する工
程との間に、前記側壁に露出する第１の導電体膜の表面
及び第３の絶縁膜の周辺部の半導体基板の表面に第５の
絶縁膜を形成する工程と、異方性エッチングにより第３
の絶縁膜の周辺部の半導体基板の表面の第５の絶縁膜を
除去する工程とを行うことを特徴とする半導体装置の製
造方法によって達成され、第３に、第１の発明に記載の
第４の絶縁膜を側壁とする第２の開口部を形成する工程
の後、前記第４の絶縁膜をマスクとして前記第２の開口
部の底部の第１の半導体膜をエッチング・除去する工程
と、前記第２の開口部内に露出する第１の半導体膜の表
面に絶縁膜を形成する工程と、前記絶縁膜を被覆して第
２の導電体膜を形成する工程とを有する半導体装置の製
造方法によって達成され、第４に、半導体基板上の第１
の絶縁膜／第１の導電体膜／第２の絶縁膜の３層の膜を
貫通する第１の開口部と、前記第１の開口部の底部の半
導体基板上にあって、前記第１の開口部の側壁から離隔
する第３の絶縁膜と、前記側壁の第１の導電体膜と前記
第３の絶縁膜の周囲の半導体基板とに接続し、かつ前記
第３の絶縁膜上に延在する第１の半導体膜と、前記第１
の開口部の側壁を被覆する第４の絶縁膜を側壁とする前
記第３の絶縁膜上の第２の開口部と、前記第２の開口部
内の第１の半導体膜と接続する第２の導電体膜とを有す
る半導体装置によって達成され、第５に、第４の発明に
記載の半導体装置であって、前記半導体基板は一導電型
となっており、前記第１の半導体膜の、前記第２の導電
体膜と接続している層は一導電型となっており、前記第
２の導電体膜と接続している層と前記第３の絶縁膜の周
囲の半導体基板との間の反対導電型の前記第１の半導体
膜がベース層となっていることを特徴とする半導体装置
によって達成され、第６に、第４の発明に記載の半導体
装置であって、前記半導体基板は一導電型となってお
り、前記第１の半導体膜の前記第１の導電体膜に接続し
ている層は一導電型となっており、前記第３の絶縁膜の
周囲の半導体基板と前記第１の導電体膜との間の反対導
電型の前記第１の半導体膜がベース層となっていること
を特徴とする半導体装置によって達成され、第７に、第
４の発明に記載の半導体装置であって、前記半導体基板
は反対導電型となっており、前記第１の半導体膜の前記
第１の導電体膜に接続している層は一導電型となってお
り、前記第１の半導体膜の、前記第２の導電体膜と接続
している層は一導電型となっており、前記第２の導電体
膜と接続している層と前記第１の導電体膜に接続してい
る層との間の反対導電型の前記第１の半導体膜がベース
層となっていることを特徴とする半導体装置によって達
成され、第８に、第４の発明に記載の半導体装置であっ
て、前記半導体基板は一導電型となっており、前記第１
の半導体膜の前記第１の導電体膜の接続している層は反
対導電型になっており、前記第３の絶縁膜の周囲の半導
体基板と前記第２の導電体膜との間の一導電型の前記第
１の半導体膜がチャネル層となっていることを特徴とす
る半導体装置によって達成され、第９に、第４の発明に
記載の半導体装置であって、前記半導体基板は一導電型
となっており、前記第１の半導体膜の、前記第２の導電
体膜と接続している層は反対導電型となっており、前記
第３の絶縁膜の周囲の半導体基板と前記第１の導電体膜
との間の一導電型の前記第１の半導体膜がチャネル層と
なっていることを特徴とする半導体装置によって達成さ
れ、第１０に、第４の発明に記載の半導体装置であっ
て、前記半導体基板は反対導電型となっており、前記第
２の導電体膜と前記第１の導電体膜との間の一導電型の
前記第１の半導体膜がチャネル層となっていることを特
徴とする半導体装置によって達成され、第１１に、第４
の発明に記載の半導体装置であって、前記半導体基板は
一導電型となっており、前記第１の半導体膜は前記第１
の導電体膜にゲート絶縁膜を介して接続されており、前
記第３の絶縁膜の周囲の半導体基板と前記第２の導電体
膜との間の一導電型の前記第１の半導体膜がチャネル層
となっていることを特徴とする半導体装置によって達成
され、第１２に、第４の発明に記載の半導体装置であっ
て、前記第２の導電体膜は前記第１の半導体膜とゲート
絶縁膜を介して接続されており、前記第３の絶縁膜の周
囲の半導体基板と前記第１の導電体膜との間の一導電型
の前記第１の半導体膜がチャネル層となっていることを
特徴とする半導体装置によって達成され、第１３に、第
４の発明に記載の半導体装置であって、前記第１の半導
体膜は前記半導体基板とゲート絶縁膜を介して接続され
ており、前記第２の導電体膜と前記第１の導電体膜との
間の一導電型の前記第１の半導体膜がチャネル層となっ
ていることを特徴とする半導体装置によって達成され
る。
導体基板上に順次形成された第１の絶縁膜／第１の導電
体膜／第２の絶縁膜の３層の膜を貫通する第１の開口部
の底部の半導体基板上に、該第１の開口部の側壁から離
隔して第３の絶縁膜を形成する工程と、前記第１の開口
部を被覆して第１の半導体膜を形成する工程と、前記第
１の開口部内の第１の半導体膜上に耐エッチング性膜を
形成した後、該耐エッチング性膜をマスクとして、前記
第１の半導体膜を選択的にエッチング・除去し、前記第
１の開口部の底部の第１の半導体膜、及び前記側壁の第
１の絶縁膜と第１の導電体膜と接触している第１の半導
体膜を残存する工程と、前記第１の開口部の側壁を被覆
して第４の絶縁膜を形成し、前記第３の絶縁膜上の前記
第１の半導体膜の上に、前記第４の絶縁膜を側壁とする
第２の開口部を形成する工程と、前記第１の半導体膜と
接続して第２の導電体膜を形成する工程とを有する半導
体装置の製造方法によって達成され、第２に、第１の発
明に記載の半導体基板上に順次形成された第１の絶縁膜
／第１の導電体膜／第２の絶縁膜の３層の膜を貫通する
第１の開口部の底部の半導体基板上に、該第１の開口部
の側壁から離隔して第３の絶縁膜を形成する工程と、前
記第１の開口部を被覆して第１の半導体膜を形成する工
程との間に、前記側壁に露出する第１の導電体膜の表面
及び第３の絶縁膜の周辺部の半導体基板の表面に第５の
絶縁膜を形成する工程と、異方性エッチングにより第３
の絶縁膜の周辺部の半導体基板の表面の第５の絶縁膜を
除去する工程とを行うことを特徴とする半導体装置の製
造方法によって達成され、第３に、第１の発明に記載の
第４の絶縁膜を側壁とする第２の開口部を形成する工程
の後、前記第４の絶縁膜をマスクとして前記第２の開口
部の底部の第１の半導体膜をエッチング・除去する工程
と、前記第２の開口部内に露出する第１の半導体膜の表
面に絶縁膜を形成する工程と、前記絶縁膜を被覆して第
２の導電体膜を形成する工程とを有する半導体装置の製
造方法によって達成され、第４に、半導体基板上の第１
の絶縁膜／第１の導電体膜／第２の絶縁膜の３層の膜を
貫通する第１の開口部と、前記第１の開口部の底部の半
導体基板上にあって、前記第１の開口部の側壁から離隔
する第３の絶縁膜と、前記側壁の第１の導電体膜と前記
第３の絶縁膜の周囲の半導体基板とに接続し、かつ前記
第３の絶縁膜上に延在する第１の半導体膜と、前記第１
の開口部の側壁を被覆する第４の絶縁膜を側壁とする前
記第３の絶縁膜上の第２の開口部と、前記第２の開口部
内の第１の半導体膜と接続する第２の導電体膜とを有す
る半導体装置によって達成され、第５に、第４の発明に
記載の半導体装置であって、前記半導体基板は一導電型
となっており、前記第１の半導体膜の、前記第２の導電
体膜と接続している層は一導電型となっており、前記第
２の導電体膜と接続している層と前記第３の絶縁膜の周
囲の半導体基板との間の反対導電型の前記第１の半導体
膜がベース層となっていることを特徴とする半導体装置
によって達成され、第６に、第４の発明に記載の半導体
装置であって、前記半導体基板は一導電型となってお
り、前記第１の半導体膜の前記第１の導電体膜に接続し
ている層は一導電型となっており、前記第３の絶縁膜の
周囲の半導体基板と前記第１の導電体膜との間の反対導
電型の前記第１の半導体膜がベース層となっていること
を特徴とする半導体装置によって達成され、第７に、第
４の発明に記載の半導体装置であって、前記半導体基板
は反対導電型となっており、前記第１の半導体膜の前記
第１の導電体膜に接続している層は一導電型となってお
り、前記第１の半導体膜の、前記第２の導電体膜と接続
している層は一導電型となっており、前記第２の導電体
膜と接続している層と前記第１の導電体膜に接続してい
る層との間の反対導電型の前記第１の半導体膜がベース
層となっていることを特徴とする半導体装置によって達
成され、第８に、第４の発明に記載の半導体装置であっ
て、前記半導体基板は一導電型となっており、前記第１
の半導体膜の前記第１の導電体膜の接続している層は反
対導電型になっており、前記第３の絶縁膜の周囲の半導
体基板と前記第２の導電体膜との間の一導電型の前記第
１の半導体膜がチャネル層となっていることを特徴とす
る半導体装置によって達成され、第９に、第４の発明に
記載の半導体装置であって、前記半導体基板は一導電型
となっており、前記第１の半導体膜の、前記第２の導電
体膜と接続している層は反対導電型となっており、前記
第３の絶縁膜の周囲の半導体基板と前記第１の導電体膜
との間の一導電型の前記第１の半導体膜がチャネル層と
なっていることを特徴とする半導体装置によって達成さ
れ、第１０に、第４の発明に記載の半導体装置であっ
て、前記半導体基板は反対導電型となっており、前記第
２の導電体膜と前記第１の導電体膜との間の一導電型の
前記第１の半導体膜がチャネル層となっていることを特
徴とする半導体装置によって達成され、第１１に、第４
の発明に記載の半導体装置であって、前記半導体基板は
一導電型となっており、前記第１の半導体膜は前記第１
の導電体膜にゲート絶縁膜を介して接続されており、前
記第３の絶縁膜の周囲の半導体基板と前記第２の導電体
膜との間の一導電型の前記第１の半導体膜がチャネル層
となっていることを特徴とする半導体装置によって達成
され、第１２に、第４の発明に記載の半導体装置であっ
て、前記第２の導電体膜は前記第１の半導体膜とゲート
絶縁膜を介して接続されており、前記第３の絶縁膜の周
囲の半導体基板と前記第１の導電体膜との間の一導電型
の前記第１の半導体膜がチャネル層となっていることを
特徴とする半導体装置によって達成され、第１３に、第
４の発明に記載の半導体装置であって、前記第１の半導
体膜は前記半導体基板とゲート絶縁膜を介して接続され
ており、前記第２の導電体膜と前記第１の導電体膜との
間の一導電型の前記第１の半導体膜がチャネル層となっ
ていることを特徴とする半導体装置によって達成され
る。
【００１７】
【作用】本発明の半導体装置によれば、第１の開口部の
底部に第１の開口部の側壁から離隔する第３の絶縁膜を
有し、また、第１及び第２の絶縁膜により挟まれた側壁
の第１の導電体膜と、第３の絶縁膜の周囲の半導体基板
とに接続し、かつ第３の絶縁膜上で第２の導電体膜と接
続する第１の半導体膜とを有している。
底部に第１の開口部の側壁から離隔する第３の絶縁膜を
有し、また、第１及び第２の絶縁膜により挟まれた側壁
の第１の導電体膜と、第３の絶縁膜の周囲の半導体基板
とに接続し、かつ第３の絶縁膜上で第２の導電体膜と接
続する第１の半導体膜とを有している。
【００１８】このような構成で、第１の半導体膜をベー
ス層，チャネル層として用い、第１の導電体膜，第３の
絶縁膜の周囲の半導体基板及び第３の絶縁膜上の第１の
半導体膜と接続する第２の導電体膜のうち任意の２つの
間でコレクタ電流やドレイン電流を流すようにしてい
る。
ス層，チャネル層として用い、第１の導電体膜，第３の
絶縁膜の周囲の半導体基板及び第３の絶縁膜上の第１の
半導体膜と接続する第２の導電体膜のうち任意の２つの
間でコレクタ電流やドレイン電流を流すようにしてい
る。
【００１９】従って、バイポーラトランジスタの場合、
従来コレクタ／ベース接合の面積を決めていた第１の開
口部の底部全体が、本発明の半導体装置ではコレクタ／
ベース接合として用いられない。即ち、第３の絶縁膜の
周囲の半導体基板表面，側壁の第１の導電体膜の側面又
は第３の絶縁膜上で第２の導電体膜と接続する第１の半
導体膜の側面がコレクタ／ベース接合を形成する箇所と
して用いられ、従ってコレクタ／ベース接合の面積も第
３の絶縁膜の周囲の半導体基板の表面積，第１の導電体
膜厚や第１の半導体膜厚にほぼ等しい。また、コレクタ
／ベース接合として用いられた箇所以外の箇所がエミッ
タ／ベース接合として用いられるので、エミッタ／ベー
ス接合の面積もほぼこれら表面積や膜厚に等しい。この
ため、第１の開口部の底部全体によりコレクタ／ベース
接合等の面積が決まる従来の場合と比較して、大幅にコ
レクタ／ベース接合やエミッタ／ベース接合の面積の低
減を図ることができるので、寄生容量の低減を図ること
ができる。しかも、クラウディング効果のためエミッタ
／ベース接合の全体が動作しなかったと推定される従来
の場合と比較しても、エミッタ／ベース接合面積が小さ
くなっているが接合全体で動作する本発明の場合は、取
り扱いうる最大電流も減少しない。
従来コレクタ／ベース接合の面積を決めていた第１の開
口部の底部全体が、本発明の半導体装置ではコレクタ／
ベース接合として用いられない。即ち、第３の絶縁膜の
周囲の半導体基板表面，側壁の第１の導電体膜の側面又
は第３の絶縁膜上で第２の導電体膜と接続する第１の半
導体膜の側面がコレクタ／ベース接合を形成する箇所と
して用いられ、従ってコレクタ／ベース接合の面積も第
３の絶縁膜の周囲の半導体基板の表面積，第１の導電体
膜厚や第１の半導体膜厚にほぼ等しい。また、コレクタ
／ベース接合として用いられた箇所以外の箇所がエミッ
タ／ベース接合として用いられるので、エミッタ／ベー
ス接合の面積もほぼこれら表面積や膜厚に等しい。この
ため、第１の開口部の底部全体によりコレクタ／ベース
接合等の面積が決まる従来の場合と比較して、大幅にコ
レクタ／ベース接合やエミッタ／ベース接合の面積の低
減を図ることができるので、寄生容量の低減を図ること
ができる。しかも、クラウディング効果のためエミッタ
／ベース接合の全体が動作しなかったと推定される従来
の場合と比較しても、エミッタ／ベース接合面積が小さ
くなっているが接合全体で動作する本発明の場合は、取
り扱いうる最大電流も減少しない。
【００２０】また、ほぼ同様な構造を有する静電誘導型
トランジスタ（ＳＩＴ）についても、縮小化，微細化が
可能なので、寄生容量の低減を図ることができ、チャネ
ル層の短縮化が可能なので、高速なトランジスタを作成
することが可能になる。
トランジスタ（ＳＩＴ）についても、縮小化，微細化が
可能なので、寄生容量の低減を図ることができ、チャネ
ル層の短縮化が可能なので、高速なトランジスタを作成
することが可能になる。
【００２１】また、本発明の半導体装置の製造方法によ
れば、イオン注入のチャネリングを伴うことなく、かつ
自己整合的に接合や各領域層を形成している。即ち、例
えば、バイポーラトランジスタを作成する場合、第３の
絶縁膜上の第２の導電体膜と半導体基板とで構成される
エミッタ／コレクタ間のベース層はほぼ第３の絶縁膜厚
と第３の絶縁膜上に被る第４の絶縁膜の側壁の幅によ
り、第１の開口部の側壁の第１の導電体膜と第３の絶縁
膜上の第２の導電体膜とで構成されるエミッタ／コレク
タ間のベース層はほぼ第４の絶縁膜厚及び第１の半導体
膜厚により、第１の開口部の側壁の第１の導電体膜と半
導体基板とで構成されるエミッタ／コレクタ間のベース
層はほぼ第１の絶縁膜厚により自己整合的に決まる。
れば、イオン注入のチャネリングを伴うことなく、かつ
自己整合的に接合や各領域層を形成している。即ち、例
えば、バイポーラトランジスタを作成する場合、第３の
絶縁膜上の第２の導電体膜と半導体基板とで構成される
エミッタ／コレクタ間のベース層はほぼ第３の絶縁膜厚
と第３の絶縁膜上に被る第４の絶縁膜の側壁の幅によ
り、第１の開口部の側壁の第１の導電体膜と第３の絶縁
膜上の第２の導電体膜とで構成されるエミッタ／コレク
タ間のベース層はほぼ第４の絶縁膜厚及び第１の半導体
膜厚により、第１の開口部の側壁の第１の導電体膜と半
導体基板とで構成されるエミッタ／コレクタ間のベース
層はほぼ第１の絶縁膜厚により自己整合的に決まる。
【００２２】また、コレクタ／ベース接合面積やエミッ
タ／ベース接合面積は第１の半導体膜厚，第１の導電体
膜厚や第３の絶縁膜の周辺部の半導体基板の表面積によ
り決まる。なお、第３の絶縁膜の周辺部の半導体基板と
第１の半導体膜との間でコレクタ／ベース接合やエミッ
タ／ベース接合を形成する場合には、ベース層は第３の
絶縁膜を形成するために第１の開口部の側壁に形成され
る金属膜厚や絶縁膜厚等により決まる。
タ／ベース接合面積は第１の半導体膜厚，第１の導電体
膜厚や第３の絶縁膜の周辺部の半導体基板の表面積によ
り決まる。なお、第３の絶縁膜の周辺部の半導体基板と
第１の半導体膜との間でコレクタ／ベース接合やエミッ
タ／ベース接合を形成する場合には、ベース層は第３の
絶縁膜を形成するために第１の開口部の側壁に形成され
る金属膜厚や絶縁膜厚等により決まる。
【００２３】従って、エミッタ層，ベース層，コレクタ
層の縮小化や浅い接合の形成を容易に行うことができ
る。更に、上記と同じ製造方法により第１の半導体膜，
第１の導電体膜又は第３の絶縁膜の周辺部の半導体基板
をゲートとする静電誘導型トランジスタ（ＳＩＴ）を作
成する場合や、或いは第１の半導体膜，第１の導電体膜
又は第３の絶縁膜の周辺部の半導体基板と第１の半導体
膜との間にゲート絶縁膜を形成することにより絶縁ゲー
トを有するＳＩＴを作成する場合、各層の縮小化やチャ
ネル層の短縮化を容易に行うことができる。
層の縮小化や浅い接合の形成を容易に行うことができ
る。更に、上記と同じ製造方法により第１の半導体膜，
第１の導電体膜又は第３の絶縁膜の周辺部の半導体基板
をゲートとする静電誘導型トランジスタ（ＳＩＴ）を作
成する場合や、或いは第１の半導体膜，第１の導電体膜
又は第３の絶縁膜の周辺部の半導体基板と第１の半導体
膜との間にゲート絶縁膜を形成することにより絶縁ゲー
トを有するＳＩＴを作成する場合、各層の縮小化やチャ
ネル層の短縮化を容易に行うことができる。
【００２４】
【実施例】（１）第１の実施例
図１（ａ）〜（ｃ），図２（ｄ）〜（ｆ），図３
（ｇ），又は図３（ｈ）は、本発明の第１の実施例の、
自己整合型のバイポーラトランジスタ等を作成する半導
体装置の製造方法について説明する断面図である。
（ｇ），又は図３（ｈ）は、本発明の第１の実施例の、
自己整合型のバイポーラトランジスタ等を作成する半導
体装置の製造方法について説明する断面図である。
【００２５】まず、図１（ａ）に示すように、膜厚約10
00ÅのSiO2膜（第１の絶縁膜）２４をｎ型のSi基板（半
導体基板）２３上に熱酸化により形成した後、このSiO2
膜２４上に、膜厚約2000Åのｐ+ 型のSi層（第１の導電
体膜）２５／膜厚約6000ÅのSiO2膜（第２の絶縁膜）２
６をＣＶＤ法により順次形成する。
00ÅのSiO2膜（第１の絶縁膜）２４をｎ型のSi基板（半
導体基板）２３上に熱酸化により形成した後、このSiO2
膜２４上に、膜厚約2000Åのｐ+ 型のSi層（第１の導電
体膜）２５／膜厚約6000ÅのSiO2膜（第２の絶縁膜）２
６をＣＶＤ法により順次形成する。
【００２６】次いで、不図示のレジスト膜をマスクとし
てSiO2膜２６及びSi層２５とを順次選択的にエッチング
・除去し、幅約１μｍの第１の開口部２７を形成する。
次に、ＣＶＤ法により第１の開口部２７を被覆して、例
えばスパッタ法でＡｌ膜２８を形成した後、異方性エッ
チングを行い、第１の開口部２７の側壁にＡｌ膜２８を
残存する。
てSiO2膜２６及びSi層２５とを順次選択的にエッチング
・除去し、幅約１μｍの第１の開口部２７を形成する。
次に、ＣＶＤ法により第１の開口部２７を被覆して、例
えばスパッタ法でＡｌ膜２８を形成した後、異方性エッ
チングを行い、第１の開口部２７の側壁にＡｌ膜２８を
残存する。
【００２７】尚、２８の材質としては、絶縁膜２６，２
７に対して後にＡｌ膜２８を選択的にエッチング除去す
ることが可能で、しかもこのエッチングに対してマスク
性を有するものであれば何でも良い。例えば、Ｗ，ＣＯ
ＤSi3N4 膜等を用いてもよい。
７に対して後にＡｌ膜２８を選択的にエッチング除去す
ることが可能で、しかもこのエッチングに対してマスク
性を有するものであれば何でも良い。例えば、Ｗ，ＣＯ
ＤSi3N4 膜等を用いてもよい。
【００２８】次いで、全面に形成したレジスト膜２９を
エッチバックして第１の開口部２７内にレジスト膜２９
を埋め込んだ（図１（ｂ））後、このレジスト膜２９と
SiO2膜２６とをマスクとして、Ａｌ膜２８をＨＣｌによ
るウェットエッチングで選択的にエッチングした後、更
にSiO2膜２４を異方性エッチングにより選択的にエッチ
ング・除去し、第１の開口部２７の底部のSi基板２３上
に側壁から離隔してSiO2膜（第３絶縁膜）24ａを形成す
る（図１（ｃ））。
エッチバックして第１の開口部２７内にレジスト膜２９
を埋め込んだ（図１（ｂ））後、このレジスト膜２９と
SiO2膜２６とをマスクとして、Ａｌ膜２８をＨＣｌによ
るウェットエッチングで選択的にエッチングした後、更
にSiO2膜２４を異方性エッチングにより選択的にエッチ
ング・除去し、第１の開口部２７の底部のSi基板２３上
に側壁から離隔してSiO2膜（第３絶縁膜）24ａを形成す
る（図１（ｃ））。
【００２９】次に、レジスト膜２９を除去した後、ＣＶ
Ｄ法により膜厚約300 Åのｐ型のアモルファスのSi膜
（第１の半導体膜）３０を形成する。このとき、Si膜３
０は第１の開口部２７の側壁のSi層２５及びSiO2膜24ａ
の周辺部のSi基板２３に接続する。続いて、温度600 ℃
の条件で加熱処理を約６〜２４時間行い、Si単結晶の半
導体基板２３上のアモルファス状態のSi膜３０を単結晶
化するとともに、SiO2膜２４の上に延在するアモルファ
スのSi膜３０に対しても半導体基板２３を種（ｓｅｅ
ｄ）にして横方向に単結晶化を押しすすめ、SiO2膜24ａ
上に延在するアモルファスのSi膜３０をSiO2膜24ａの端
より約０．１〜１μの部分を単結晶化する（横方向固相
エピタキシャル成長：Lateral Solid Phase Epitaxy と
呼ばれる) 。それ以外の部分つまり第１の開口部２７の
側壁のSi膜２５に接する部分やSiO2膜24ａの端より約
０．１〜１μ以上離れた部分は多結晶化する（図２
（ｄ））。
Ｄ法により膜厚約300 Åのｐ型のアモルファスのSi膜
（第１の半導体膜）３０を形成する。このとき、Si膜３
０は第１の開口部２７の側壁のSi層２５及びSiO2膜24ａ
の周辺部のSi基板２３に接続する。続いて、温度600 ℃
の条件で加熱処理を約６〜２４時間行い、Si単結晶の半
導体基板２３上のアモルファス状態のSi膜３０を単結晶
化するとともに、SiO2膜２４の上に延在するアモルファ
スのSi膜３０に対しても半導体基板２３を種（ｓｅｅ
ｄ）にして横方向に単結晶化を押しすすめ、SiO2膜24ａ
上に延在するアモルファスのSi膜３０をSiO2膜24ａの端
より約０．１〜１μの部分を単結晶化する（横方向固相
エピタキシャル成長：Lateral Solid Phase Epitaxy と
呼ばれる) 。それ以外の部分つまり第１の開口部２７の
側壁のSi膜２５に接する部分やSiO2膜24ａの端より約
０．１〜１μ以上離れた部分は多結晶化する（図２
（ｄ））。
【００３０】次いで、全面に形成したレジスト膜３１を
エッチバックして第１の開口部２７内にレジスト膜３１
を埋め込んだ後、このレジスト膜３１をマスクとして、
Si膜３０を選択的にエッチング・除去し、第１の開口部
２７の底部にSi膜３０を残存する。このとき、第１の開
口部２７の側壁のSi層２５に隣接するようにSi膜３０を
残存する（図２（ｅ））。
エッチバックして第１の開口部２７内にレジスト膜３１
を埋め込んだ後、このレジスト膜３１をマスクとして、
Si膜３０を選択的にエッチング・除去し、第１の開口部
２７の底部にSi膜３０を残存する。このとき、第１の開
口部２７の側壁のSi層２５に隣接するようにSi膜３０を
残存する（図２（ｅ））。
【００３１】次に、レジスト膜３１を除去した後、第１
の開口部２７を被覆してSiO2膜を3000Åの厚さに形成す
る。尚、このSiO2膜の膜厚は、少なくともSi膜３０の膜
厚より厚くする必要がある。続いて、異方性エッチング
によりSiO2膜をエッチング・除去し、側壁のSi膜３０を
被覆してサイドウオールを形成する。先にSi膜３０の上
端は少なくとも絶縁膜の上端より低い位置に形成してあ
るので、Si膜３０の最上端を露出させることなくサイド
ウオールを形成することが可能になる。これにより、Si
O2膜（第４の絶縁膜）３２を側壁とする第２の開口部３
３が形成される（図２（ｆ））。
の開口部２７を被覆してSiO2膜を3000Åの厚さに形成す
る。尚、このSiO2膜の膜厚は、少なくともSi膜３０の膜
厚より厚くする必要がある。続いて、異方性エッチング
によりSiO2膜をエッチング・除去し、側壁のSi膜３０を
被覆してサイドウオールを形成する。先にSi膜３０の上
端は少なくとも絶縁膜の上端より低い位置に形成してあ
るので、Si膜３０の最上端を露出させることなくサイド
ウオールを形成することが可能になる。これにより、Si
O2膜（第４の絶縁膜）３２を側壁とする第２の開口部３
３が形成される（図２（ｆ））。
【００３２】その後、図３（ｇ）に示すように、第２の
開口部３３の底部のSi膜３０に接続してｎ+ 型のポリシ
リコン膜からなるエミッタ引出し電極（第２の導電体
膜）34ａを形成し、加熱処理を行ってSi膜３０にリンあ
るいはＡｓを導入し、サイドウオールのSiO2膜３２下で
あってSiO2膜24ａ上のSi膜３０にｎ+ 型のエミッタ層35
ａを形成すると、バイポーラトランジスタが完成する。
開口部３３の底部のSi膜３０に接続してｎ+ 型のポリシ
リコン膜からなるエミッタ引出し電極（第２の導電体
膜）34ａを形成し、加熱処理を行ってSi膜３０にリンあ
るいはＡｓを導入し、サイドウオールのSiO2膜３２下で
あってSiO2膜24ａ上のSi膜３０にｎ+ 型のエミッタ層35
ａを形成すると、バイポーラトランジスタが完成する。
【００３３】なお、図２（ｆ）の工程の後、図３（ｈ）
に示すような方法を行うこともできる。即ち、第２の開
口部３３底部のSi膜３０を選択的にエッチング・除去す
る。続いて、第２の開口部３３を被覆して導電型不純物
のリンあるいはＡｓが導入されたポリシリコン膜（第２
の導電体膜）34ｂを形成した後、加熱処理を行い、SiO2
膜24ａ上のSi膜３０の側面からリンを導入し、ｎ+ 型の
エミッタ層35ｂを形成するとバイポーラトランジスタが
完成する。
に示すような方法を行うこともできる。即ち、第２の開
口部３３底部のSi膜３０を選択的にエッチング・除去す
る。続いて、第２の開口部３３を被覆して導電型不純物
のリンあるいはＡｓが導入されたポリシリコン膜（第２
の導電体膜）34ｂを形成した後、加熱処理を行い、SiO2
膜24ａ上のSi膜３０の側面からリンを導入し、ｎ+ 型の
エミッタ層35ｂを形成するとバイポーラトランジスタが
完成する。
【００３４】以上のように、本発明の第１の実施例にお
いては、イオン注入のチャネリングを用いずに、かつ自
己整合的に接合や各層を形成している。即ち、SiO2膜24
ａ上のエミッタ引出し電極34ａとSi基板２３とで構成さ
れるエミッタ／コレクタ間のベース層36ａはSiO2膜24ａ
の膜厚とSiO2膜24ａ上へのサイドウォールSiO2膜３２の
かぶり幅により自己整合的に決まる。なお、第１の開口
部２７の側壁のSi層２５とSiO2膜24ａ上のｎ＋型のSi膜
３０とで構成されるエミッタ／コレクタ間のベース層は
サイドウォールＡｌ膜２８の膜厚及びSi膜３０の膜厚に
より自己整合的に決まり、また、第１の開口部２７の側
壁のSi層２５とSi基板２３とで構成されるエミッタ／コ
レクタ間のベース層はSiO2膜２４の膜厚により自己整合
的に決まる。
いては、イオン注入のチャネリングを用いずに、かつ自
己整合的に接合や各層を形成している。即ち、SiO2膜24
ａ上のエミッタ引出し電極34ａとSi基板２３とで構成さ
れるエミッタ／コレクタ間のベース層36ａはSiO2膜24ａ
の膜厚とSiO2膜24ａ上へのサイドウォールSiO2膜３２の
かぶり幅により自己整合的に決まる。なお、第１の開口
部２７の側壁のSi層２５とSiO2膜24ａ上のｎ＋型のSi膜
３０とで構成されるエミッタ／コレクタ間のベース層は
サイドウォールＡｌ膜２８の膜厚及びSi膜３０の膜厚に
より自己整合的に決まり、また、第１の開口部２７の側
壁のSi層２５とSi基板２３とで構成されるエミッタ／コ
レクタ間のベース層はSiO2膜２４の膜厚により自己整合
的に決まる。
【００３５】また、コレクタ／ベース接合面積やエミッ
タ／ベース接合面積は、それぞれSi膜３０の膜厚やSi層
２５の膜厚により決まる。なお、SiO2膜24ａの周辺部の
Si基板２３とSi膜３０との間でコレクタ／ベース接合や
エミッタ／ベース接合を形成する場合には、これらの接
合面積は、ほぼSiO2膜24ａを形成するために第１の開口
部２７の側壁に形成されるＡｌ膜２８の膜厚等により決
まる。
タ／ベース接合面積は、それぞれSi膜３０の膜厚やSi層
２５の膜厚により決まる。なお、SiO2膜24ａの周辺部の
Si基板２３とSi膜３０との間でコレクタ／ベース接合や
エミッタ／ベース接合を形成する場合には、これらの接
合面積は、ほぼSiO2膜24ａを形成するために第１の開口
部２７の側壁に形成されるＡｌ膜２８の膜厚等により決
まる。
【００３６】従って、エミッタ層35ａ，35ｂ，ベース層
36ａ，36ｂコレクタ層の縮小化や浅い接合の形成を容易
に行うことができる。なお、図１（ｃ）の状態を形成す
るには、次のような図４（ａ）〜（ｄ）に示す工程によ
りに行うこともできる。
36ａ，36ｂコレクタ層の縮小化や浅い接合の形成を容易
に行うことができる。なお、図１（ｃ）の状態を形成す
るには、次のような図４（ａ）〜（ｄ）に示す工程によ
りに行うこともできる。
【００３７】即ち、まず、図１（ａ）の工程の後、図４
（ａ）に示すように、更に、SiO2膜（第１の絶縁膜）２
４を除去し、Si基板２３を表出する。次いで、ＣＶＤ法
により第１の開口部２７を被覆して先のＡｌ膜２８の代
わりにSi3N4 膜３７を形成した後、異方性エッチングを
行い、第１の開口部２７の側壁にSi3N4 膜３７を残存す
る（図４（ｂ））。
（ａ）に示すように、更に、SiO2膜（第１の絶縁膜）２
４を除去し、Si基板２３を表出する。次いで、ＣＶＤ法
により第１の開口部２７を被覆して先のＡｌ膜２８の代
わりにSi3N4 膜３７を形成した後、異方性エッチングを
行い、第１の開口部２７の側壁にSi3N4 膜３７を残存す
る（図４（ｂ））。
【００３８】次に、Si3N4 膜３７を側壁とする開口部の
底部のSi基板２３を選択的に酸化し、膜厚300 Å〜1000
ÅのSiO2膜（第３の絶縁膜）３８を形成する（図４
（ｃ））。続いて、リン酸を用いてSi3N4 膜３７を選択
的に除去すると、図１（ｃ）の状態が形成される（図４
（ｄ））。
底部のSi基板２３を選択的に酸化し、膜厚300 Å〜1000
ÅのSiO2膜（第３の絶縁膜）３８を形成する（図４
（ｃ））。続いて、リン酸を用いてSi3N4 膜３７を選択
的に除去すると、図１（ｃ）の状態が形成される（図４
（ｄ））。
【００３９】その後、図２（ｄ）以降の工程を経て図３
（ｇ）又は（ｈ）に示すバイポーラトランジスタが完成
する。 （２）第２の実施例 また、図５（ａ），（ｂ）は、第２の実施例の、上記の
製造方法により作成された図３（ｈ）に示す自己整合型
のバイポーラトランジスタの詳細を示す断面図である。
（ｇ）又は（ｈ）に示すバイポーラトランジスタが完成
する。 （２）第２の実施例 また、図５（ａ），（ｂ）は、第２の実施例の、上記の
製造方法により作成された図３（ｈ）に示す自己整合型
のバイポーラトランジスタの詳細を示す断面図である。
【００４０】図５（ａ）は、膜形成直後アモルファスで
あったSi膜３０の単結晶化が少なくともSiO2膜（第３の
絶縁膜）24ａ上の除去されるべき部分までなされていて
他の部分は多結晶化している場合を示し、SiO2膜24ａ上
のSi膜（第１の半導体膜）３０を除去することにより、
SiO2膜24ａ上には多結晶されたSi膜３０が残存していな
い。また、Si層（第１の導電体膜）２５と接続するSi膜
３０は多結晶化している。
あったSi膜３０の単結晶化が少なくともSiO2膜（第３の
絶縁膜）24ａ上の除去されるべき部分までなされていて
他の部分は多結晶化している場合を示し、SiO2膜24ａ上
のSi膜（第１の半導体膜）３０を除去することにより、
SiO2膜24ａ上には多結晶されたSi膜３０が残存していな
い。また、Si層（第１の導電体膜）２５と接続するSi膜
３０は多結晶化している。
【００４１】また、図５（ｂ）は、膜形成直後アモルフ
ァスであったSi膜３０が単結晶化されないで大部分多結
晶化されてSiO2膜（第３の絶縁膜）24ａ上に残存してい
る場合を示し、SiO2膜24ａ上のSi膜（第１の半導体膜）
３０を除去することによりSiO2膜24ａ上にはまだ多結晶
のSi膜３０が残存している。更に、Si層（第１の導電体
膜）２５と接続するSi膜３０も多結晶化している。この
ような多結晶化しているSi膜３０の部分は単結晶の部分
と比べて拡散係数が大きく、従って、図４（ａ）の場合
と比べて、エミッタ層35ｂがコレクタ層としてのSi基板
２３により近接して形成されるような方法であってもよ
い。
ァスであったSi膜３０が単結晶化されないで大部分多結
晶化されてSiO2膜（第３の絶縁膜）24ａ上に残存してい
る場合を示し、SiO2膜24ａ上のSi膜（第１の半導体膜）
３０を除去することによりSiO2膜24ａ上にはまだ多結晶
のSi膜３０が残存している。更に、Si層（第１の導電体
膜）２５と接続するSi膜３０も多結晶化している。この
ような多結晶化しているSi膜３０の部分は単結晶の部分
と比べて拡散係数が大きく、従って、図４（ａ）の場合
と比べて、エミッタ層35ｂがコレクタ層としてのSi基板
２３により近接して形成されるような方法であってもよ
い。
【００４２】また、ここではSi膜３０として始めアモル
ファスSi膜を成長し、後でSi層２５に接する部分とSiO2
膜24ａの上に延在する部分を、低温アニールにより単結
晶化し（固相エピタキシャル成長）たものを用いている
が、始め多結晶Siを成長し、後にレーザの照射により再
結晶化してSi層２５に接する部分とSiO2膜24ａの上に延
在する部分を単結晶化するような方法であっても良い。
更に、必ずしも多結晶化する必要はなく、アモルファス
層や多結晶層のまま用いても良い。
ファスSi膜を成長し、後でSi層２５に接する部分とSiO2
膜24ａの上に延在する部分を、低温アニールにより単結
晶化し（固相エピタキシャル成長）たものを用いている
が、始め多結晶Siを成長し、後にレーザの照射により再
結晶化してSi層２５に接する部分とSiO2膜24ａの上に延
在する部分を単結晶化するような方法であっても良い。
更に、必ずしも多結晶化する必要はなく、アモルファス
層や多結晶層のまま用いても良い。
【００４３】また、ここではSi膜３０の成長時に、Si膜
３０内にＰ型の不純物を添加したがnon-dopeのアモルフ
ァス層や多結晶層を成長した後、イオン注入やガス拡散
や他の手法で不純物を導入してもよい。
３０内にＰ型の不純物を添加したがnon-dopeのアモルフ
ァス層や多結晶層を成長した後、イオン注入やガス拡散
や他の手法で不純物を導入してもよい。
【００４４】更に、第１の半導体層３０の材質はSiに限
られるものではなく、ＧｅやSiGe,SiC等の他の材質であ
っても良い。上記の図５（ａ），（ｂ）いずれの場合
も、第１の開口部２７の底部に第１の開口部２７の側壁
から離隔するSiO2膜24ａを有し、また、SiO2膜２４，２
６により挟まれた、ベース電極としてのSi層２５と、Si
O2膜24ａの周囲のコレクタ層としてのSi基板２３とに接
続し、かつSiO2膜24ａ上でエミッタ電極としてのポリシ
リコン膜（第２の導電体膜）34ｂと接続するエミッタ層
35a,35ｂのSi膜３０及びこのｎ+ 型のSi膜３０に接続す
るベース層35c としてのｐ型のSi膜３０とを有してい
る。
られるものではなく、ＧｅやSiGe,SiC等の他の材質であ
っても良い。上記の図５（ａ），（ｂ）いずれの場合
も、第１の開口部２７の底部に第１の開口部２７の側壁
から離隔するSiO2膜24ａを有し、また、SiO2膜２４，２
６により挟まれた、ベース電極としてのSi層２５と、Si
O2膜24ａの周囲のコレクタ層としてのSi基板２３とに接
続し、かつSiO2膜24ａ上でエミッタ電極としてのポリシ
リコン膜（第２の導電体膜）34ｂと接続するエミッタ層
35a,35ｂのSi膜３０及びこのｎ+ 型のSi膜３０に接続す
るベース層35c としてのｐ型のSi膜３０とを有してい
る。
【００４５】従って、SiO2膜24ａ上のSi膜３０に形成さ
れたｎ+ 型層とｐ型層との界面がエミッタ／ベース接合
となり、Si基板２３とｐ型のSi膜３０との界面がコレク
タ／ベース接合となる。
れたｎ+ 型層とｐ型層との界面がエミッタ／ベース接合
となり、Si基板２３とｐ型のSi膜３０との界面がコレク
タ／ベース接合となる。
【００４６】このため、従来コレクタ／ベース接合の面
積を決めていた第１の開口部２７の底部全体が、第２の
実施例ではコレクタ／ベース接合として用いてられてい
ないので、従来の場合と比較して、コレクタ／ベース接
合面積は大幅に低減することができる。また、エミッタ
／ベース接合面積もSi膜３０の膜厚で決まるので、従来
の場合に比較して大幅に低減することができる。これに
より、寄生容量の低減を図ることができる。
積を決めていた第１の開口部２７の底部全体が、第２の
実施例ではコレクタ／ベース接合として用いてられてい
ないので、従来の場合と比較して、コレクタ／ベース接
合面積は大幅に低減することができる。また、エミッタ
／ベース接合面積もSi膜３０の膜厚で決まるので、従来
の場合に比較して大幅に低減することができる。これに
より、寄生容量の低減を図ることができる。
【００４７】しかも、クラウディング効果のためエミッ
タ／ベース接合の全体が動作しなかったと推定される従
来の場合と比較しても、エミッタ／ベース接合面積が小
さくなっているが接合全体で動作する第２の実施例の場
合は、取り扱いうる最大電流も減少しない。
タ／ベース接合の全体が動作しなかったと推定される従
来の場合と比較しても、エミッタ／ベース接合面積が小
さくなっているが接合全体で動作する第２の実施例の場
合は、取り扱いうる最大電流も減少しない。
【００４８】尚、上記図５の実施例では、エミッタ層35
ａをSi膜３０の内部に形成したが、第２の導電膜34ａを
一導電型（Ｎ型）のSi層（半導体層）で形成し、Si膜３
０と第２の導電膜34ａとの界面を、エミッタ・ベース接
合としても良い。またこのような方法を取った場合、さ
らにSi膜（第１の半導体膜）３０と第２の導電体膜34ａ
を各々、バンドキャップの異なる材質を用いることで、
例えば第１の半導体３０としてSiGeを第２の導電体膜34
ａとしてSi膜を、また第１の半導体３０としてSi膜を、
第２の導電体膜３４ａとしてSiGe膜を用いることにより
ＨＢＴ（ヘテロバイポーラトランジスタ）を形成するこ
とも可能になる。この結果より高速なトランジスタの形
成も可能になる。 （３）第３及び第４の実施例 図６（ａ），（ｂ）は、それぞれ本発明の第３，第４の
実施例の自己整合型のバイポーラトランジスタについて
説明する断面図である。
ａをSi膜３０の内部に形成したが、第２の導電膜34ａを
一導電型（Ｎ型）のSi層（半導体層）で形成し、Si膜３
０と第２の導電膜34ａとの界面を、エミッタ・ベース接
合としても良い。またこのような方法を取った場合、さ
らにSi膜（第１の半導体膜）３０と第２の導電体膜34ａ
を各々、バンドキャップの異なる材質を用いることで、
例えば第１の半導体３０としてSiGeを第２の導電体膜34
ａとしてSi膜を、また第１の半導体３０としてSi膜を、
第２の導電体膜３４ａとしてSiGe膜を用いることにより
ＨＢＴ（ヘテロバイポーラトランジスタ）を形成するこ
とも可能になる。この結果より高速なトランジスタの形
成も可能になる。 （３）第３及び第４の実施例 図６（ａ），（ｂ）は、それぞれ本発明の第３，第４の
実施例の自己整合型のバイポーラトランジスタについて
説明する断面図である。
【００４９】図６（ａ）において、第２の実施例と異な
るところは、ベース電極としてSiO2膜（第３の絶縁膜）
24ａ上のSi膜（第１の半導体膜）３０と接続する不図示
のポリシリコン膜（第２の導電体膜）を用い、Si層（第
１の導電体膜）２５とSi基板（半導体基板）２３とで構
成されるエミッタ／コレクタの間のSi膜３０をベース層
として用いていることである。
るところは、ベース電極としてSiO2膜（第３の絶縁膜）
24ａ上のSi膜（第１の半導体膜）３０と接続する不図示
のポリシリコン膜（第２の導電体膜）を用い、Si層（第
１の導電体膜）２５とSi基板（半導体基板）２３とで構
成されるエミッタ／コレクタの間のSi膜３０をベース層
として用いていることである。
【００５０】また、図６（ｂ）において、第２の実施例
と異なるところは、ベース電極としてSi基板（半導体基
板）２３を用い、SiO2膜（第３の絶縁膜）24ａ上のSi膜
（第１の半導体膜）３０と接続する不図示のポリシリコ
ン膜（第２の導電体膜）とSi層（第１の導電体膜）２５
とで構成されるエミッタ／コレクタの間のSi膜３０をベ
ース層として用いていることである。
と異なるところは、ベース電極としてSi基板（半導体基
板）２３を用い、SiO2膜（第３の絶縁膜）24ａ上のSi膜
（第１の半導体膜）３０と接続する不図示のポリシリコ
ン膜（第２の導電体膜）とSi層（第１の導電体膜）２５
とで構成されるエミッタ／コレクタの間のSi膜３０をベ
ース層として用いていることである。
【００５１】以上のような第３，第４の実施例のバイポ
ーラトランジスタにおいても、上記の第２の実施例のバ
イポーラトランジスタと同様な作用・効果を得ることが
できる。
ーラトランジスタにおいても、上記の第２の実施例のバ
イポーラトランジスタと同様な作用・効果を得ることが
できる。
【００５２】（４）第５〜第７の実施例
図７（ａ）〜（ｃ）は、それぞれ本発明の第５〜第７の
実施例の拡散ゲートを用いた静電誘導型電界効果トラン
ジスタ（ＳＩＴ）について説明する断面図である。
実施例の拡散ゲートを用いた静電誘導型電界効果トラン
ジスタ（ＳＩＴ）について説明する断面図である。
【００５３】第５の実施例を示す図７（ａ）において
は、SiO2膜（第３の絶縁膜）24ａの周囲のSi基板（半導
体基板）２３はｎ型のドレイン層４２となっており、Si
層（第１の導電体膜）２５及び隣接する多結晶のSi膜
（第１の半導体膜）３０はｐ+ 型の拡散ゲート層３９と
なっており、不図示のソース電極（第２の導電体膜）と
接続するSi膜３０はｎ+ 型のソース層４０となってお
り、ドレイン層４２とソース層４０との間のｎ- 型のSi
膜３０がチャネル層４１となっている。
は、SiO2膜（第３の絶縁膜）24ａの周囲のSi基板（半導
体基板）２３はｎ型のドレイン層４２となっており、Si
層（第１の導電体膜）２５及び隣接する多結晶のSi膜
（第１の半導体膜）３０はｐ+ 型の拡散ゲート層３９と
なっており、不図示のソース電極（第２の導電体膜）と
接続するSi膜３０はｎ+ 型のソース層４０となってお
り、ドレイン層４２とソース層４０との間のｎ- 型のSi
膜３０がチャネル層４１となっている。
【００５４】また、第６の実施例を示す図７（ｂ）にお
いては、SiO2膜（第３の絶縁膜）24ａの周囲のSi基板
（半導体基板）２３はｎ型のドレイン層４２となってお
り、Si層（第１の導電体膜）２５及び隣接する多結晶の
Si膜（第１の半導体膜）３０はｎ+ 型のソース層４０と
なっており、不図示のゲート電極（第２の導電体膜）と
接続しているｐ+ 型のSi膜３０は拡散ゲート層３９とな
っており、ドレイン層４２とソース層４０との間のｎ-
型のSi膜３０がチャネル層４１となっている。
いては、SiO2膜（第３の絶縁膜）24ａの周囲のSi基板
（半導体基板）２３はｎ型のドレイン層４２となってお
り、Si層（第１の導電体膜）２５及び隣接する多結晶の
Si膜（第１の半導体膜）３０はｎ+ 型のソース層４０と
なっており、不図示のゲート電極（第２の導電体膜）と
接続しているｐ+ 型のSi膜３０は拡散ゲート層３９とな
っており、ドレイン層４２とソース層４０との間のｎ-
型のSi膜３０がチャネル層４１となっている。
【００５５】更に、第７の実施例を示す図７（ｃ）にお
いては、SiO2膜（第３の絶縁膜）24ａの周囲のSi基板
（半導体基板）２３及び隣接する領域層はｐ+ 型の拡散
ゲート層３９となっており、Si層（第１の導電体膜）２
５はｎ+ 型のソース層４０となっており、不図示のドレ
イン電極（第２の導電体膜）と接続するSi膜（第１の半
導体膜）３０はｎ+ 型のドレイン層４２となっており、
ドレイン層４２とソース層４０との間のｎ- 型のSi膜３
０がチャネル層４１となっている。
いては、SiO2膜（第３の絶縁膜）24ａの周囲のSi基板
（半導体基板）２３及び隣接する領域層はｐ+ 型の拡散
ゲート層３９となっており、Si層（第１の導電体膜）２
５はｎ+ 型のソース層４０となっており、不図示のドレ
イン電極（第２の導電体膜）と接続するSi膜（第１の半
導体膜）３０はｎ+ 型のドレイン層４２となっており、
ドレイン層４２とソース層４０との間のｎ- 型のSi膜３
０がチャネル層４１となっている。
【００５６】これらのＳＩＴは拡散ゲート層への逆バイ
アスにより空乏層がチャネル層４１に広がり、電流パス
の面積を調整することによりドレイン−ソース間の電流
を制御する。
アスにより空乏層がチャネル層４１に広がり、電流パス
の面積を調整することによりドレイン−ソース間の電流
を制御する。
【００５７】以上のような第５〜第７の実施例のＳＩＴ
によれば、上記の第２の実施例のバイポーラトランジス
タとほぼ同様な構造を有し、拡散ゲート層３９，ソース
層４０及びドレイン層４２の縮小化，微細化が可能なの
で、寄生容量の低減を図ることができる。また、SiO2膜
２４，24ａ等によりチャネル層４１の長さが決まるの
で、短縮化が可能であり、従って、高速化を図れ、また
取り扱いうる最大電流を十分に保持することができる。
によれば、上記の第２の実施例のバイポーラトランジス
タとほぼ同様な構造を有し、拡散ゲート層３９，ソース
層４０及びドレイン層４２の縮小化，微細化が可能なの
で、寄生容量の低減を図ることができる。また、SiO2膜
２４，24ａ等によりチャネル層４１の長さが決まるの
で、短縮化が可能であり、従って、高速化を図れ、また
取り扱いうる最大電流を十分に保持することができる。
【００５８】（５）第８〜第１０の実施例
図８（ａ）〜（ｃ）は、それぞれ本発明の第８〜第１０
の実施例の絶縁ゲートを用いた静電誘導型トランジスタ
（ＳＩＴ）について説明する断面図である。
の実施例の絶縁ゲートを用いた静電誘導型トランジスタ
（ＳＩＴ）について説明する断面図である。
【００５９】第８〜第１０の実施例において、第５〜第
７の実施例と異なるところは、拡散ゲートの代わりに、
拡散ゲートと同じ箇所にゲート絶縁膜４３が形成されて
いることである。
７の実施例と異なるところは、拡散ゲートの代わりに、
拡散ゲートと同じ箇所にゲート絶縁膜４３が形成されて
いることである。
【００６０】即ち、図８（ａ）においては、ゲート電極
としてのSi層（第１の導電体膜）２５とSi膜（第１の半
導体膜）３０との間にゲート絶縁膜４３が形成されてい
る。なお、ゲート絶縁膜４３と隣接するSi膜３０はｎ-
型の多結晶のまま残存している。また、SiO2膜（第３の
絶縁膜）24ａの周囲のSi基板（半導体基板）２３はｎ型
のドレイン層４２となっており、不図示のソース電極
（第２の導電体膜）と接続するSi膜３０はｎ+ 型のソー
ス層４０となっており、ドレイン層４２とソース層４０
との間のｎ- 型のSi膜３０がチャネル層４１となってい
る。
としてのSi層（第１の導電体膜）２５とSi膜（第１の半
導体膜）３０との間にゲート絶縁膜４３が形成されてい
る。なお、ゲート絶縁膜４３と隣接するSi膜３０はｎ-
型の多結晶のまま残存している。また、SiO2膜（第３の
絶縁膜）24ａの周囲のSi基板（半導体基板）２３はｎ型
のドレイン層４２となっており、不図示のソース電極
（第２の導電体膜）と接続するSi膜３０はｎ+ 型のソー
ス層４０となっており、ドレイン層４２とソース層４０
との間のｎ- 型のSi膜３０がチャネル層４１となってい
る。
【００６１】図８（ｂ）においては、不図示のゲート電
極（第２の導電体膜）とSi膜（第１の半導体膜）３０と
の間にゲート絶縁膜４３が形成されている。また、SiO2
膜（第３の絶縁膜）24ａの周囲のSi基板（半導体基板）
２３はｎ型のドレイン層４２となっており、Si層（第１
の導電体膜）２５に隣接する多結晶層及びその隣接領域
層のSi膜３０はｎ+ 型のソース層４０となっており、ド
レイン層４２とソース層４０との間のｎ- 型のSi膜３０
がチャネル層４１となっている。
極（第２の導電体膜）とSi膜（第１の半導体膜）３０と
の間にゲート絶縁膜４３が形成されている。また、SiO2
膜（第３の絶縁膜）24ａの周囲のSi基板（半導体基板）
２３はｎ型のドレイン層４２となっており、Si層（第１
の導電体膜）２５に隣接する多結晶層及びその隣接領域
層のSi膜３０はｎ+ 型のソース層４０となっており、ド
レイン層４２とソース層４０との間のｎ- 型のSi膜３０
がチャネル層４１となっている。
【００６２】図８（ｃ）においては、ゲート電極として
のSiO2膜（第３の絶縁膜）24ａの周囲のSi基板（半導体
基板）２３とSi膜（第１の半導体膜）３０との間にゲー
ト絶縁膜４３が形成されている。また、Si層（第１の導
電体膜）２５に隣接するｎ+ 型の多結晶層及びその隣接
領域層のSi膜３０はｎ+ 型のソース層４０となってお
り、不図示のドレイン電極（第２の導電体膜）と接続す
るSi膜３０はｎ+ 型のドレイン層４２となっており、ド
レイン層４２とソース層４０との間のｎ- 型のSi膜３０
がチャネル層４１となっている。
のSiO2膜（第３の絶縁膜）24ａの周囲のSi基板（半導体
基板）２３とSi膜（第１の半導体膜）３０との間にゲー
ト絶縁膜４３が形成されている。また、Si層（第１の導
電体膜）２５に隣接するｎ+ 型の多結晶層及びその隣接
領域層のSi膜３０はｎ+ 型のソース層４０となってお
り、不図示のドレイン電極（第２の導電体膜）と接続す
るSi膜３０はｎ+ 型のドレイン層４２となっており、ド
レイン層４２とソース層４０との間のｎ- 型のSi膜３０
がチャネル層４１となっている。
【００６３】これらの絶縁ゲートを用いたＳＩＴはゲー
ト電極への電圧印加により空乏層がチャネル層４１に広
がり、電流パスの面積を調整することによりドレイン−
ソース間の電流を制御する。
ト電極への電圧印加により空乏層がチャネル層４１に広
がり、電流パスの面積を調整することによりドレイン−
ソース間の電流を制御する。
【００６４】次に、図８（ａ）のＳＩＴを作成する方法
について説明する。まず、図１（ｃ）の工程の後、レジ
スト膜を除去する。次いで、熱酸化により第１の開口部
２７の側壁に露出するSi層（第１の導電体膜）２５及び
SiO2膜（第３の絶縁膜）24ａの周辺部のSi基板（半導体
基板）２３に酸化膜を形成する。
について説明する。まず、図１（ｃ）の工程の後、レジ
スト膜を除去する。次いで、熱酸化により第１の開口部
２７の側壁に露出するSi層（第１の導電体膜）２５及び
SiO2膜（第３の絶縁膜）24ａの周辺部のSi基板（半導体
基板）２３に酸化膜を形成する。
【００６５】次いで、異方性エッチングによりSiO2膜24
ａの周辺部のSi基板２３上の酸化膜のみ除去し、第１の
開口部２７の側壁のSi層２５表面の酸化膜を残存するこ
とにより、ゲート絶縁膜４３を形成する。
ａの周辺部のSi基板２３上の酸化膜のみ除去し、第１の
開口部２７の側壁のSi層２５表面の酸化膜を残存するこ
とにより、ゲート絶縁膜４３を形成する。
【００６６】その後、図１（ｄ）〜図３（ｈ）の工程を
経て、図８（ａ）の絶縁ゲート型のＳＩＴが完成する。
次に、図８（ｂ）のＳＩＴを作成する方法について説明
する。
経て、図８（ａ）の絶縁ゲート型のＳＩＴが完成する。
次に、図８（ｂ）のＳＩＴを作成する方法について説明
する。
【００６７】まず、図２（ｆ）の工程の後、第２の開口
部３３底部のSi膜（第１の半導体膜）３０を除去する。
続いて、熱酸化により第２の開口部３３の側壁に露出す
るSi膜３０の側面にゲート絶縁膜４３を形成する。
部３３底部のSi膜（第１の半導体膜）３０を除去する。
続いて、熱酸化により第２の開口部３３の側壁に露出す
るSi膜３０の側面にゲート絶縁膜４３を形成する。
【００６８】次いで、第２の開口部３３を被覆してゲー
ト電極としてのポリシリコン膜（第２の導電体膜）を形
成すると、図８（ｂ）の絶縁ゲート型のＳＩＴが完成す
る。なお、図８（ｂ）にはポリシリコン膜（第２の導電
体膜）を省略してある。
ト電極としてのポリシリコン膜（第２の導電体膜）を形
成すると、図８（ｂ）の絶縁ゲート型のＳＩＴが完成す
る。なお、図８（ｂ）にはポリシリコン膜（第２の導電
体膜）を省略してある。
【００６９】以上のように作成される第８〜第１０の実
施例のＳＩＴについても、上記の第５〜第７の実施例と
同様、各ソース層４０，ドレイン層４２及びゲート接続
部分の縮小化，微細化が可能なので、寄生容量の低減を
図ることができる。また、チャネル層４１の短縮化が可
能なので、高速なトランジスタを作成することが可能に
なる。
施例のＳＩＴについても、上記の第５〜第７の実施例と
同様、各ソース層４０，ドレイン層４２及びゲート接続
部分の縮小化，微細化が可能なので、寄生容量の低減を
図ることができる。また、チャネル層４１の短縮化が可
能なので、高速なトランジスタを作成することが可能に
なる。
【００７０】
【発明の効果】以上のように、本発明の半導体装置によ
れば、第１の開口部の底部に第１の開口部の側壁から離
隔する第３の絶縁膜を有し、また、第１及び第２の絶縁
膜により挟まれた第１の開口部の側壁の第１の導電体膜
と、第３の絶縁膜の周囲の半導体基板とに接続し、かつ
第３の絶縁膜上で第２の導電体膜と接続する第１の半導
体膜とを有している。そして、第１の半導体膜をベース
層又はチャネル層として用い、第１の導電体膜，第３の
絶縁膜の周囲の半導体基板及び第３の絶縁膜上の第１の
半導体膜と接続する第２の導電体膜のうち任意の２つの
間でコレクタ電流やドレイン電流を流すようにしてい
る。
れば、第１の開口部の底部に第１の開口部の側壁から離
隔する第３の絶縁膜を有し、また、第１及び第２の絶縁
膜により挟まれた第１の開口部の側壁の第１の導電体膜
と、第３の絶縁膜の周囲の半導体基板とに接続し、かつ
第３の絶縁膜上で第２の導電体膜と接続する第１の半導
体膜とを有している。そして、第１の半導体膜をベース
層又はチャネル層として用い、第１の導電体膜，第３の
絶縁膜の周囲の半導体基板及び第３の絶縁膜上の第１の
半導体膜と接続する第２の導電体膜のうち任意の２つの
間でコレクタ電流やドレイン電流を流すようにしてい
る。
【００７１】従って、コレクタ／ベース接合やエミッタ
／ベース接合の面積は、第１の導電体膜厚，第１の半導
体膜厚や第３の絶縁膜の周囲の半導体基板の表面積にほ
ぼ等しいので、第１の開口部の底部全体によりコレクタ
／ベース接合の面積が決まり、ベース領域層内のエミッ
タ領域層の界面の面積によりコレクタ／ベース接合面積
が決まる従来の場合に比較してこれらの接合面積を大幅
に低減することができる。これにより、寄生容量の低減
を図ることができる。しかも、クラウディング効果のた
めエミッタ／ベース接合の全体が動作しなかったと推定
される従来の場合と比較しても、エミッタ／ベース接合
面積が小さくなっているが接合全体で動作する本発明の
場合は、取り扱いうる最大電流も減少しない。
／ベース接合の面積は、第１の導電体膜厚，第１の半導
体膜厚や第３の絶縁膜の周囲の半導体基板の表面積にほ
ぼ等しいので、第１の開口部の底部全体によりコレクタ
／ベース接合の面積が決まり、ベース領域層内のエミッ
タ領域層の界面の面積によりコレクタ／ベース接合面積
が決まる従来の場合に比較してこれらの接合面積を大幅
に低減することができる。これにより、寄生容量の低減
を図ることができる。しかも、クラウディング効果のた
めエミッタ／ベース接合の全体が動作しなかったと推定
される従来の場合と比較しても、エミッタ／ベース接合
面積が小さくなっているが接合全体で動作する本発明の
場合は、取り扱いうる最大電流も減少しない。
【００７２】更に、ほぼ同様な構造を有する静電誘導型
トランジスタ（ＳＩＴ）についても、接合容量の低減を
図り、取り扱いうる最大電流を保持することができる。
また、本発明の半導体装置の製造方法によれば、イオン
注入のチャネリングを用いずに、かつ自己整合的に接合
や各領域層を形成している。
トランジスタ（ＳＩＴ）についても、接合容量の低減を
図り、取り扱いうる最大電流を保持することができる。
また、本発明の半導体装置の製造方法によれば、イオン
注入のチャネリングを用いずに、かつ自己整合的に接合
や各領域層を形成している。
【００７３】更に、コレクタ／ベース接合面積やエミッ
タ／ベース接合面積は第１の半導体膜厚，第１の導電体
膜厚や第３の絶縁膜の周囲の半導体基板の表面積により
決まる。
タ／ベース接合面積は第１の半導体膜厚，第１の導電体
膜厚や第３の絶縁膜の周囲の半導体基板の表面積により
決まる。
【００７４】従って、各領域層の縮小化や浅い接合の形
成を容易に行うことができる。また、上記と同じ製造方
法により第１の半導体膜，第１の導電体膜又は第３の絶
縁膜の周辺部の半導体基板をゲートとする静電誘導型ト
ランジスタ（ＳＩＴ）を作成する場合や、或いは第１の
半導体膜，第１の導電体膜又は第３の絶縁膜の周辺部の
半導体基板と第１の半導体膜との間にゲート絶縁膜を形
成することにより絶縁ゲートを有するＳＩＴを作成する
場合も、パターンの微細化やチャネル層の縮小化を容易
に行うことができる。
成を容易に行うことができる。また、上記と同じ製造方
法により第１の半導体膜，第１の導電体膜又は第３の絶
縁膜の周辺部の半導体基板をゲートとする静電誘導型ト
ランジスタ（ＳＩＴ）を作成する場合や、或いは第１の
半導体膜，第１の導電体膜又は第３の絶縁膜の周辺部の
半導体基板と第１の半導体膜との間にゲート絶縁膜を形
成することにより絶縁ゲートを有するＳＩＴを作成する
場合も、パターンの微細化やチャネル層の縮小化を容易
に行うことができる。
【図１】本発明の第１の実施例の自己整合型バイポーラ
トランジスタの製造方法について説明する断面図（その
１）である。
トランジスタの製造方法について説明する断面図（その
１）である。
【図２】本発明の第１の実施例の自己整合型バイポーラ
トランジスタの製造方法について説明する断面図（その
２）である。
トランジスタの製造方法について説明する断面図（その
２）である。
【図３】本発明の第１の実施例の自己整合型バイポーラ
トランジスタの製造方法について説明する断面図（その
３）である。
トランジスタの製造方法について説明する断面図（その
３）である。
【図４】本発明の第１の実施例の自己整合型バイポーラ
トランジスタの製造方法について説明する断面図（その
４）である。
トランジスタの製造方法について説明する断面図（その
４）である。
【図５】本発明の第２の実施例の自己整合型バイポーラ
トランジスタについて説明する断面図である。
トランジスタについて説明する断面図である。
【図６】本発明の第３，第４の実施例の自己整合型バイ
ポーラトランジスタについて説明する構成図である。
ポーラトランジスタについて説明する構成図である。
【図７】本発明の第５〜第７の実施例のＳＩＴについて
説明する構成図である。
説明する構成図である。
【図８】本発明の第８〜第１０の実施例のＳＩＴについ
て説明する構成図である。
て説明する構成図である。
【図９】従来例の自己整合型バイポーラトランジスタに
ついて説明する断面図である。
ついて説明する断面図である。
２３ Si基板（半導体基板）、
２４ SiO2膜（第１の絶縁膜）、
24ａ，３８ SiO2膜（第３の絶縁膜）、
２５ Si層（第１の導電体膜）、
２６ SiO2膜（第２の絶縁膜）、
２７ 第１の開口部、
２８ SiO2膜、
２９，３１ レジスト膜、
３０ Si膜（第１の半導体膜）、
３２ SiO2膜（第４の絶縁膜）、
３３ 第２の開口部、
34ａ，34ｂ エミッタ引出し電極（第２の導電体膜）、
35ａ，35ｂ エミッタ層、
36ａ，36ｂ ベース層、
３９ 拡散ゲート層、
４０ ソース層、
４１ チャネル層、
４２ ドレイン層、
４３ ゲート絶縁膜。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 29/804
7342−4Ｍ Ｈ０１Ｌ 27/06 １０２ Ｂ
7739−4Ｍ 29/80 Ｓ
Claims (13)
- 【請求項１】 半導体基板上に順次形成された第１の絶
縁膜／第１の導電体膜／第２の絶縁膜の３層の膜を貫通
する第１の開口部の底部の半導体基板上に、該第１の開
口部の側壁から離隔して第３の絶縁膜を形成する工程
と、 前記第１の開口部を被覆して第１の半導体膜を形成する
工程と、 前記第１の開口部内の第１の半導体膜上に耐エッチング
性膜を形成した後、該耐エッチング性膜をマスクとし
て、前記第１の半導体膜を選択的にエッチング・除去
し、前記第１の開口部の底部の第１の半導体膜、及び前
記側壁の第１の絶縁膜及び第１の導電体膜に接触してい
る第１の半導体膜を残存する工程と、 前記第１の開口部の側壁を被覆して第４の絶縁膜を形成
し、前記第３の絶縁膜上の前記第１の半導体膜の上に、
前記第４の絶縁膜を側壁とする第２の開口部を形成する
工程と、 前記第１の半導体膜と接続して第２の導電体膜を形成す
る工程とを有する半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体基板上に順次形成
された第１の絶縁膜／第１の導電体膜／第２の絶縁膜の
３層の膜を貫通する第１の開口部の底部の半導体基板上
に、該第１の開口部の側壁から離隔して第３の絶縁膜を
形成する工程と、前記第１の開口部を被覆して第１の半
導体膜を形成する工程との間に、 前記側壁に露出する第１の導電体膜の表面及び第３の絶
縁膜の周辺部の半導体基板の表面に第５の絶縁膜を形成
する工程と、 異方性エッチングにより第３の絶縁膜の周辺部の半導体
基板の表面の第５の絶縁膜を除去する工程とを行うこと
を特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の第４の絶縁膜を側壁とす
る第２の開口部を形成する工程の後、 前記第４の絶縁膜をマスクとして前記第２の開口部の底
部の第１の半導体膜をエッチング・除去する工程と、 前記第２の開口部内に露出する第１の半導体膜の表面に
絶縁膜を形成する工程と、 前記絶縁膜を被覆して第２の導電体膜を形成する工程と
を有する半導体装置の製造方法。 - 【請求項４】 半導体基板上の第１の絶縁膜／第１の導
電体膜／第２の絶縁膜の３層の膜を貫通する第１の開口
部と、前記第１の開口部の底部の半導体基板上にあっ
て、前記第１の開口部の側壁から離隔する第３の絶縁膜
と、前記側壁の第１の導電体膜と前記第３の絶縁膜の周
囲の半導体基板とに接触し、かつ前記第３の絶縁膜上に
延在する第１の半導体膜と、前記第１の開口部の側壁を
被覆する第４の絶縁膜を側壁とする前記第３の絶縁膜上
の第２の開口部と、前記第２の開口部内の第１の半導体
膜と接続する第２の導電体膜とを有する半導体装置。 - 【請求項５】 請求項４記載の半導体装置であって、前
記半導体基板は一導電型となっており、前記第１の半導
体膜の、前記第２の導電体膜と接続している層は一導電
型となっており、前記第２の導電体膜と接続している熱
層と前記第３の絶縁膜の周囲の半導体基板との間の反対
導電型の前記第１の半導体膜がベース層となっているこ
とを特徴とする半導体装置。 - 【請求項６】 請求項４記載の半導体装置であって、前
記半導体基板は一導電型となっており、前記第１の半導
体膜の、前記第１の導電体膜に接続している層は一導電
型となっており、前記第３の絶縁膜の周囲の半導体基板
と前記第１の導電体膜との間の反対導電型の前記第１の
半導体膜がベース層となっていることを特徴とする半導
体装置。 - 【請求項７】 請求項４記載の半導体装置であって、前
記半導体基板は反対導電型となっており、前記第１の導
電体膜の前記第１の導電体膜に接続している層は、前記
第１の半導体膜の、前記第２の導電体膜と接続している
層は一導電型となっており、前記第２の導電体膜と接続
している層と前記第１の導電体膜に接続している層との
間の反対導電型の前記第１の半導体膜がベース層となっ
ていることを特徴とする半導体装置。 - 【請求項８】 請求項４記載の半導体装置であって、前
記半導体基板は一導電型となっており、前記第１の半導
体膜の、前記第１の導電体膜に接続している層は反対導
電型となっており、前記第３の絶縁膜の周囲の半導体基
板と前記第２の導電体膜との間の一導電型の前記第１の
半導体膜がチャネル層となっていることを特徴とする半
導体装置。 - 【請求項９】 請求項４記載の半導体装置であって、前
記半導体基板は一導電型となっており、前記第１の半導
体膜の、前記第２の導電体膜と接続している層は反対導
電型となっており、前記第３の絶縁膜の周囲の半導体基
板と前記第１の導電体膜との間の一導電型の前記第１の
半導体膜がチャネル層となっていることを特徴とする半
導体装置。 - 【請求項１０】 請求項４記載の半導体装置であって、
前記半導体基板は反対導電型となっており、前記第２の
導電体膜と前記第１の導電体膜との間の一導電型の前記
第１の半導体膜がチャネル層となっていることを特徴と
する半導体装置。 - 【請求項１１】 請求項４記載の半導体装置であって、
前記半導体基板は一導電型となっており、前記第１の半
導体膜は前記第１の導電体膜にゲート絶縁膜を介して接
続されており、前記第３の絶縁膜の周囲の半導体基板と
前記第２の導電体膜との間の一導電型の前記第１の半導
体膜がチャネル層となっていることを特徴とする半導体
装置。 - 【請求項１２】 請求項４記載の半導体装置であって、
前記半導体基板は一導電型となっており、前記第２の導
電体膜は前記第１の半導体膜とゲート絶縁膜を介して接
続されており、前記第３の絶縁膜の周囲の半導体基板と
前記第１の導電体膜との間の一導電型の前記第１の半導
体膜がチャネル層となっていることを特徴とする半導体
装置。 - 【請求項１３】 請求項４記載の半導体装置であって、
前記第１の半導体膜は前記半導体基板とゲート絶縁膜を
介して接続されており、前記第１の導電体膜と前記第２
の導電体膜との間の一導電型の前記第１の半導体膜がチ
ャネル層となっていることを特徴とする半導体装置。
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