JPH0521450A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0521450A JPH0521450A JP3172697A JP17269791A JPH0521450A JP H0521450 A JPH0521450 A JP H0521450A JP 3172697 A JP3172697 A JP 3172697A JP 17269791 A JP17269791 A JP 17269791A JP H0521450 A JPH0521450 A JP H0521450A
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Abstract
(57)【要約】
【目的】自己整合型のバイポーラトランジスタ等を含む
半導体装置及びその製造方法に関し、扱いうる最大電流
を従来並としたままで、寄生容量を低減してトランジス
タの高速化を図ることができる半導体装置及びその製造
方法を提供することを目的とする。 【構成】半導体基板23上の第1の絶縁膜24/第1の
導電体膜25/第2の絶縁膜26の3層の膜を貫通する
第1の開口部27と、第1の開口部27の底部の半導体
基板23上にあって、第1の開口部27の側壁から離隔
する第3の絶縁膜24aと、側壁の第1の導電体膜25と
第3の絶縁膜24aの周囲の半導体基板23とに接触し、
かつ第3の絶縁膜24a上に延在する第1の半導体膜30
と、第1の開口部27の側壁を被覆する第4の絶縁膜3
2を側壁とする第3の絶縁膜24a上の第2の開口部33
と、第2の開口部33内の第1の半導体膜30と接続す
る第2の導電体膜34aとを含み構成する。
半導体装置及びその製造方法に関し、扱いうる最大電流
を従来並としたままで、寄生容量を低減してトランジス
タの高速化を図ることができる半導体装置及びその製造
方法を提供することを目的とする。 【構成】半導体基板23上の第1の絶縁膜24/第1の
導電体膜25/第2の絶縁膜26の3層の膜を貫通する
第1の開口部27と、第1の開口部27の底部の半導体
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する第3の絶縁膜24aと、側壁の第1の導電体膜25と
第3の絶縁膜24aの周囲の半導体基板23とに接触し、
かつ第3の絶縁膜24a上に延在する第1の半導体膜30
と、第1の開口部27の側壁を被覆する第4の絶縁膜3
2を側壁とする第3の絶縁膜24a上の第2の開口部33
と、第2の開口部33内の第1の半導体膜30と接続す
る第2の導電体膜34aとを含み構成する。
Description
【0001】
(目次)
・産業上の利用分野
・従来の技術(図9)
・発明が解決しようとする課題
・課題を解決するための手段
・作用
・実施例
(1)第1の実施例(図1〜図4)
(2)第2の実施例(図5)
(3)第3,第4の実施例(図6)
(4)第5〜第7の実施例(図7)
(5)第8〜第10の実施例(図8)
・発明の効果
【0002】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に関し、更に詳しく言えば、自己整合型のバイポ
ーラトランジスタ、及びFET(電界効果トランジス
タ)等を含む半導体装置及びその製造方法に関する。
造方法に関し、更に詳しく言えば、自己整合型のバイポ
ーラトランジスタ、及びFET(電界効果トランジス
タ)等を含む半導体装置及びその製造方法に関する。
【0003】近年、コンピュータ等、情報処理の高速化
が要望されている。このため、これ等に用いられる半導
体集積回路装置も高速化が望まれている。
が要望されている。このため、これ等に用いられる半導
体集積回路装置も高速化が望まれている。
【0004】
【従来の技術】図9は、従来例の自己整合型のバイポー
ラトランジスタの製造方法について説明する断面図であ
る。
ラトランジスタの製造方法について説明する断面図であ
る。
【0005】まず、p型の基体1上にn+ 型の埋込み層
2/n- 型の素子形成層3が形成された半導体基板4に
選択的にn+ 型のコレクタ接続層5を形成し、埋込み層
2と接続する。これにより、コレクタ引出し層6が形成
される。次に、半導体基板4の所定の領域に素子分離の
ための絶縁膜8を選択的に形成する。
2/n- 型の素子形成層3が形成された半導体基板4に
選択的にn+ 型のコレクタ接続層5を形成し、埋込み層
2と接続する。これにより、コレクタ引出し層6が形成
される。次に、半導体基板4の所定の領域に素子分離の
ための絶縁膜8を選択的に形成する。
【0006】続いて、下部絶縁膜9/ベース配線10と
なるp型不純物の導入されたポリシリコン膜10/上部
絶縁膜11を順次形成した後、コレクタ接続層5に隣接
する素子形成層3上にこれら3層の膜を貫通して開口部
12を形成する。
なるp型不純物の導入されたポリシリコン膜10/上部
絶縁膜11を順次形成した後、コレクタ接続層5に隣接
する素子形成層3上にこれら3層の膜を貫通して開口部
12を形成する。
【0007】次に、開口部12の側壁にベース引出し電
極45となるポリシリコン膜45を選択的に形成した
後、熱処理を行い、p型不純物の導入されたポリシリコ
ン膜10から開口部12の側壁のポリシリコン膜45を
通過して素子形成層3内にp型不純物を導入してドーナ
ツ状の外部ベース領域層13を形成する。続いて、開口
部12の底部の素子形成層3内にp型不純物をイオン注
入し、ドーナツ状の外部ベース領域層13の内側に内部
ベース領域層14を形成する。
極45となるポリシリコン膜45を選択的に形成した
後、熱処理を行い、p型不純物の導入されたポリシリコ
ン膜10から開口部12の側壁のポリシリコン膜45を
通過して素子形成層3内にp型不純物を導入してドーナ
ツ状の外部ベース領域層13を形成する。続いて、開口
部12の底部の素子形成層3内にp型不純物をイオン注
入し、ドーナツ状の外部ベース領域層13の内側に内部
ベース領域層14を形成する。
【0008】次いで、ベース引出し電極45を被覆して
開口部12の側壁に絶縁膜からなるサイドウオール15
を形成し、開口部12内に開口部16を形成する。次
に、開口部16を被覆してn型の不純物が導入されたポ
リシリコン膜を形成した後、このポリシリコン膜をパタ
ーニングし、エミッタ引出し電極17を形成する。続い
て、熱処理を行い、開口部16からn型不純物を導入し
て内部ベース領域層14内にエミッタ領域層18を形成
する。なお、コレクタ接続層5及びベース配線10上の
絶縁膜にはそれぞれコンタクトホール19、及びビアホ
ール44が形成される。
開口部12の側壁に絶縁膜からなるサイドウオール15
を形成し、開口部12内に開口部16を形成する。次
に、開口部16を被覆してn型の不純物が導入されたポ
リシリコン膜を形成した後、このポリシリコン膜をパタ
ーニングし、エミッタ引出し電極17を形成する。続い
て、熱処理を行い、開口部16からn型不純物を導入し
て内部ベース領域層14内にエミッタ領域層18を形成
する。なお、コレクタ接続層5及びベース配線10上の
絶縁膜にはそれぞれコンタクトホール19、及びビアホ
ール44が形成される。
【0009】次いで、Al膜により、エミッタ電極2
0,ベース電極21,コレクタ電極22を形成すると、
自己整合型のバイポーラトランジスタが完成する。
0,ベース電極21,コレクタ電極22を形成すると、
自己整合型のバイポーラトランジスタが完成する。
【0010】
【発明が解決しようとする課題】ところで、このような
バイポーラトランジスタにおいて、高速化を実現する為
には外部ベース領域層13及び内部ベース領域層14か
らなるベース領域層7、及びエミッタ領域層18の面積
ができるだけ小さくなるように形成し、ベース/コレク
タ接合及びベース/エミッタ接合の寄生容量を低減する
ことが必要である。
バイポーラトランジスタにおいて、高速化を実現する為
には外部ベース領域層13及び内部ベース領域層14か
らなるベース領域層7、及びエミッタ領域層18の面積
ができるだけ小さくなるように形成し、ベース/コレク
タ接合及びベース/エミッタ接合の寄生容量を低減する
ことが必要である。
【0011】また、従来のバイポーラトランジスタを、
高速化する為には、内部ベース領域層14を薄く形成す
る必要がある。しかし、ベース領域層14を薄くする
と、ユニット直下のベース抵抗が高くなるため、コレク
タ電流はエミッタ領域層18の周辺部でしか流れなくな
り、エミッタ領域層18の内部では流れないという。い
わゆるクラウディング効果が発生する。
高速化する為には、内部ベース領域層14を薄く形成す
る必要がある。しかし、ベース領域層14を薄くする
と、ユニット直下のベース抵抗が高くなるため、コレク
タ電流はエミッタ領域層18の周辺部でしか流れなくな
り、エミッタ領域層18の内部では流れないという。い
わゆるクラウディング効果が発生する。
【0012】つまりこれは、エミッタ領域層18の内部
はトランジスタの動作に殆ど関与していないにもかかわ
らず、高速性を阻害するところの寄生容量としてはその
まま残ることになる。一方、クラウディング効果の結
果、エミッタ周辺部の電流密度が上がりバイポーラトラ
ンジスタに流すことのできる最大コレクタ・電流(扱い
うる最大電流)が減少してしまう。
はトランジスタの動作に殆ど関与していないにもかかわ
らず、高速性を阻害するところの寄生容量としてはその
まま残ることになる。一方、クラウディング効果の結
果、エミッタ周辺部の電流密度が上がりバイポーラトラ
ンジスタに流すことのできる最大コレクタ・電流(扱い
うる最大電流)が減少してしまう。
【0013】バイポーラトランジスタの遅延の1つは、
寄生容量の充放電により決まるから、最大コレクタ電流
の減少に対し、寄生容量が変わる。つまりコレクタ電流
に対し相対的に寄生容量が増えるこの状況は、バイポー
ラトランジスタの高速化を図るまで障害となっていた。
寄生容量の充放電により決まるから、最大コレクタ電流
の減少に対し、寄生容量が変わる。つまりコレクタ電流
に対し相対的に寄生容量が増えるこの状況は、バイポー
ラトランジスタの高速化を図るまで障害となっていた。
【0014】また、上記のような製造方法では、イオン
注入により内部ベース領域層14を形成しているが、導
電型不純物をより浅く注入することはチャネリングのた
め極めて難しい。従って、内部ベース領域層14を浅く
形成することには限界がある。
注入により内部ベース領域層14を形成しているが、導
電型不純物をより浅く注入することはチャネリングのた
め極めて難しい。従って、内部ベース領域層14を浅く
形成することには限界がある。
【0015】本発明は、かかる従来の問題点に鑑みてな
されたもので、扱いうる最大電流を従来並みとした上
で、寄生容量を低減してトランジスタの高速化を図るこ
とができる半導体装置及びその製造方法を提供すること
を目的とするものである。
されたもので、扱いうる最大電流を従来並みとした上
で、寄生容量を低減してトランジスタの高速化を図るこ
とができる半導体装置及びその製造方法を提供すること
を目的とするものである。
【0016】
【課題を解決するための手段】上記課題は、第1に、半
導体基板上に順次形成された第1の絶縁膜/第1の導電
体膜/第2の絶縁膜の3層の膜を貫通する第1の開口部
の底部の半導体基板上に、該第1の開口部の側壁から離
隔して第3の絶縁膜を形成する工程と、前記第1の開口
部を被覆して第1の半導体膜を形成する工程と、前記第
1の開口部内の第1の半導体膜上に耐エッチング性膜を
形成した後、該耐エッチング性膜をマスクとして、前記
第1の半導体膜を選択的にエッチング・除去し、前記第
1の開口部の底部の第1の半導体膜、及び前記側壁の第
1の絶縁膜と第1の導電体膜と接触している第1の半導
体膜を残存する工程と、前記第1の開口部の側壁を被覆
して第4の絶縁膜を形成し、前記第3の絶縁膜上の前記
第1の半導体膜の上に、前記第4の絶縁膜を側壁とする
第2の開口部を形成する工程と、前記第1の半導体膜と
接続して第2の導電体膜を形成する工程とを有する半導
体装置の製造方法によって達成され、第2に、第1の発
明に記載の半導体基板上に順次形成された第1の絶縁膜
/第1の導電体膜/第2の絶縁膜の3層の膜を貫通する
第1の開口部の底部の半導体基板上に、該第1の開口部
の側壁から離隔して第3の絶縁膜を形成する工程と、前
記第1の開口部を被覆して第1の半導体膜を形成する工
程との間に、前記側壁に露出する第1の導電体膜の表面
及び第3の絶縁膜の周辺部の半導体基板の表面に第5の
絶縁膜を形成する工程と、異方性エッチングにより第3
の絶縁膜の周辺部の半導体基板の表面の第5の絶縁膜を
除去する工程とを行うことを特徴とする半導体装置の製
造方法によって達成され、第3に、第1の発明に記載の
第4の絶縁膜を側壁とする第2の開口部を形成する工程
の後、前記第4の絶縁膜をマスクとして前記第2の開口
部の底部の第1の半導体膜をエッチング・除去する工程
と、前記第2の開口部内に露出する第1の半導体膜の表
面に絶縁膜を形成する工程と、前記絶縁膜を被覆して第
2の導電体膜を形成する工程とを有する半導体装置の製
造方法によって達成され、第4に、半導体基板上の第1
の絶縁膜/第1の導電体膜/第2の絶縁膜の3層の膜を
貫通する第1の開口部と、前記第1の開口部の底部の半
導体基板上にあって、前記第1の開口部の側壁から離隔
する第3の絶縁膜と、前記側壁の第1の導電体膜と前記
第3の絶縁膜の周囲の半導体基板とに接続し、かつ前記
第3の絶縁膜上に延在する第1の半導体膜と、前記第1
の開口部の側壁を被覆する第4の絶縁膜を側壁とする前
記第3の絶縁膜上の第2の開口部と、前記第2の開口部
内の第1の半導体膜と接続する第2の導電体膜とを有す
る半導体装置によって達成され、第5に、第4の発明に
記載の半導体装置であって、前記半導体基板は一導電型
となっており、前記第1の半導体膜の、前記第2の導電
体膜と接続している層は一導電型となっており、前記第
2の導電体膜と接続している層と前記第3の絶縁膜の周
囲の半導体基板との間の反対導電型の前記第1の半導体
膜がベース層となっていることを特徴とする半導体装置
によって達成され、第6に、第4の発明に記載の半導体
装置であって、前記半導体基板は一導電型となってお
り、前記第1の半導体膜の前記第1の導電体膜に接続し
ている層は一導電型となっており、前記第3の絶縁膜の
周囲の半導体基板と前記第1の導電体膜との間の反対導
電型の前記第1の半導体膜がベース層となっていること
を特徴とする半導体装置によって達成され、第7に、第
4の発明に記載の半導体装置であって、前記半導体基板
は反対導電型となっており、前記第1の半導体膜の前記
第1の導電体膜に接続している層は一導電型となってお
り、前記第1の半導体膜の、前記第2の導電体膜と接続
している層は一導電型となっており、前記第2の導電体
膜と接続している層と前記第1の導電体膜に接続してい
る層との間の反対導電型の前記第1の半導体膜がベース
層となっていることを特徴とする半導体装置によって達
成され、第8に、第4の発明に記載の半導体装置であっ
て、前記半導体基板は一導電型となっており、前記第1
の半導体膜の前記第1の導電体膜の接続している層は反
対導電型になっており、前記第3の絶縁膜の周囲の半導
体基板と前記第2の導電体膜との間の一導電型の前記第
1の半導体膜がチャネル層となっていることを特徴とす
る半導体装置によって達成され、第9に、第4の発明に
記載の半導体装置であって、前記半導体基板は一導電型
となっており、前記第1の半導体膜の、前記第2の導電
体膜と接続している層は反対導電型となっており、前記
第3の絶縁膜の周囲の半導体基板と前記第1の導電体膜
との間の一導電型の前記第1の半導体膜がチャネル層と
なっていることを特徴とする半導体装置によって達成さ
れ、第10に、第4の発明に記載の半導体装置であっ
て、前記半導体基板は反対導電型となっており、前記第
2の導電体膜と前記第1の導電体膜との間の一導電型の
前記第1の半導体膜がチャネル層となっていることを特
徴とする半導体装置によって達成され、第11に、第4
の発明に記載の半導体装置であって、前記半導体基板は
一導電型となっており、前記第1の半導体膜は前記第1
の導電体膜にゲート絶縁膜を介して接続されており、前
記第3の絶縁膜の周囲の半導体基板と前記第2の導電体
膜との間の一導電型の前記第1の半導体膜がチャネル層
となっていることを特徴とする半導体装置によって達成
され、第12に、第4の発明に記載の半導体装置であっ
て、前記第2の導電体膜は前記第1の半導体膜とゲート
絶縁膜を介して接続されており、前記第3の絶縁膜の周
囲の半導体基板と前記第1の導電体膜との間の一導電型
の前記第1の半導体膜がチャネル層となっていることを
特徴とする半導体装置によって達成され、第13に、第
4の発明に記載の半導体装置であって、前記第1の半導
体膜は前記半導体基板とゲート絶縁膜を介して接続され
ており、前記第2の導電体膜と前記第1の導電体膜との
間の一導電型の前記第1の半導体膜がチャネル層となっ
ていることを特徴とする半導体装置によって達成され
る。
導体基板上に順次形成された第1の絶縁膜/第1の導電
体膜/第2の絶縁膜の3層の膜を貫通する第1の開口部
の底部の半導体基板上に、該第1の開口部の側壁から離
隔して第3の絶縁膜を形成する工程と、前記第1の開口
部を被覆して第1の半導体膜を形成する工程と、前記第
1の開口部内の第1の半導体膜上に耐エッチング性膜を
形成した後、該耐エッチング性膜をマスクとして、前記
第1の半導体膜を選択的にエッチング・除去し、前記第
1の開口部の底部の第1の半導体膜、及び前記側壁の第
1の絶縁膜と第1の導電体膜と接触している第1の半導
体膜を残存する工程と、前記第1の開口部の側壁を被覆
して第4の絶縁膜を形成し、前記第3の絶縁膜上の前記
第1の半導体膜の上に、前記第4の絶縁膜を側壁とする
第2の開口部を形成する工程と、前記第1の半導体膜と
接続して第2の導電体膜を形成する工程とを有する半導
体装置の製造方法によって達成され、第2に、第1の発
明に記載の半導体基板上に順次形成された第1の絶縁膜
/第1の導電体膜/第2の絶縁膜の3層の膜を貫通する
第1の開口部の底部の半導体基板上に、該第1の開口部
の側壁から離隔して第3の絶縁膜を形成する工程と、前
記第1の開口部を被覆して第1の半導体膜を形成する工
程との間に、前記側壁に露出する第1の導電体膜の表面
及び第3の絶縁膜の周辺部の半導体基板の表面に第5の
絶縁膜を形成する工程と、異方性エッチングにより第3
の絶縁膜の周辺部の半導体基板の表面の第5の絶縁膜を
除去する工程とを行うことを特徴とする半導体装置の製
造方法によって達成され、第3に、第1の発明に記載の
第4の絶縁膜を側壁とする第2の開口部を形成する工程
の後、前記第4の絶縁膜をマスクとして前記第2の開口
部の底部の第1の半導体膜をエッチング・除去する工程
と、前記第2の開口部内に露出する第1の半導体膜の表
面に絶縁膜を形成する工程と、前記絶縁膜を被覆して第
2の導電体膜を形成する工程とを有する半導体装置の製
造方法によって達成され、第4に、半導体基板上の第1
の絶縁膜/第1の導電体膜/第2の絶縁膜の3層の膜を
貫通する第1の開口部と、前記第1の開口部の底部の半
導体基板上にあって、前記第1の開口部の側壁から離隔
する第3の絶縁膜と、前記側壁の第1の導電体膜と前記
第3の絶縁膜の周囲の半導体基板とに接続し、かつ前記
第3の絶縁膜上に延在する第1の半導体膜と、前記第1
の開口部の側壁を被覆する第4の絶縁膜を側壁とする前
記第3の絶縁膜上の第2の開口部と、前記第2の開口部
内の第1の半導体膜と接続する第2の導電体膜とを有す
る半導体装置によって達成され、第5に、第4の発明に
記載の半導体装置であって、前記半導体基板は一導電型
となっており、前記第1の半導体膜の、前記第2の導電
体膜と接続している層は一導電型となっており、前記第
2の導電体膜と接続している層と前記第3の絶縁膜の周
囲の半導体基板との間の反対導電型の前記第1の半導体
膜がベース層となっていることを特徴とする半導体装置
によって達成され、第6に、第4の発明に記載の半導体
装置であって、前記半導体基板は一導電型となってお
り、前記第1の半導体膜の前記第1の導電体膜に接続し
ている層は一導電型となっており、前記第3の絶縁膜の
周囲の半導体基板と前記第1の導電体膜との間の反対導
電型の前記第1の半導体膜がベース層となっていること
を特徴とする半導体装置によって達成され、第7に、第
4の発明に記載の半導体装置であって、前記半導体基板
は反対導電型となっており、前記第1の半導体膜の前記
第1の導電体膜に接続している層は一導電型となってお
り、前記第1の半導体膜の、前記第2の導電体膜と接続
している層は一導電型となっており、前記第2の導電体
膜と接続している層と前記第1の導電体膜に接続してい
る層との間の反対導電型の前記第1の半導体膜がベース
層となっていることを特徴とする半導体装置によって達
成され、第8に、第4の発明に記載の半導体装置であっ
て、前記半導体基板は一導電型となっており、前記第1
の半導体膜の前記第1の導電体膜の接続している層は反
対導電型になっており、前記第3の絶縁膜の周囲の半導
体基板と前記第2の導電体膜との間の一導電型の前記第
1の半導体膜がチャネル層となっていることを特徴とす
る半導体装置によって達成され、第9に、第4の発明に
記載の半導体装置であって、前記半導体基板は一導電型
となっており、前記第1の半導体膜の、前記第2の導電
体膜と接続している層は反対導電型となっており、前記
第3の絶縁膜の周囲の半導体基板と前記第1の導電体膜
との間の一導電型の前記第1の半導体膜がチャネル層と
なっていることを特徴とする半導体装置によって達成さ
れ、第10に、第4の発明に記載の半導体装置であっ
て、前記半導体基板は反対導電型となっており、前記第
2の導電体膜と前記第1の導電体膜との間の一導電型の
前記第1の半導体膜がチャネル層となっていることを特
徴とする半導体装置によって達成され、第11に、第4
の発明に記載の半導体装置であって、前記半導体基板は
一導電型となっており、前記第1の半導体膜は前記第1
の導電体膜にゲート絶縁膜を介して接続されており、前
記第3の絶縁膜の周囲の半導体基板と前記第2の導電体
膜との間の一導電型の前記第1の半導体膜がチャネル層
となっていることを特徴とする半導体装置によって達成
され、第12に、第4の発明に記載の半導体装置であっ
て、前記第2の導電体膜は前記第1の半導体膜とゲート
絶縁膜を介して接続されており、前記第3の絶縁膜の周
囲の半導体基板と前記第1の導電体膜との間の一導電型
の前記第1の半導体膜がチャネル層となっていることを
特徴とする半導体装置によって達成され、第13に、第
4の発明に記載の半導体装置であって、前記第1の半導
体膜は前記半導体基板とゲート絶縁膜を介して接続され
ており、前記第2の導電体膜と前記第1の導電体膜との
間の一導電型の前記第1の半導体膜がチャネル層となっ
ていることを特徴とする半導体装置によって達成され
る。
【0017】
【作用】本発明の半導体装置によれば、第1の開口部の
底部に第1の開口部の側壁から離隔する第3の絶縁膜を
有し、また、第1及び第2の絶縁膜により挟まれた側壁
の第1の導電体膜と、第3の絶縁膜の周囲の半導体基板
とに接続し、かつ第3の絶縁膜上で第2の導電体膜と接
続する第1の半導体膜とを有している。
底部に第1の開口部の側壁から離隔する第3の絶縁膜を
有し、また、第1及び第2の絶縁膜により挟まれた側壁
の第1の導電体膜と、第3の絶縁膜の周囲の半導体基板
とに接続し、かつ第3の絶縁膜上で第2の導電体膜と接
続する第1の半導体膜とを有している。
【0018】このような構成で、第1の半導体膜をベー
ス層,チャネル層として用い、第1の導電体膜,第3の
絶縁膜の周囲の半導体基板及び第3の絶縁膜上の第1の
半導体膜と接続する第2の導電体膜のうち任意の2つの
間でコレクタ電流やドレイン電流を流すようにしてい
る。
ス層,チャネル層として用い、第1の導電体膜,第3の
絶縁膜の周囲の半導体基板及び第3の絶縁膜上の第1の
半導体膜と接続する第2の導電体膜のうち任意の2つの
間でコレクタ電流やドレイン電流を流すようにしてい
る。
【0019】従って、バイポーラトランジスタの場合、
従来コレクタ/ベース接合の面積を決めていた第1の開
口部の底部全体が、本発明の半導体装置ではコレクタ/
ベース接合として用いられない。即ち、第3の絶縁膜の
周囲の半導体基板表面,側壁の第1の導電体膜の側面又
は第3の絶縁膜上で第2の導電体膜と接続する第1の半
導体膜の側面がコレクタ/ベース接合を形成する箇所と
して用いられ、従ってコレクタ/ベース接合の面積も第
3の絶縁膜の周囲の半導体基板の表面積,第1の導電体
膜厚や第1の半導体膜厚にほぼ等しい。また、コレクタ
/ベース接合として用いられた箇所以外の箇所がエミッ
タ/ベース接合として用いられるので、エミッタ/ベー
ス接合の面積もほぼこれら表面積や膜厚に等しい。この
ため、第1の開口部の底部全体によりコレクタ/ベース
接合等の面積が決まる従来の場合と比較して、大幅にコ
レクタ/ベース接合やエミッタ/ベース接合の面積の低
減を図ることができるので、寄生容量の低減を図ること
ができる。しかも、クラウディング効果のためエミッタ
/ベース接合の全体が動作しなかったと推定される従来
の場合と比較しても、エミッタ/ベース接合面積が小さ
くなっているが接合全体で動作する本発明の場合は、取
り扱いうる最大電流も減少しない。
従来コレクタ/ベース接合の面積を決めていた第1の開
口部の底部全体が、本発明の半導体装置ではコレクタ/
ベース接合として用いられない。即ち、第3の絶縁膜の
周囲の半導体基板表面,側壁の第1の導電体膜の側面又
は第3の絶縁膜上で第2の導電体膜と接続する第1の半
導体膜の側面がコレクタ/ベース接合を形成する箇所と
して用いられ、従ってコレクタ/ベース接合の面積も第
3の絶縁膜の周囲の半導体基板の表面積,第1の導電体
膜厚や第1の半導体膜厚にほぼ等しい。また、コレクタ
/ベース接合として用いられた箇所以外の箇所がエミッ
タ/ベース接合として用いられるので、エミッタ/ベー
ス接合の面積もほぼこれら表面積や膜厚に等しい。この
ため、第1の開口部の底部全体によりコレクタ/ベース
接合等の面積が決まる従来の場合と比較して、大幅にコ
レクタ/ベース接合やエミッタ/ベース接合の面積の低
減を図ることができるので、寄生容量の低減を図ること
ができる。しかも、クラウディング効果のためエミッタ
/ベース接合の全体が動作しなかったと推定される従来
の場合と比較しても、エミッタ/ベース接合面積が小さ
くなっているが接合全体で動作する本発明の場合は、取
り扱いうる最大電流も減少しない。
【0020】また、ほぼ同様な構造を有する静電誘導型
トランジスタ(SIT)についても、縮小化,微細化が
可能なので、寄生容量の低減を図ることができ、チャネ
ル層の短縮化が可能なので、高速なトランジスタを作成
することが可能になる。
トランジスタ(SIT)についても、縮小化,微細化が
可能なので、寄生容量の低減を図ることができ、チャネ
ル層の短縮化が可能なので、高速なトランジスタを作成
することが可能になる。
【0021】また、本発明の半導体装置の製造方法によ
れば、イオン注入のチャネリングを伴うことなく、かつ
自己整合的に接合や各領域層を形成している。即ち、例
えば、バイポーラトランジスタを作成する場合、第3の
絶縁膜上の第2の導電体膜と半導体基板とで構成される
エミッタ/コレクタ間のベース層はほぼ第3の絶縁膜厚
と第3の絶縁膜上に被る第4の絶縁膜の側壁の幅によ
り、第1の開口部の側壁の第1の導電体膜と第3の絶縁
膜上の第2の導電体膜とで構成されるエミッタ/コレク
タ間のベース層はほぼ第4の絶縁膜厚及び第1の半導体
膜厚により、第1の開口部の側壁の第1の導電体膜と半
導体基板とで構成されるエミッタ/コレクタ間のベース
層はほぼ第1の絶縁膜厚により自己整合的に決まる。
れば、イオン注入のチャネリングを伴うことなく、かつ
自己整合的に接合や各領域層を形成している。即ち、例
えば、バイポーラトランジスタを作成する場合、第3の
絶縁膜上の第2の導電体膜と半導体基板とで構成される
エミッタ/コレクタ間のベース層はほぼ第3の絶縁膜厚
と第3の絶縁膜上に被る第4の絶縁膜の側壁の幅によ
り、第1の開口部の側壁の第1の導電体膜と第3の絶縁
膜上の第2の導電体膜とで構成されるエミッタ/コレク
タ間のベース層はほぼ第4の絶縁膜厚及び第1の半導体
膜厚により、第1の開口部の側壁の第1の導電体膜と半
導体基板とで構成されるエミッタ/コレクタ間のベース
層はほぼ第1の絶縁膜厚により自己整合的に決まる。
【0022】また、コレクタ/ベース接合面積やエミッ
タ/ベース接合面積は第1の半導体膜厚,第1の導電体
膜厚や第3の絶縁膜の周辺部の半導体基板の表面積によ
り決まる。なお、第3の絶縁膜の周辺部の半導体基板と
第1の半導体膜との間でコレクタ/ベース接合やエミッ
タ/ベース接合を形成する場合には、ベース層は第3の
絶縁膜を形成するために第1の開口部の側壁に形成され
る金属膜厚や絶縁膜厚等により決まる。
タ/ベース接合面積は第1の半導体膜厚,第1の導電体
膜厚や第3の絶縁膜の周辺部の半導体基板の表面積によ
り決まる。なお、第3の絶縁膜の周辺部の半導体基板と
第1の半導体膜との間でコレクタ/ベース接合やエミッ
タ/ベース接合を形成する場合には、ベース層は第3の
絶縁膜を形成するために第1の開口部の側壁に形成され
る金属膜厚や絶縁膜厚等により決まる。
【0023】従って、エミッタ層,ベース層,コレクタ
層の縮小化や浅い接合の形成を容易に行うことができ
る。更に、上記と同じ製造方法により第1の半導体膜,
第1の導電体膜又は第3の絶縁膜の周辺部の半導体基板
をゲートとする静電誘導型トランジスタ(SIT)を作
成する場合や、或いは第1の半導体膜,第1の導電体膜
又は第3の絶縁膜の周辺部の半導体基板と第1の半導体
膜との間にゲート絶縁膜を形成することにより絶縁ゲー
トを有するSITを作成する場合、各層の縮小化やチャ
ネル層の短縮化を容易に行うことができる。
層の縮小化や浅い接合の形成を容易に行うことができ
る。更に、上記と同じ製造方法により第1の半導体膜,
第1の導電体膜又は第3の絶縁膜の周辺部の半導体基板
をゲートとする静電誘導型トランジスタ(SIT)を作
成する場合や、或いは第1の半導体膜,第1の導電体膜
又は第3の絶縁膜の周辺部の半導体基板と第1の半導体
膜との間にゲート絶縁膜を形成することにより絶縁ゲー
トを有するSITを作成する場合、各層の縮小化やチャ
ネル層の短縮化を容易に行うことができる。
【0024】
【実施例】(1)第1の実施例
図1(a)〜(c),図2(d)〜(f),図3
(g),又は図3(h)は、本発明の第1の実施例の、
自己整合型のバイポーラトランジスタ等を作成する半導
体装置の製造方法について説明する断面図である。
(g),又は図3(h)は、本発明の第1の実施例の、
自己整合型のバイポーラトランジスタ等を作成する半導
体装置の製造方法について説明する断面図である。
【0025】まず、図1(a)に示すように、膜厚約10
00ÅのSiO2膜(第1の絶縁膜)24をn型のSi基板(半
導体基板)23上に熱酸化により形成した後、このSiO2
膜24上に、膜厚約2000Åのp+ 型のSi層(第1の導電
体膜)25/膜厚約6000ÅのSiO2膜(第2の絶縁膜)2
6をCVD法により順次形成する。
00ÅのSiO2膜(第1の絶縁膜)24をn型のSi基板(半
導体基板)23上に熱酸化により形成した後、このSiO2
膜24上に、膜厚約2000Åのp+ 型のSi層(第1の導電
体膜)25/膜厚約6000ÅのSiO2膜(第2の絶縁膜)2
6をCVD法により順次形成する。
【0026】次いで、不図示のレジスト膜をマスクとし
てSiO2膜26及びSi層25とを順次選択的にエッチング
・除去し、幅約1μmの第1の開口部27を形成する。
次に、CVD法により第1の開口部27を被覆して、例
えばスパッタ法でAl膜28を形成した後、異方性エッ
チングを行い、第1の開口部27の側壁にAl膜28を
残存する。
てSiO2膜26及びSi層25とを順次選択的にエッチング
・除去し、幅約1μmの第1の開口部27を形成する。
次に、CVD法により第1の開口部27を被覆して、例
えばスパッタ法でAl膜28を形成した後、異方性エッ
チングを行い、第1の開口部27の側壁にAl膜28を
残存する。
【0027】尚、28の材質としては、絶縁膜26,2
7に対して後にAl膜28を選択的にエッチング除去す
ることが可能で、しかもこのエッチングに対してマスク
性を有するものであれば何でも良い。例えば、W,CO
DSi3N4 膜等を用いてもよい。
7に対して後にAl膜28を選択的にエッチング除去す
ることが可能で、しかもこのエッチングに対してマスク
性を有するものであれば何でも良い。例えば、W,CO
DSi3N4 膜等を用いてもよい。
【0028】次いで、全面に形成したレジスト膜29を
エッチバックして第1の開口部27内にレジスト膜29
を埋め込んだ(図1(b))後、このレジスト膜29と
SiO2膜26とをマスクとして、Al膜28をHClによ
るウェットエッチングで選択的にエッチングした後、更
にSiO2膜24を異方性エッチングにより選択的にエッチ
ング・除去し、第1の開口部27の底部のSi基板23上
に側壁から離隔してSiO2膜(第3絶縁膜)24aを形成す
る(図1(c))。
エッチバックして第1の開口部27内にレジスト膜29
を埋め込んだ(図1(b))後、このレジスト膜29と
SiO2膜26とをマスクとして、Al膜28をHClによ
るウェットエッチングで選択的にエッチングした後、更
にSiO2膜24を異方性エッチングにより選択的にエッチ
ング・除去し、第1の開口部27の底部のSi基板23上
に側壁から離隔してSiO2膜(第3絶縁膜)24aを形成す
る(図1(c))。
【0029】次に、レジスト膜29を除去した後、CV
D法により膜厚約300 Åのp型のアモルファスのSi膜
(第1の半導体膜)30を形成する。このとき、Si膜3
0は第1の開口部27の側壁のSi層25及びSiO2膜24a
の周辺部のSi基板23に接続する。続いて、温度600 ℃
の条件で加熱処理を約6〜24時間行い、Si単結晶の半
導体基板23上のアモルファス状態のSi膜30を単結晶
化するとともに、SiO2膜24の上に延在するアモルファ
スのSi膜30に対しても半導体基板23を種(see
d)にして横方向に単結晶化を押しすすめ、SiO2膜24a
上に延在するアモルファスのSi膜30をSiO2膜24aの端
より約0.1〜1μの部分を単結晶化する(横方向固相
エピタキシャル成長:Lateral Solid Phase Epitaxy と
呼ばれる) 。それ以外の部分つまり第1の開口部27の
側壁のSi膜25に接する部分やSiO2膜24aの端より約
0.1〜1μ以上離れた部分は多結晶化する(図2
(d))。
D法により膜厚約300 Åのp型のアモルファスのSi膜
(第1の半導体膜)30を形成する。このとき、Si膜3
0は第1の開口部27の側壁のSi層25及びSiO2膜24a
の周辺部のSi基板23に接続する。続いて、温度600 ℃
の条件で加熱処理を約6〜24時間行い、Si単結晶の半
導体基板23上のアモルファス状態のSi膜30を単結晶
化するとともに、SiO2膜24の上に延在するアモルファ
スのSi膜30に対しても半導体基板23を種(see
d)にして横方向に単結晶化を押しすすめ、SiO2膜24a
上に延在するアモルファスのSi膜30をSiO2膜24aの端
より約0.1〜1μの部分を単結晶化する(横方向固相
エピタキシャル成長:Lateral Solid Phase Epitaxy と
呼ばれる) 。それ以外の部分つまり第1の開口部27の
側壁のSi膜25に接する部分やSiO2膜24aの端より約
0.1〜1μ以上離れた部分は多結晶化する(図2
(d))。
【0030】次いで、全面に形成したレジスト膜31を
エッチバックして第1の開口部27内にレジスト膜31
を埋め込んだ後、このレジスト膜31をマスクとして、
Si膜30を選択的にエッチング・除去し、第1の開口部
27の底部にSi膜30を残存する。このとき、第1の開
口部27の側壁のSi層25に隣接するようにSi膜30を
残存する(図2(e))。
エッチバックして第1の開口部27内にレジスト膜31
を埋め込んだ後、このレジスト膜31をマスクとして、
Si膜30を選択的にエッチング・除去し、第1の開口部
27の底部にSi膜30を残存する。このとき、第1の開
口部27の側壁のSi層25に隣接するようにSi膜30を
残存する(図2(e))。
【0031】次に、レジスト膜31を除去した後、第1
の開口部27を被覆してSiO2膜を3000Åの厚さに形成す
る。尚、このSiO2膜の膜厚は、少なくともSi膜30の膜
厚より厚くする必要がある。続いて、異方性エッチング
によりSiO2膜をエッチング・除去し、側壁のSi膜30を
被覆してサイドウオールを形成する。先にSi膜30の上
端は少なくとも絶縁膜の上端より低い位置に形成してあ
るので、Si膜30の最上端を露出させることなくサイド
ウオールを形成することが可能になる。これにより、Si
O2膜(第4の絶縁膜)32を側壁とする第2の開口部3
3が形成される(図2(f))。
の開口部27を被覆してSiO2膜を3000Åの厚さに形成す
る。尚、このSiO2膜の膜厚は、少なくともSi膜30の膜
厚より厚くする必要がある。続いて、異方性エッチング
によりSiO2膜をエッチング・除去し、側壁のSi膜30を
被覆してサイドウオールを形成する。先にSi膜30の上
端は少なくとも絶縁膜の上端より低い位置に形成してあ
るので、Si膜30の最上端を露出させることなくサイド
ウオールを形成することが可能になる。これにより、Si
O2膜(第4の絶縁膜)32を側壁とする第2の開口部3
3が形成される(図2(f))。
【0032】その後、図3(g)に示すように、第2の
開口部33の底部のSi膜30に接続してn+ 型のポリシ
リコン膜からなるエミッタ引出し電極(第2の導電体
膜)34aを形成し、加熱処理を行ってSi膜30にリンあ
るいはAsを導入し、サイドウオールのSiO2膜32下で
あってSiO2膜24a上のSi膜30にn+ 型のエミッタ層35
aを形成すると、バイポーラトランジスタが完成する。
開口部33の底部のSi膜30に接続してn+ 型のポリシ
リコン膜からなるエミッタ引出し電極(第2の導電体
膜)34aを形成し、加熱処理を行ってSi膜30にリンあ
るいはAsを導入し、サイドウオールのSiO2膜32下で
あってSiO2膜24a上のSi膜30にn+ 型のエミッタ層35
aを形成すると、バイポーラトランジスタが完成する。
【0033】なお、図2(f)の工程の後、図3(h)
に示すような方法を行うこともできる。即ち、第2の開
口部33底部のSi膜30を選択的にエッチング・除去す
る。続いて、第2の開口部33を被覆して導電型不純物
のリンあるいはAsが導入されたポリシリコン膜(第2
の導電体膜)34bを形成した後、加熱処理を行い、SiO2
膜24a上のSi膜30の側面からリンを導入し、n+ 型の
エミッタ層35bを形成するとバイポーラトランジスタが
完成する。
に示すような方法を行うこともできる。即ち、第2の開
口部33底部のSi膜30を選択的にエッチング・除去す
る。続いて、第2の開口部33を被覆して導電型不純物
のリンあるいはAsが導入されたポリシリコン膜(第2
の導電体膜)34bを形成した後、加熱処理を行い、SiO2
膜24a上のSi膜30の側面からリンを導入し、n+ 型の
エミッタ層35bを形成するとバイポーラトランジスタが
完成する。
【0034】以上のように、本発明の第1の実施例にお
いては、イオン注入のチャネリングを用いずに、かつ自
己整合的に接合や各層を形成している。即ち、SiO2膜24
a上のエミッタ引出し電極34aとSi基板23とで構成さ
れるエミッタ/コレクタ間のベース層36aはSiO2膜24a
の膜厚とSiO2膜24a上へのサイドウォールSiO2膜32の
かぶり幅により自己整合的に決まる。なお、第1の開口
部27の側壁のSi層25とSiO2膜24a上のn+型のSi膜
30とで構成されるエミッタ/コレクタ間のベース層は
サイドウォールAl膜28の膜厚及びSi膜30の膜厚に
より自己整合的に決まり、また、第1の開口部27の側
壁のSi層25とSi基板23とで構成されるエミッタ/コ
レクタ間のベース層はSiO2膜24の膜厚により自己整合
的に決まる。
いては、イオン注入のチャネリングを用いずに、かつ自
己整合的に接合や各層を形成している。即ち、SiO2膜24
a上のエミッタ引出し電極34aとSi基板23とで構成さ
れるエミッタ/コレクタ間のベース層36aはSiO2膜24a
の膜厚とSiO2膜24a上へのサイドウォールSiO2膜32の
かぶり幅により自己整合的に決まる。なお、第1の開口
部27の側壁のSi層25とSiO2膜24a上のn+型のSi膜
30とで構成されるエミッタ/コレクタ間のベース層は
サイドウォールAl膜28の膜厚及びSi膜30の膜厚に
より自己整合的に決まり、また、第1の開口部27の側
壁のSi層25とSi基板23とで構成されるエミッタ/コ
レクタ間のベース層はSiO2膜24の膜厚により自己整合
的に決まる。
【0035】また、コレクタ/ベース接合面積やエミッ
タ/ベース接合面積は、それぞれSi膜30の膜厚やSi層
25の膜厚により決まる。なお、SiO2膜24aの周辺部の
Si基板23とSi膜30との間でコレクタ/ベース接合や
エミッタ/ベース接合を形成する場合には、これらの接
合面積は、ほぼSiO2膜24aを形成するために第1の開口
部27の側壁に形成されるAl膜28の膜厚等により決
まる。
タ/ベース接合面積は、それぞれSi膜30の膜厚やSi層
25の膜厚により決まる。なお、SiO2膜24aの周辺部の
Si基板23とSi膜30との間でコレクタ/ベース接合や
エミッタ/ベース接合を形成する場合には、これらの接
合面積は、ほぼSiO2膜24aを形成するために第1の開口
部27の側壁に形成されるAl膜28の膜厚等により決
まる。
【0036】従って、エミッタ層35a,35b,ベース層
36a,36bコレクタ層の縮小化や浅い接合の形成を容易
に行うことができる。なお、図1(c)の状態を形成す
るには、次のような図4(a)〜(d)に示す工程によ
りに行うこともできる。
36a,36bコレクタ層の縮小化や浅い接合の形成を容易
に行うことができる。なお、図1(c)の状態を形成す
るには、次のような図4(a)〜(d)に示す工程によ
りに行うこともできる。
【0037】即ち、まず、図1(a)の工程の後、図4
(a)に示すように、更に、SiO2膜(第1の絶縁膜)2
4を除去し、Si基板23を表出する。次いで、CVD法
により第1の開口部27を被覆して先のAl膜28の代
わりにSi3N4 膜37を形成した後、異方性エッチングを
行い、第1の開口部27の側壁にSi3N4 膜37を残存す
る(図4(b))。
(a)に示すように、更に、SiO2膜(第1の絶縁膜)2
4を除去し、Si基板23を表出する。次いで、CVD法
により第1の開口部27を被覆して先のAl膜28の代
わりにSi3N4 膜37を形成した後、異方性エッチングを
行い、第1の開口部27の側壁にSi3N4 膜37を残存す
る(図4(b))。
【0038】次に、Si3N4 膜37を側壁とする開口部の
底部のSi基板23を選択的に酸化し、膜厚300 Å〜1000
ÅのSiO2膜(第3の絶縁膜)38を形成する(図4
(c))。続いて、リン酸を用いてSi3N4 膜37を選択
的に除去すると、図1(c)の状態が形成される(図4
(d))。
底部のSi基板23を選択的に酸化し、膜厚300 Å〜1000
ÅのSiO2膜(第3の絶縁膜)38を形成する(図4
(c))。続いて、リン酸を用いてSi3N4 膜37を選択
的に除去すると、図1(c)の状態が形成される(図4
(d))。
【0039】その後、図2(d)以降の工程を経て図3
(g)又は(h)に示すバイポーラトランジスタが完成
する。 (2)第2の実施例 また、図5(a),(b)は、第2の実施例の、上記の
製造方法により作成された図3(h)に示す自己整合型
のバイポーラトランジスタの詳細を示す断面図である。
(g)又は(h)に示すバイポーラトランジスタが完成
する。 (2)第2の実施例 また、図5(a),(b)は、第2の実施例の、上記の
製造方法により作成された図3(h)に示す自己整合型
のバイポーラトランジスタの詳細を示す断面図である。
【0040】図5(a)は、膜形成直後アモルファスで
あったSi膜30の単結晶化が少なくともSiO2膜(第3の
絶縁膜)24a上の除去されるべき部分までなされていて
他の部分は多結晶化している場合を示し、SiO2膜24a上
のSi膜(第1の半導体膜)30を除去することにより、
SiO2膜24a上には多結晶されたSi膜30が残存していな
い。また、Si層(第1の導電体膜)25と接続するSi膜
30は多結晶化している。
あったSi膜30の単結晶化が少なくともSiO2膜(第3の
絶縁膜)24a上の除去されるべき部分までなされていて
他の部分は多結晶化している場合を示し、SiO2膜24a上
のSi膜(第1の半導体膜)30を除去することにより、
SiO2膜24a上には多結晶されたSi膜30が残存していな
い。また、Si層(第1の導電体膜)25と接続するSi膜
30は多結晶化している。
【0041】また、図5(b)は、膜形成直後アモルフ
ァスであったSi膜30が単結晶化されないで大部分多結
晶化されてSiO2膜(第3の絶縁膜)24a上に残存してい
る場合を示し、SiO2膜24a上のSi膜(第1の半導体膜)
30を除去することによりSiO2膜24a上にはまだ多結晶
のSi膜30が残存している。更に、Si層(第1の導電体
膜)25と接続するSi膜30も多結晶化している。この
ような多結晶化しているSi膜30の部分は単結晶の部分
と比べて拡散係数が大きく、従って、図4(a)の場合
と比べて、エミッタ層35bがコレクタ層としてのSi基板
23により近接して形成されるような方法であってもよ
い。
ァスであったSi膜30が単結晶化されないで大部分多結
晶化されてSiO2膜(第3の絶縁膜)24a上に残存してい
る場合を示し、SiO2膜24a上のSi膜(第1の半導体膜)
30を除去することによりSiO2膜24a上にはまだ多結晶
のSi膜30が残存している。更に、Si層(第1の導電体
膜)25と接続するSi膜30も多結晶化している。この
ような多結晶化しているSi膜30の部分は単結晶の部分
と比べて拡散係数が大きく、従って、図4(a)の場合
と比べて、エミッタ層35bがコレクタ層としてのSi基板
23により近接して形成されるような方法であってもよ
い。
【0042】また、ここではSi膜30として始めアモル
ファスSi膜を成長し、後でSi層25に接する部分とSiO2
膜24aの上に延在する部分を、低温アニールにより単結
晶化し(固相エピタキシャル成長)たものを用いている
が、始め多結晶Siを成長し、後にレーザの照射により再
結晶化してSi層25に接する部分とSiO2膜24aの上に延
在する部分を単結晶化するような方法であっても良い。
更に、必ずしも多結晶化する必要はなく、アモルファス
層や多結晶層のまま用いても良い。
ファスSi膜を成長し、後でSi層25に接する部分とSiO2
膜24aの上に延在する部分を、低温アニールにより単結
晶化し(固相エピタキシャル成長)たものを用いている
が、始め多結晶Siを成長し、後にレーザの照射により再
結晶化してSi層25に接する部分とSiO2膜24aの上に延
在する部分を単結晶化するような方法であっても良い。
更に、必ずしも多結晶化する必要はなく、アモルファス
層や多結晶層のまま用いても良い。
【0043】また、ここではSi膜30の成長時に、Si膜
30内にP型の不純物を添加したがnon-dopeのアモルフ
ァス層や多結晶層を成長した後、イオン注入やガス拡散
や他の手法で不純物を導入してもよい。
30内にP型の不純物を添加したがnon-dopeのアモルフ
ァス層や多結晶層を成長した後、イオン注入やガス拡散
や他の手法で不純物を導入してもよい。
【0044】更に、第1の半導体層30の材質はSiに限
られるものではなく、GeやSiGe,SiC等の他の材質であ
っても良い。上記の図5(a),(b)いずれの場合
も、第1の開口部27の底部に第1の開口部27の側壁
から離隔するSiO2膜24aを有し、また、SiO2膜24,2
6により挟まれた、ベース電極としてのSi層25と、Si
O2膜24aの周囲のコレクタ層としてのSi基板23とに接
続し、かつSiO2膜24a上でエミッタ電極としてのポリシ
リコン膜(第2の導電体膜)34bと接続するエミッタ層
35a,35bのSi膜30及びこのn+ 型のSi膜30に接続す
るベース層35c としてのp型のSi膜30とを有してい
る。
られるものではなく、GeやSiGe,SiC等の他の材質であ
っても良い。上記の図5(a),(b)いずれの場合
も、第1の開口部27の底部に第1の開口部27の側壁
から離隔するSiO2膜24aを有し、また、SiO2膜24,2
6により挟まれた、ベース電極としてのSi層25と、Si
O2膜24aの周囲のコレクタ層としてのSi基板23とに接
続し、かつSiO2膜24a上でエミッタ電極としてのポリシ
リコン膜(第2の導電体膜)34bと接続するエミッタ層
35a,35bのSi膜30及びこのn+ 型のSi膜30に接続す
るベース層35c としてのp型のSi膜30とを有してい
る。
【0045】従って、SiO2膜24a上のSi膜30に形成さ
れたn+ 型層とp型層との界面がエミッタ/ベース接合
となり、Si基板23とp型のSi膜30との界面がコレク
タ/ベース接合となる。
れたn+ 型層とp型層との界面がエミッタ/ベース接合
となり、Si基板23とp型のSi膜30との界面がコレク
タ/ベース接合となる。
【0046】このため、従来コレクタ/ベース接合の面
積を決めていた第1の開口部27の底部全体が、第2の
実施例ではコレクタ/ベース接合として用いてられてい
ないので、従来の場合と比較して、コレクタ/ベース接
合面積は大幅に低減することができる。また、エミッタ
/ベース接合面積もSi膜30の膜厚で決まるので、従来
の場合に比較して大幅に低減することができる。これに
より、寄生容量の低減を図ることができる。
積を決めていた第1の開口部27の底部全体が、第2の
実施例ではコレクタ/ベース接合として用いてられてい
ないので、従来の場合と比較して、コレクタ/ベース接
合面積は大幅に低減することができる。また、エミッタ
/ベース接合面積もSi膜30の膜厚で決まるので、従来
の場合に比較して大幅に低減することができる。これに
より、寄生容量の低減を図ることができる。
【0047】しかも、クラウディング効果のためエミッ
タ/ベース接合の全体が動作しなかったと推定される従
来の場合と比較しても、エミッタ/ベース接合面積が小
さくなっているが接合全体で動作する第2の実施例の場
合は、取り扱いうる最大電流も減少しない。
タ/ベース接合の全体が動作しなかったと推定される従
来の場合と比較しても、エミッタ/ベース接合面積が小
さくなっているが接合全体で動作する第2の実施例の場
合は、取り扱いうる最大電流も減少しない。
【0048】尚、上記図5の実施例では、エミッタ層35
aをSi膜30の内部に形成したが、第2の導電膜34aを
一導電型(N型)のSi層(半導体層)で形成し、Si膜3
0と第2の導電膜34aとの界面を、エミッタ・ベース接
合としても良い。またこのような方法を取った場合、さ
らにSi膜(第1の半導体膜)30と第2の導電体膜34a
を各々、バンドキャップの異なる材質を用いることで、
例えば第1の半導体30としてSiGeを第2の導電体膜34
aとしてSi膜を、また第1の半導体30としてSi膜を、
第2の導電体膜34aとしてSiGe膜を用いることにより
HBT(ヘテロバイポーラトランジスタ)を形成するこ
とも可能になる。この結果より高速なトランジスタの形
成も可能になる。 (3)第3及び第4の実施例 図6(a),(b)は、それぞれ本発明の第3,第4の
実施例の自己整合型のバイポーラトランジスタについて
説明する断面図である。
aをSi膜30の内部に形成したが、第2の導電膜34aを
一導電型(N型)のSi層(半導体層)で形成し、Si膜3
0と第2の導電膜34aとの界面を、エミッタ・ベース接
合としても良い。またこのような方法を取った場合、さ
らにSi膜(第1の半導体膜)30と第2の導電体膜34a
を各々、バンドキャップの異なる材質を用いることで、
例えば第1の半導体30としてSiGeを第2の導電体膜34
aとしてSi膜を、また第1の半導体30としてSi膜を、
第2の導電体膜34aとしてSiGe膜を用いることにより
HBT(ヘテロバイポーラトランジスタ)を形成するこ
とも可能になる。この結果より高速なトランジスタの形
成も可能になる。 (3)第3及び第4の実施例 図6(a),(b)は、それぞれ本発明の第3,第4の
実施例の自己整合型のバイポーラトランジスタについて
説明する断面図である。
【0049】図6(a)において、第2の実施例と異な
るところは、ベース電極としてSiO2膜(第3の絶縁膜)
24a上のSi膜(第1の半導体膜)30と接続する不図示
のポリシリコン膜(第2の導電体膜)を用い、Si層(第
1の導電体膜)25とSi基板(半導体基板)23とで構
成されるエミッタ/コレクタの間のSi膜30をベース層
として用いていることである。
るところは、ベース電極としてSiO2膜(第3の絶縁膜)
24a上のSi膜(第1の半導体膜)30と接続する不図示
のポリシリコン膜(第2の導電体膜)を用い、Si層(第
1の導電体膜)25とSi基板(半導体基板)23とで構
成されるエミッタ/コレクタの間のSi膜30をベース層
として用いていることである。
【0050】また、図6(b)において、第2の実施例
と異なるところは、ベース電極としてSi基板(半導体基
板)23を用い、SiO2膜(第3の絶縁膜)24a上のSi膜
(第1の半導体膜)30と接続する不図示のポリシリコ
ン膜(第2の導電体膜)とSi層(第1の導電体膜)25
とで構成されるエミッタ/コレクタの間のSi膜30をベ
ース層として用いていることである。
と異なるところは、ベース電極としてSi基板(半導体基
板)23を用い、SiO2膜(第3の絶縁膜)24a上のSi膜
(第1の半導体膜)30と接続する不図示のポリシリコ
ン膜(第2の導電体膜)とSi層(第1の導電体膜)25
とで構成されるエミッタ/コレクタの間のSi膜30をベ
ース層として用いていることである。
【0051】以上のような第3,第4の実施例のバイポ
ーラトランジスタにおいても、上記の第2の実施例のバ
イポーラトランジスタと同様な作用・効果を得ることが
できる。
ーラトランジスタにおいても、上記の第2の実施例のバ
イポーラトランジスタと同様な作用・効果を得ることが
できる。
【0052】(4)第5〜第7の実施例
図7(a)〜(c)は、それぞれ本発明の第5〜第7の
実施例の拡散ゲートを用いた静電誘導型電界効果トラン
ジスタ(SIT)について説明する断面図である。
実施例の拡散ゲートを用いた静電誘導型電界効果トラン
ジスタ(SIT)について説明する断面図である。
【0053】第5の実施例を示す図7(a)において
は、SiO2膜(第3の絶縁膜)24aの周囲のSi基板(半導
体基板)23はn型のドレイン層42となっており、Si
層(第1の導電体膜)25及び隣接する多結晶のSi膜
(第1の半導体膜)30はp+ 型の拡散ゲート層39と
なっており、不図示のソース電極(第2の導電体膜)と
接続するSi膜30はn+ 型のソース層40となってお
り、ドレイン層42とソース層40との間のn- 型のSi
膜30がチャネル層41となっている。
は、SiO2膜(第3の絶縁膜)24aの周囲のSi基板(半導
体基板)23はn型のドレイン層42となっており、Si
層(第1の導電体膜)25及び隣接する多結晶のSi膜
(第1の半導体膜)30はp+ 型の拡散ゲート層39と
なっており、不図示のソース電極(第2の導電体膜)と
接続するSi膜30はn+ 型のソース層40となってお
り、ドレイン層42とソース層40との間のn- 型のSi
膜30がチャネル層41となっている。
【0054】また、第6の実施例を示す図7(b)にお
いては、SiO2膜(第3の絶縁膜)24aの周囲のSi基板
(半導体基板)23はn型のドレイン層42となってお
り、Si層(第1の導電体膜)25及び隣接する多結晶の
Si膜(第1の半導体膜)30はn+ 型のソース層40と
なっており、不図示のゲート電極(第2の導電体膜)と
接続しているp+ 型のSi膜30は拡散ゲート層39とな
っており、ドレイン層42とソース層40との間のn-
型のSi膜30がチャネル層41となっている。
いては、SiO2膜(第3の絶縁膜)24aの周囲のSi基板
(半導体基板)23はn型のドレイン層42となってお
り、Si層(第1の導電体膜)25及び隣接する多結晶の
Si膜(第1の半導体膜)30はn+ 型のソース層40と
なっており、不図示のゲート電極(第2の導電体膜)と
接続しているp+ 型のSi膜30は拡散ゲート層39とな
っており、ドレイン層42とソース層40との間のn-
型のSi膜30がチャネル層41となっている。
【0055】更に、第7の実施例を示す図7(c)にお
いては、SiO2膜(第3の絶縁膜)24aの周囲のSi基板
(半導体基板)23及び隣接する領域層はp+ 型の拡散
ゲート層39となっており、Si層(第1の導電体膜)2
5はn+ 型のソース層40となっており、不図示のドレ
イン電極(第2の導電体膜)と接続するSi膜(第1の半
導体膜)30はn+ 型のドレイン層42となっており、
ドレイン層42とソース層40との間のn- 型のSi膜3
0がチャネル層41となっている。
いては、SiO2膜(第3の絶縁膜)24aの周囲のSi基板
(半導体基板)23及び隣接する領域層はp+ 型の拡散
ゲート層39となっており、Si層(第1の導電体膜)2
5はn+ 型のソース層40となっており、不図示のドレ
イン電極(第2の導電体膜)と接続するSi膜(第1の半
導体膜)30はn+ 型のドレイン層42となっており、
ドレイン層42とソース層40との間のn- 型のSi膜3
0がチャネル層41となっている。
【0056】これらのSITは拡散ゲート層への逆バイ
アスにより空乏層がチャネル層41に広がり、電流パス
の面積を調整することによりドレイン−ソース間の電流
を制御する。
アスにより空乏層がチャネル層41に広がり、電流パス
の面積を調整することによりドレイン−ソース間の電流
を制御する。
【0057】以上のような第5〜第7の実施例のSIT
によれば、上記の第2の実施例のバイポーラトランジス
タとほぼ同様な構造を有し、拡散ゲート層39,ソース
層40及びドレイン層42の縮小化,微細化が可能なの
で、寄生容量の低減を図ることができる。また、SiO2膜
24,24a等によりチャネル層41の長さが決まるの
で、短縮化が可能であり、従って、高速化を図れ、また
取り扱いうる最大電流を十分に保持することができる。
によれば、上記の第2の実施例のバイポーラトランジス
タとほぼ同様な構造を有し、拡散ゲート層39,ソース
層40及びドレイン層42の縮小化,微細化が可能なの
で、寄生容量の低減を図ることができる。また、SiO2膜
24,24a等によりチャネル層41の長さが決まるの
で、短縮化が可能であり、従って、高速化を図れ、また
取り扱いうる最大電流を十分に保持することができる。
【0058】(5)第8〜第10の実施例
図8(a)〜(c)は、それぞれ本発明の第8〜第10
の実施例の絶縁ゲートを用いた静電誘導型トランジスタ
(SIT)について説明する断面図である。
の実施例の絶縁ゲートを用いた静電誘導型トランジスタ
(SIT)について説明する断面図である。
【0059】第8〜第10の実施例において、第5〜第
7の実施例と異なるところは、拡散ゲートの代わりに、
拡散ゲートと同じ箇所にゲート絶縁膜43が形成されて
いることである。
7の実施例と異なるところは、拡散ゲートの代わりに、
拡散ゲートと同じ箇所にゲート絶縁膜43が形成されて
いることである。
【0060】即ち、図8(a)においては、ゲート電極
としてのSi層(第1の導電体膜)25とSi膜(第1の半
導体膜)30との間にゲート絶縁膜43が形成されてい
る。なお、ゲート絶縁膜43と隣接するSi膜30はn-
型の多結晶のまま残存している。また、SiO2膜(第3の
絶縁膜)24aの周囲のSi基板(半導体基板)23はn型
のドレイン層42となっており、不図示のソース電極
(第2の導電体膜)と接続するSi膜30はn+ 型のソー
ス層40となっており、ドレイン層42とソース層40
との間のn- 型のSi膜30がチャネル層41となってい
る。
としてのSi層(第1の導電体膜)25とSi膜(第1の半
導体膜)30との間にゲート絶縁膜43が形成されてい
る。なお、ゲート絶縁膜43と隣接するSi膜30はn-
型の多結晶のまま残存している。また、SiO2膜(第3の
絶縁膜)24aの周囲のSi基板(半導体基板)23はn型
のドレイン層42となっており、不図示のソース電極
(第2の導電体膜)と接続するSi膜30はn+ 型のソー
ス層40となっており、ドレイン層42とソース層40
との間のn- 型のSi膜30がチャネル層41となってい
る。
【0061】図8(b)においては、不図示のゲート電
極(第2の導電体膜)とSi膜(第1の半導体膜)30と
の間にゲート絶縁膜43が形成されている。また、SiO2
膜(第3の絶縁膜)24aの周囲のSi基板(半導体基板)
23はn型のドレイン層42となっており、Si層(第1
の導電体膜)25に隣接する多結晶層及びその隣接領域
層のSi膜30はn+ 型のソース層40となっており、ド
レイン層42とソース層40との間のn- 型のSi膜30
がチャネル層41となっている。
極(第2の導電体膜)とSi膜(第1の半導体膜)30と
の間にゲート絶縁膜43が形成されている。また、SiO2
膜(第3の絶縁膜)24aの周囲のSi基板(半導体基板)
23はn型のドレイン層42となっており、Si層(第1
の導電体膜)25に隣接する多結晶層及びその隣接領域
層のSi膜30はn+ 型のソース層40となっており、ド
レイン層42とソース層40との間のn- 型のSi膜30
がチャネル層41となっている。
【0062】図8(c)においては、ゲート電極として
のSiO2膜(第3の絶縁膜)24aの周囲のSi基板(半導体
基板)23とSi膜(第1の半導体膜)30との間にゲー
ト絶縁膜43が形成されている。また、Si層(第1の導
電体膜)25に隣接するn+ 型の多結晶層及びその隣接
領域層のSi膜30はn+ 型のソース層40となってお
り、不図示のドレイン電極(第2の導電体膜)と接続す
るSi膜30はn+ 型のドレイン層42となっており、ド
レイン層42とソース層40との間のn- 型のSi膜30
がチャネル層41となっている。
のSiO2膜(第3の絶縁膜)24aの周囲のSi基板(半導体
基板)23とSi膜(第1の半導体膜)30との間にゲー
ト絶縁膜43が形成されている。また、Si層(第1の導
電体膜)25に隣接するn+ 型の多結晶層及びその隣接
領域層のSi膜30はn+ 型のソース層40となってお
り、不図示のドレイン電極(第2の導電体膜)と接続す
るSi膜30はn+ 型のドレイン層42となっており、ド
レイン層42とソース層40との間のn- 型のSi膜30
がチャネル層41となっている。
【0063】これらの絶縁ゲートを用いたSITはゲー
ト電極への電圧印加により空乏層がチャネル層41に広
がり、電流パスの面積を調整することによりドレイン−
ソース間の電流を制御する。
ト電極への電圧印加により空乏層がチャネル層41に広
がり、電流パスの面積を調整することによりドレイン−
ソース間の電流を制御する。
【0064】次に、図8(a)のSITを作成する方法
について説明する。まず、図1(c)の工程の後、レジ
スト膜を除去する。次いで、熱酸化により第1の開口部
27の側壁に露出するSi層(第1の導電体膜)25及び
SiO2膜(第3の絶縁膜)24aの周辺部のSi基板(半導体
基板)23に酸化膜を形成する。
について説明する。まず、図1(c)の工程の後、レジ
スト膜を除去する。次いで、熱酸化により第1の開口部
27の側壁に露出するSi層(第1の導電体膜)25及び
SiO2膜(第3の絶縁膜)24aの周辺部のSi基板(半導体
基板)23に酸化膜を形成する。
【0065】次いで、異方性エッチングによりSiO2膜24
aの周辺部のSi基板23上の酸化膜のみ除去し、第1の
開口部27の側壁のSi層25表面の酸化膜を残存するこ
とにより、ゲート絶縁膜43を形成する。
aの周辺部のSi基板23上の酸化膜のみ除去し、第1の
開口部27の側壁のSi層25表面の酸化膜を残存するこ
とにより、ゲート絶縁膜43を形成する。
【0066】その後、図1(d)〜図3(h)の工程を
経て、図8(a)の絶縁ゲート型のSITが完成する。
次に、図8(b)のSITを作成する方法について説明
する。
経て、図8(a)の絶縁ゲート型のSITが完成する。
次に、図8(b)のSITを作成する方法について説明
する。
【0067】まず、図2(f)の工程の後、第2の開口
部33底部のSi膜(第1の半導体膜)30を除去する。
続いて、熱酸化により第2の開口部33の側壁に露出す
るSi膜30の側面にゲート絶縁膜43を形成する。
部33底部のSi膜(第1の半導体膜)30を除去する。
続いて、熱酸化により第2の開口部33の側壁に露出す
るSi膜30の側面にゲート絶縁膜43を形成する。
【0068】次いで、第2の開口部33を被覆してゲー
ト電極としてのポリシリコン膜(第2の導電体膜)を形
成すると、図8(b)の絶縁ゲート型のSITが完成す
る。なお、図8(b)にはポリシリコン膜(第2の導電
体膜)を省略してある。
ト電極としてのポリシリコン膜(第2の導電体膜)を形
成すると、図8(b)の絶縁ゲート型のSITが完成す
る。なお、図8(b)にはポリシリコン膜(第2の導電
体膜)を省略してある。
【0069】以上のように作成される第8〜第10の実
施例のSITについても、上記の第5〜第7の実施例と
同様、各ソース層40,ドレイン層42及びゲート接続
部分の縮小化,微細化が可能なので、寄生容量の低減を
図ることができる。また、チャネル層41の短縮化が可
能なので、高速なトランジスタを作成することが可能に
なる。
施例のSITについても、上記の第5〜第7の実施例と
同様、各ソース層40,ドレイン層42及びゲート接続
部分の縮小化,微細化が可能なので、寄生容量の低減を
図ることができる。また、チャネル層41の短縮化が可
能なので、高速なトランジスタを作成することが可能に
なる。
【0070】
【発明の効果】以上のように、本発明の半導体装置によ
れば、第1の開口部の底部に第1の開口部の側壁から離
隔する第3の絶縁膜を有し、また、第1及び第2の絶縁
膜により挟まれた第1の開口部の側壁の第1の導電体膜
と、第3の絶縁膜の周囲の半導体基板とに接続し、かつ
第3の絶縁膜上で第2の導電体膜と接続する第1の半導
体膜とを有している。そして、第1の半導体膜をベース
層又はチャネル層として用い、第1の導電体膜,第3の
絶縁膜の周囲の半導体基板及び第3の絶縁膜上の第1の
半導体膜と接続する第2の導電体膜のうち任意の2つの
間でコレクタ電流やドレイン電流を流すようにしてい
る。
れば、第1の開口部の底部に第1の開口部の側壁から離
隔する第3の絶縁膜を有し、また、第1及び第2の絶縁
膜により挟まれた第1の開口部の側壁の第1の導電体膜
と、第3の絶縁膜の周囲の半導体基板とに接続し、かつ
第3の絶縁膜上で第2の導電体膜と接続する第1の半導
体膜とを有している。そして、第1の半導体膜をベース
層又はチャネル層として用い、第1の導電体膜,第3の
絶縁膜の周囲の半導体基板及び第3の絶縁膜上の第1の
半導体膜と接続する第2の導電体膜のうち任意の2つの
間でコレクタ電流やドレイン電流を流すようにしてい
る。
【0071】従って、コレクタ/ベース接合やエミッタ
/ベース接合の面積は、第1の導電体膜厚,第1の半導
体膜厚や第3の絶縁膜の周囲の半導体基板の表面積にほ
ぼ等しいので、第1の開口部の底部全体によりコレクタ
/ベース接合の面積が決まり、ベース領域層内のエミッ
タ領域層の界面の面積によりコレクタ/ベース接合面積
が決まる従来の場合に比較してこれらの接合面積を大幅
に低減することができる。これにより、寄生容量の低減
を図ることができる。しかも、クラウディング効果のた
めエミッタ/ベース接合の全体が動作しなかったと推定
される従来の場合と比較しても、エミッタ/ベース接合
面積が小さくなっているが接合全体で動作する本発明の
場合は、取り扱いうる最大電流も減少しない。
/ベース接合の面積は、第1の導電体膜厚,第1の半導
体膜厚や第3の絶縁膜の周囲の半導体基板の表面積にほ
ぼ等しいので、第1の開口部の底部全体によりコレクタ
/ベース接合の面積が決まり、ベース領域層内のエミッ
タ領域層の界面の面積によりコレクタ/ベース接合面積
が決まる従来の場合に比較してこれらの接合面積を大幅
に低減することができる。これにより、寄生容量の低減
を図ることができる。しかも、クラウディング効果のた
めエミッタ/ベース接合の全体が動作しなかったと推定
される従来の場合と比較しても、エミッタ/ベース接合
面積が小さくなっているが接合全体で動作する本発明の
場合は、取り扱いうる最大電流も減少しない。
【0072】更に、ほぼ同様な構造を有する静電誘導型
トランジスタ(SIT)についても、接合容量の低減を
図り、取り扱いうる最大電流を保持することができる。
また、本発明の半導体装置の製造方法によれば、イオン
注入のチャネリングを用いずに、かつ自己整合的に接合
や各領域層を形成している。
トランジスタ(SIT)についても、接合容量の低減を
図り、取り扱いうる最大電流を保持することができる。
また、本発明の半導体装置の製造方法によれば、イオン
注入のチャネリングを用いずに、かつ自己整合的に接合
や各領域層を形成している。
【0073】更に、コレクタ/ベース接合面積やエミッ
タ/ベース接合面積は第1の半導体膜厚,第1の導電体
膜厚や第3の絶縁膜の周囲の半導体基板の表面積により
決まる。
タ/ベース接合面積は第1の半導体膜厚,第1の導電体
膜厚や第3の絶縁膜の周囲の半導体基板の表面積により
決まる。
【0074】従って、各領域層の縮小化や浅い接合の形
成を容易に行うことができる。また、上記と同じ製造方
法により第1の半導体膜,第1の導電体膜又は第3の絶
縁膜の周辺部の半導体基板をゲートとする静電誘導型ト
ランジスタ(SIT)を作成する場合や、或いは第1の
半導体膜,第1の導電体膜又は第3の絶縁膜の周辺部の
半導体基板と第1の半導体膜との間にゲート絶縁膜を形
成することにより絶縁ゲートを有するSITを作成する
場合も、パターンの微細化やチャネル層の縮小化を容易
に行うことができる。
成を容易に行うことができる。また、上記と同じ製造方
法により第1の半導体膜,第1の導電体膜又は第3の絶
縁膜の周辺部の半導体基板をゲートとする静電誘導型ト
ランジスタ(SIT)を作成する場合や、或いは第1の
半導体膜,第1の導電体膜又は第3の絶縁膜の周辺部の
半導体基板と第1の半導体膜との間にゲート絶縁膜を形
成することにより絶縁ゲートを有するSITを作成する
場合も、パターンの微細化やチャネル層の縮小化を容易
に行うことができる。
【図1】本発明の第1の実施例の自己整合型バイポーラ
トランジスタの製造方法について説明する断面図(その
1)である。
トランジスタの製造方法について説明する断面図(その
1)である。
【図2】本発明の第1の実施例の自己整合型バイポーラ
トランジスタの製造方法について説明する断面図(その
2)である。
トランジスタの製造方法について説明する断面図(その
2)である。
【図3】本発明の第1の実施例の自己整合型バイポーラ
トランジスタの製造方法について説明する断面図(その
3)である。
トランジスタの製造方法について説明する断面図(その
3)である。
【図4】本発明の第1の実施例の自己整合型バイポーラ
トランジスタの製造方法について説明する断面図(その
4)である。
トランジスタの製造方法について説明する断面図(その
4)である。
【図5】本発明の第2の実施例の自己整合型バイポーラ
トランジスタについて説明する断面図である。
トランジスタについて説明する断面図である。
【図6】本発明の第3,第4の実施例の自己整合型バイ
ポーラトランジスタについて説明する構成図である。
ポーラトランジスタについて説明する構成図である。
【図7】本発明の第5〜第7の実施例のSITについて
説明する構成図である。
説明する構成図である。
【図8】本発明の第8〜第10の実施例のSITについ
て説明する構成図である。
て説明する構成図である。
【図9】従来例の自己整合型バイポーラトランジスタに
ついて説明する断面図である。
ついて説明する断面図である。
23 Si基板(半導体基板)、
24 SiO2膜(第1の絶縁膜)、
24a,38 SiO2膜(第3の絶縁膜)、
25 Si層(第1の導電体膜)、
26 SiO2膜(第2の絶縁膜)、
27 第1の開口部、
28 SiO2膜、
29,31 レジスト膜、
30 Si膜(第1の半導体膜)、
32 SiO2膜(第4の絶縁膜)、
33 第2の開口部、
34a,34b エミッタ引出し電極(第2の導電体膜)、
35a,35b エミッタ層、
36a,36b ベース層、
39 拡散ゲート層、
40 ソース層、
41 チャネル層、
42 ドレイン層、
43 ゲート絶縁膜。
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所
H01L 29/804
7342−4M H01L 27/06 102 B
7739−4M 29/80 S
Claims (13)
- 【請求項1】 半導体基板上に順次形成された第1の絶
縁膜/第1の導電体膜/第2の絶縁膜の3層の膜を貫通
する第1の開口部の底部の半導体基板上に、該第1の開
口部の側壁から離隔して第3の絶縁膜を形成する工程
と、 前記第1の開口部を被覆して第1の半導体膜を形成する
工程と、 前記第1の開口部内の第1の半導体膜上に耐エッチング
性膜を形成した後、該耐エッチング性膜をマスクとし
て、前記第1の半導体膜を選択的にエッチング・除去
し、前記第1の開口部の底部の第1の半導体膜、及び前
記側壁の第1の絶縁膜及び第1の導電体膜に接触してい
る第1の半導体膜を残存する工程と、 前記第1の開口部の側壁を被覆して第4の絶縁膜を形成
し、前記第3の絶縁膜上の前記第1の半導体膜の上に、
前記第4の絶縁膜を側壁とする第2の開口部を形成する
工程と、 前記第1の半導体膜と接続して第2の導電体膜を形成す
る工程とを有する半導体装置の製造方法。 - 【請求項2】 請求項1記載の半導体基板上に順次形成
された第1の絶縁膜/第1の導電体膜/第2の絶縁膜の
3層の膜を貫通する第1の開口部の底部の半導体基板上
に、該第1の開口部の側壁から離隔して第3の絶縁膜を
形成する工程と、前記第1の開口部を被覆して第1の半
導体膜を形成する工程との間に、 前記側壁に露出する第1の導電体膜の表面及び第3の絶
縁膜の周辺部の半導体基板の表面に第5の絶縁膜を形成
する工程と、 異方性エッチングにより第3の絶縁膜の周辺部の半導体
基板の表面の第5の絶縁膜を除去する工程とを行うこと
を特徴とする半導体装置の製造方法。 - 【請求項3】 請求項1記載の第4の絶縁膜を側壁とす
る第2の開口部を形成する工程の後、 前記第4の絶縁膜をマスクとして前記第2の開口部の底
部の第1の半導体膜をエッチング・除去する工程と、 前記第2の開口部内に露出する第1の半導体膜の表面に
絶縁膜を形成する工程と、 前記絶縁膜を被覆して第2の導電体膜を形成する工程と
を有する半導体装置の製造方法。 - 【請求項4】 半導体基板上の第1の絶縁膜/第1の導
電体膜/第2の絶縁膜の3層の膜を貫通する第1の開口
部と、前記第1の開口部の底部の半導体基板上にあっ
て、前記第1の開口部の側壁から離隔する第3の絶縁膜
と、前記側壁の第1の導電体膜と前記第3の絶縁膜の周
囲の半導体基板とに接触し、かつ前記第3の絶縁膜上に
延在する第1の半導体膜と、前記第1の開口部の側壁を
被覆する第4の絶縁膜を側壁とする前記第3の絶縁膜上
の第2の開口部と、前記第2の開口部内の第1の半導体
膜と接続する第2の導電体膜とを有する半導体装置。 - 【請求項5】 請求項4記載の半導体装置であって、前
記半導体基板は一導電型となっており、前記第1の半導
体膜の、前記第2の導電体膜と接続している層は一導電
型となっており、前記第2の導電体膜と接続している熱
層と前記第3の絶縁膜の周囲の半導体基板との間の反対
導電型の前記第1の半導体膜がベース層となっているこ
とを特徴とする半導体装置。 - 【請求項6】 請求項4記載の半導体装置であって、前
記半導体基板は一導電型となっており、前記第1の半導
体膜の、前記第1の導電体膜に接続している層は一導電
型となっており、前記第3の絶縁膜の周囲の半導体基板
と前記第1の導電体膜との間の反対導電型の前記第1の
半導体膜がベース層となっていることを特徴とする半導
体装置。 - 【請求項7】 請求項4記載の半導体装置であって、前
記半導体基板は反対導電型となっており、前記第1の導
電体膜の前記第1の導電体膜に接続している層は、前記
第1の半導体膜の、前記第2の導電体膜と接続している
層は一導電型となっており、前記第2の導電体膜と接続
している層と前記第1の導電体膜に接続している層との
間の反対導電型の前記第1の半導体膜がベース層となっ
ていることを特徴とする半導体装置。 - 【請求項8】 請求項4記載の半導体装置であって、前
記半導体基板は一導電型となっており、前記第1の半導
体膜の、前記第1の導電体膜に接続している層は反対導
電型となっており、前記第3の絶縁膜の周囲の半導体基
板と前記第2の導電体膜との間の一導電型の前記第1の
半導体膜がチャネル層となっていることを特徴とする半
導体装置。 - 【請求項9】 請求項4記載の半導体装置であって、前
記半導体基板は一導電型となっており、前記第1の半導
体膜の、前記第2の導電体膜と接続している層は反対導
電型となっており、前記第3の絶縁膜の周囲の半導体基
板と前記第1の導電体膜との間の一導電型の前記第1の
半導体膜がチャネル層となっていることを特徴とする半
導体装置。 - 【請求項10】 請求項4記載の半導体装置であって、
前記半導体基板は反対導電型となっており、前記第2の
導電体膜と前記第1の導電体膜との間の一導電型の前記
第1の半導体膜がチャネル層となっていることを特徴と
する半導体装置。 - 【請求項11】 請求項4記載の半導体装置であって、
前記半導体基板は一導電型となっており、前記第1の半
導体膜は前記第1の導電体膜にゲート絶縁膜を介して接
続されており、前記第3の絶縁膜の周囲の半導体基板と
前記第2の導電体膜との間の一導電型の前記第1の半導
体膜がチャネル層となっていることを特徴とする半導体
装置。 - 【請求項12】 請求項4記載の半導体装置であって、
前記半導体基板は一導電型となっており、前記第2の導
電体膜は前記第1の半導体膜とゲート絶縁膜を介して接
続されており、前記第3の絶縁膜の周囲の半導体基板と
前記第1の導電体膜との間の一導電型の前記第1の半導
体膜がチャネル層となっていることを特徴とする半導体
装置。 - 【請求項13】 請求項4記載の半導体装置であって、
前記第1の半導体膜は前記半導体基板とゲート絶縁膜を
介して接続されており、前記第1の導電体膜と前記第2
の導電体膜との間の一導電型の前記第1の半導体膜がチ
ャネル層となっていることを特徴とする半導体装置。
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