JPH06318697A - Ｄｍｏｓ構造及びその製造方法 - Google Patents
Ｄｍｏｓ構造及びその製造方法Info
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- JPH06318697A JPH06318697A JP6042548A JP4254894A JPH06318697A JP H06318697 A JPH06318697 A JP H06318697A JP 6042548 A JP6042548 A JP 6042548A JP 4254894 A JP4254894 A JP 4254894A JP H06318697 A JPH06318697 A JP H06318697A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【目的】 他の構造よりも単純で広い用途を有するＬＤ
ＭＯＳ構造を提供する。 【構成】 ラテラルＤＭＯＳトランジスタにおいてｎド
ープシリコン層１４が提供され、そこにフィールド酸化
物領域２４が形成される。ｐドープＤ−ウエル領域２０
が該シリコン層１４に形成され、これは、該Ｄウエル領
域２０から該フィールド酸化物領域２４の第１の側面へ
延在する延在領域であるｐドープ浅い領域２２を含む。
ソース領域１６が、該Ｄウエル領域２０に形成され、フ
ィールド酸化物領域２４から離される。ドレイン領域１
８が、シリコン層１４に形成される。ゲート領域２６
が、該シリコン１４層の表面上、該第１ソース領域１６
の一部、該ｐウエル領域２０及び該フィールド酸化物領
域２４の一部上に形成される。
ＭＯＳ構造を提供する。 【構成】 ラテラルＤＭＯＳトランジスタにおいてｎド
ープシリコン層１４が提供され、そこにフィールド酸化
物領域２４が形成される。ｐドープＤ−ウエル領域２０
が該シリコン層１４に形成され、これは、該Ｄウエル領
域２０から該フィールド酸化物領域２４の第１の側面へ
延在する延在領域であるｐドープ浅い領域２２を含む。
ソース領域１６が、該Ｄウエル領域２０に形成され、フ
ィールド酸化物領域２４から離される。ドレイン領域１
８が、シリコン層１４に形成される。ゲート領域２６
が、該シリコン１４層の表面上、該第１ソース領域１６
の一部、該ｐウエル領域２０及び該フィールド酸化物領
域２４の一部上に形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体素子の製造に関
し、特に、浅くドープされた面を有するＤＭＯＳ構造
と、その製造方法に関する。
し、特に、浅くドープされた面を有するＤＭＯＳ構造
と、その製造方法に関する。
【０００２】
【発明の背景】今後の集積電力ＩＣには、アナログ機能
とＶＬＳＩロジックとを備える高密度電力素子が要求さ
れる。従来構造のラテラル（横方向）ＤＭＯＳ（Latera
l DMOSLDMOS) 素子は、その簡易さからＶＬＳＩ工程に
組み込むことに非常に適している。しかしながら、ＬＤ
ＭＯＳ素子は、バーチカル（縦形）ＤＭＯＳ（vertical
DMOS VDMOS)素子に劣ると考えられており、余り関心が
払われていなかった。近年、良好な特性のオン抵抗（Ｒ
sp）を備えるＲＥＳＵＲＦ（REduced SURface Filed)Ｌ
ＤＭＯＳ素子が実証されている。しかし、この素子構造
は、より複雑で、用途が余り広くなく、ソースが接地さ
れる（grounded source)適用に限定されている。このた
め、幾つか或いは全ての問題点を克服するための改善が
現在望まれている。
とＶＬＳＩロジックとを備える高密度電力素子が要求さ
れる。従来構造のラテラル（横方向）ＤＭＯＳ（Latera
l DMOSLDMOS) 素子は、その簡易さからＶＬＳＩ工程に
組み込むことに非常に適している。しかしながら、ＬＤ
ＭＯＳ素子は、バーチカル（縦形）ＤＭＯＳ（vertical
DMOS VDMOS)素子に劣ると考えられており、余り関心が
払われていなかった。近年、良好な特性のオン抵抗（Ｒ
sp）を備えるＲＥＳＵＲＦ（REduced SURface Filed)Ｌ
ＤＭＯＳ素子が実証されている。しかし、この素子構造
は、より複雑で、用途が余り広くなく、ソースが接地さ
れる（grounded source)適用に限定されている。このた
め、幾つか或いは全ての問題点を克服するための改善が
現在望まれている。
【０００３】
【発明の概要】他の目的及び利点が以後明らかに、ま
た、概ね明瞭になるであろう。これは、浅くドープされ
た面を有するＤＭＯＳ構造と、その製造方法を提供する
本発明によりなし遂げられるであろう。
た、概ね明瞭になるであろう。これは、浅くドープされ
た面を有するＤＭＯＳ構造と、その製造方法を提供する
本発明によりなし遂げられるであろう。
【０００４】ラテラルＤＭＯＳトランジスタがここに開
示される。１つの実施例において、ｎドープシリコン層
が提供され、そこにフィールド酸化物領域が形成され
る。ｐドープＤ−ウエル（well) 領域が、該シリコン層
に形成され、これは該Ｄウエル領域から該フィールド酸
化物領域の第１の側面へ延びる延在領域であるｐドープ
の浅い（shallow)領域を含む。第１ｎドープソース／ド
レイン領域が、該Ｄウエル領域に形成され、該フィール
ド酸化物領域から離される。また、第２ｎドープソース
／ドレイン領域が、第１側面と反対のフィールド酸化物
領域の第２の側面上のシリコン層に形成される。ゲート
領域が、該シリコン層の表面上、該第１ソース／ドレイ
ン領域の一部、該ｐウエル領域及び該フィールド酸化物
領域の一部上に形成される。
示される。１つの実施例において、ｎドープシリコン層
が提供され、そこにフィールド酸化物領域が形成され
る。ｐドープＤ−ウエル（well) 領域が、該シリコン層
に形成され、これは該Ｄウエル領域から該フィールド酸
化物領域の第１の側面へ延びる延在領域であるｐドープ
の浅い（shallow)領域を含む。第１ｎドープソース／ド
レイン領域が、該Ｄウエル領域に形成され、該フィール
ド酸化物領域から離される。また、第２ｎドープソース
／ドレイン領域が、第１側面と反対のフィールド酸化物
領域の第２の側面上のシリコン層に形成される。ゲート
領域が、該シリコン層の表面上、該第１ソース／ドレイ
ン領域の一部、該ｐウエル領域及び該フィールド酸化物
領域の一部上に形成される。
【０００５】ＬＤＭＯＳ構造は、他の構造よりも単純で
広い用途を有する。ロウ−サイド、ハイ−サイド、Ｈ−
ブリッジ素子適用のために、同一チップ上に幾つかの素
子を集積することを可能にするため絶縁を行い得る。該
素子は、６０Ｖ作動のようなハイパワー適用での動作を
最適化することができる。これら６０Ｖの素子は、ＶＬ
ＳＩ集積パワー適用のための卓越した電力部品である。
広い用途を有する。ロウ−サイド、ハイ−サイド、Ｈ−
ブリッジ素子適用のために、同一チップ上に幾つかの素
子を集積することを可能にするため絶縁を行い得る。該
素子は、６０Ｖ作動のようなハイパワー適用での動作を
最適化することができる。これら６０Ｖの素子は、ＶＬ
ＳＩ集積パワー適用のための卓越した電力部品である。
【０００６】本発明の上記特徴は、添付の図と共に以下
の記述を考察することにより更に明瞭に理解されるであ
ろう。異なる図中の対応する図番及び記号は、特に指示
が無い限り対応する部品を参照している。
の記述を考察することにより更に明瞭に理解されるであ
ろう。異なる図中の対応する図番及び記号は、特に指示
が無い限り対応する部品を参照している。
【０００７】
【実施例】現時点での好適な実施例の製造及び使用につ
いて以下詳細に記述する。ここでは、本発明が適用可能
な発明性の有る着想を提供し、それが特定の状況で広い
変形を実施し得ることを理解すべきである。記述される
特定の実施例は、単に発明を行い、そして利用する特定
の方法を示すものであり、発明の範囲を限定するもので
はない。
いて以下詳細に記述する。ここでは、本発明が適用可能
な発明性の有る着想を提供し、それが特定の状況で広い
変形を実施し得ることを理解すべきである。記述される
特定の実施例は、単に発明を行い、そして利用する特定
の方法を示すものであり、発明の範囲を限定するもので
はない。
【０００８】以下は、本発明の製造方法と構造との記述
である。好適な実施例の構造を、改変された物の記述と
共に先ず記述する。次に該構造の形成のための好適な方
法を記述する。
である。好適な実施例の構造を、改変された物の記述と
共に先ず記述する。次に該構造の形成のための好適な方
法を記述する。
【０００９】電力容量と共に非常に大量のロジックとメ
モリとが要求される集積電力ＩＣ適用のために、ＶＬＳ
Ｉ工程と両立するＤＭＯＳ素子が要求されている。古典
的なＤＭＯＳ素子は、ポリゲートに自己−整合された
（self-aligned) Ｄウエルを有していた。しかしなが
ら、ＤＭＯＳ素子の製造を、ＶＬＳＩロジック工程に持
ち込むとき、高温のＤウエル拡散を、ロジック素子のＶ
T 調整注入に先立ち行わなければならない。従って、ポ
リゲートは、Ｄウエルに自己−整合されない。この特許
は、新規な、浅くドープされた、Ｄウエル端へ延在する
注入、フィールド絶縁物への自己整合を含むＬＤＭＯＳ
素子を作りだすパラメータ制御の改良方法について記述
している。
モリとが要求される集積電力ＩＣ適用のために、ＶＬＳ
Ｉ工程と両立するＤＭＯＳ素子が要求されている。古典
的なＤＭＯＳ素子は、ポリゲートに自己−整合された
（self-aligned) Ｄウエルを有していた。しかしなが
ら、ＤＭＯＳ素子の製造を、ＶＬＳＩロジック工程に持
ち込むとき、高温のＤウエル拡散を、ロジック素子のＶ
T 調整注入に先立ち行わなければならない。従って、ポ
リゲートは、Ｄウエルに自己−整合されない。この特許
は、新規な、浅くドープされた、Ｄウエル端へ延在する
注入、フィールド絶縁物への自己整合を含むＬＤＭＯＳ
素子を作りだすパラメータ制御の改良方法について記述
している。
【００１０】図１を参照する。ここに好適な実施例の構
造１０が示されている。該トランジスタ素子は、好適に
は単一の結晶シリコンから成る半導体基板１２上に構成
されている。しかしながら、結晶層１２は、他の半導体
物質を同様に用いることができる。半導体層１４は、基
板１２を覆うように示されている。該半導体層１４は、
基板１２上に形成されたエピタキシャル成長層１４、或
いは、基板１２内に形成されたウエル〔或いはチューブ
(tub) 〕領域１４（又は両方の結合）であり得る。この
代わりに、該層１４を省略し、該トランジスタ素子を該
基板１２に直接形成することができる。層１２と層１４
とは、典型的には反対の導電性タイプであるが、この必
要はない。例えば、該基板１２がｐドープ基板で、該層
１４がｎドープ層であることができる。
造１０が示されている。該トランジスタ素子は、好適に
は単一の結晶シリコンから成る半導体基板１２上に構成
されている。しかしながら、結晶層１２は、他の半導体
物質を同様に用いることができる。半導体層１４は、基
板１２を覆うように示されている。該半導体層１４は、
基板１２上に形成されたエピタキシャル成長層１４、或
いは、基板１２内に形成されたウエル〔或いはチューブ
(tub) 〕領域１４（又は両方の結合）であり得る。この
代わりに、該層１４を省略し、該トランジスタ素子を該
基板１２に直接形成することができる。層１２と層１４
とは、典型的には反対の導電性タイプであるが、この必
要はない。例えば、該基板１２がｐドープ基板で、該層
１４がｎドープ層であることができる。
【００１１】本発明の電界効果型トランジスタは、ソー
ス領域１６とドレイン領域１８とを有する。議論を簡単
にするために、ｎチャンネルトランジスタについてのみ
特に論述する。しかしながら、発明の着想はｎチャンネ
ル素子とｐチャンネル素子の両方へ適用できることを理
解すべきである。
ス領域１６とドレイン領域１８とを有する。議論を簡単
にするために、ｎチャンネルトランジスタについてのみ
特に論述する。しかしながら、発明の着想はｎチャンネ
ル素子とｐチャンネル素子の両方へ適用できることを理
解すべきである。
【００１２】該ｎドープソース領域１６は、ｐドープウ
エル領域２０に形成されている。該ウエル領域２０は、
たびたびＤウエルとして参照される。該ｐドープＤウエ
ル領域２０の隣は、やはりｐ型不純物がドープされた浅
い延在領域２２である。該浅い延在領域２２は、該Ｄウ
エル領域２０からフィールド絶縁領域２４の第１の端ま
で延在している。ドレイン領域１８は、フィールド絶縁
領域２４の他方の端と隣接している。好適な実施例にお
いて、該フィールド絶縁領域２４は、例えば熱成長させ
たシリコン二酸化物のようなフィールド酸化膜から成
る。
エル領域２０に形成されている。該ウエル領域２０は、
たびたびＤウエルとして参照される。該ｐドープＤウエ
ル領域２０の隣は、やはりｐ型不純物がドープされた浅
い延在領域２２である。該浅い延在領域２２は、該Ｄウ
エル領域２０からフィールド絶縁領域２４の第１の端ま
で延在している。ドレイン領域１８は、フィールド絶縁
領域２４の他方の端と隣接している。好適な実施例にお
いて、該フィールド絶縁領域２４は、例えば熱成長させ
たシリコン二酸化物のようなフィールド酸化膜から成
る。
【００１３】延在領域２２を含むことなく形成された素
子構造において、Ｄウエル２０の縁とフィールド絶縁領
域２４との間の距離が、素子パラメータ制御に大きな影
響を潜在的に与え得る重要な変数であることが観察され
ている。ここで記述されている浅くドープされた領域２
２は、Ｄウエル２０への延在を形成し、それをフィール
ド酸化膜２４の縁に整列させる。Ｄウエル表面延在領域
２２注入の分量及びエネルギの適正な調整により、高い
降伏電圧を局部電流密集（localized currentcrowding)
によりドリフト抵抗を増大させることなく維持するこ
とができる。この手法により、素子のパラメータ制御が
潜在的に大いに改善され得る。実験的に行われた素子製
造において、素子の動作が浅くドープされた領域２２含
むことによって低下しないことが観測された。
子構造において、Ｄウエル２０の縁とフィールド絶縁領
域２４との間の距離が、素子パラメータ制御に大きな影
響を潜在的に与え得る重要な変数であることが観察され
ている。ここで記述されている浅くドープされた領域２
２は、Ｄウエル２０への延在を形成し、それをフィール
ド酸化膜２４の縁に整列させる。Ｄウエル表面延在領域
２２注入の分量及びエネルギの適正な調整により、高い
降伏電圧を局部電流密集（localized currentcrowding)
によりドリフト抵抗を増大させることなく維持するこ
とができる。この手法により、素子のパラメータ制御が
潜在的に大いに改善され得る。実験的に行われた素子製
造において、素子の動作が浅くドープされた領域２２含
むことによって低下しないことが観測された。
【００１４】ゲート電極２６が層１４の表面上に形成さ
れている。図示されている実施例においては、該ゲート
２６はソース１６の一部の上からフィールド絶縁領域２
４の一部の上へ延びている。好適な実施例において、該
ゲート電極はドープされたシリコンから成る（通常、多
結晶であるが、アモルファス、またモノクリスタルであ
り得る）。金属或いはケイ化物を含む他の導電性物質を
用いることもできる。
れている。図示されている実施例においては、該ゲート
２６はソース１６の一部の上からフィールド絶縁領域２
４の一部の上へ延びている。好適な実施例において、該
ゲート電極はドープされたシリコンから成る（通常、多
結晶であるが、アモルファス、またモノクリスタルであ
り得る）。金属或いはケイ化物を含む他の導電性物質を
用いることもできる。
【００１５】該ゲート２６は、ゲート誘電体２８により
層１４の表面から分離されている。該ゲート誘電体２８
は、酸化物或いは窒化物のいずれか、また、両方の結合
（例えば、ＮＯ或いはＯＮＯ層の積み重ね）から成るこ
とができる。
層１４の表面から分離されている。該ゲート誘電体２８
は、酸化物或いは窒化物のいずれか、また、両方の結合
（例えば、ＮＯ或いはＯＮＯ層の積み重ね）から成るこ
とができる。
【００１６】側面絶縁領域２９は、ゲート電極２６の側
面上に形成することができる。該側面領域は典型的に
は、シリコン二酸化物のような酸化物、或いは、シリコ
ン窒化物のような窒化物のいずれかで構成することがで
きる。
面上に形成することができる。該側面領域は典型的に
は、シリコン二酸化物のような酸化物、或いは、シリコ
ン窒化物のような窒化物のいずれかで構成することがで
きる。
【００１７】更に深くドープされたボディ領域３０が図
１に示されている。このボディ領域３０を、Ｄウエル領
域２０への良好な接続を可能にするために含めることが
できる。この例示が図６に示されている。該ボディ領域
３０は、典型的にはＤウエル領域２０よりも更に深くド
ープされる。
１に示されている。このボディ領域３０を、Ｄウエル領
域２０への良好な接続を可能にするために含めることが
できる。この例示が図６に示されている。該ボディ領域
３０は、典型的にはＤウエル領域２０よりも更に深くド
ープされる。
【００１８】トランジスタ素子１０を製造するための好
適な方法を、図２〜図６を参照して記述する。先ず図２
を参照する。基板１２へ、その上に提供される半導体層
１４が提供されている。以前に記述したように、該基板
構成は、本発明にとって重要ではなく、これは、モノク
リスタル基板、半導体層に形成されたウエル領域、或い
は、エピタキシャルにディポジットされた層から成るこ
とができる。示されている実施例では、ｎドープ層１４
はｐドープ基板１２上に形成されている。１つの例で
は、基板１２が、７μm のドープｎ型ウエル領域が拡散
された約１０から２０Ω−cmのｐ型基板から成る。
適な方法を、図２〜図６を参照して記述する。先ず図２
を参照する。基板１２へ、その上に提供される半導体層
１４が提供されている。以前に記述したように、該基板
構成は、本発明にとって重要ではなく、これは、モノク
リスタル基板、半導体層に形成されたウエル領域、或い
は、エピタキシャルにディポジットされた層から成るこ
とができる。示されている実施例では、ｎドープ層１４
はｐドープ基板１２上に形成されている。１つの例で
は、基板１２が、７μm のドープｎ型ウエル領域が拡散
された約１０から２０Ω−cmのｐ型基板から成る。
【００１９】好適な実施例において、パッド絶縁層３３
が半導体層１４上に形成されている。該パッド絶縁層３
３は、ディポジット或いは熱成長のいずれかによる４０
０オングストロームの酸化物から成ることができる。マ
スク層３２が層１４の表面上に形成されている。該マス
ク層３２は、公知の写真平板技術を用いてパターン化さ
れている。
が半導体層１４上に形成されている。該パッド絶縁層３
３は、ディポジット或いは熱成長のいずれかによる４０
０オングストロームの酸化物から成ることができる。マ
スク層３２が層１４の表面上に形成されている。該マス
ク層３２は、公知の写真平板技術を用いてパターン化さ
れている。
【００２０】Ｄウエル構造２０とｎ領域１６とは層１４
の領域内に形成され、これらはマスク層３２の開口部に
よって晒される。好適な実施例において、該ｎ領域１６
は、砒素拡散によって形成され、ｐ領域２０は硼素拡散
によって形成される。好適な実施例において、これらの
拡散は同時になされる。当該技術で知られているよう
に、砒素は硼素のように素早く拡散しない。砒素不純物
及び硼素不純物は、該拡散ステップに先立って、パッド
酸化物３３を通って層１４へ注入できる。
の領域内に形成され、これらはマスク層３２の開口部に
よって晒される。好適な実施例において、該ｎ領域１６
は、砒素拡散によって形成され、ｐ領域２０は硼素拡散
によって形成される。好適な実施例において、これらの
拡散は同時になされる。当該技術で知られているよう
に、砒素は硼素のように素早く拡散しない。砒素不純物
及び硼素不純物は、該拡散ステップに先立って、パッド
酸化物３３を通って層１４へ注入できる。
【００２１】ｎ及びｐ構造が形成された後、マスク物質
３２が取り除かれる。第２のマスク（図示されていな
い）が、形成されパターン化される。フィールド絶縁領
域２４がこの第２マスク（図示されていない）より規定
された領域に形成される。該フィールド絶縁領域２４が
図３に示されている。好適な実施例において、該フィー
ルド絶縁領域２４は、酸化物を熱成長させることにより
形成され、フィールド酸化膜２４を形成する。フィール
ド絶縁領域２４を非常に厚くすることができる。
３２が取り除かれる。第２のマスク（図示されていな
い）が、形成されパターン化される。フィールド絶縁領
域２４がこの第２マスク（図示されていない）より規定
された領域に形成される。該フィールド絶縁領域２４が
図３に示されている。好適な実施例において、該フィー
ルド絶縁領域２４は、酸化物を熱成長させることにより
形成され、フィールド酸化膜２４を形成する。フィール
ド絶縁領域２４を非常に厚くすることができる。
【００２２】第２のマスク（図示せず）が取り除かれた
後、ダミー絶縁層３４が形成される。該ダミー絶縁層３
４は、酸化物を熱成長させることにより、或いはこの代
わりに、酸化物又は窒化物のディポジットにより好適に
形成することができる。
後、ダミー絶縁層３４が形成される。該ダミー絶縁層３
４は、酸化物を熱成長させることにより、或いはこの代
わりに、酸化物又は窒化物のディポジットにより好適に
形成することができる。
【００２３】ブランケット（blanket)注入が、次に浅い
延在領域２２を形成するために実行される。硼素は好適
な不純物であるが、代わりにアルミニウムやガリュウム
のような他の添加物を用いることもできる。マスクを用
いないので、少量の硼素量が、全ての半導体領域にわた
って注入されることに注意されたい。この付加的な少量
の不純物は、全体的な素子動作に影響しない。好適な実
施例において、該硼素は、約３０KeＶのエネルギレベル
で、そして、約３×１０11／ｃｍ2 の放射量で注入され
る。
延在領域２２を形成するために実行される。硼素は好適
な不純物であるが、代わりにアルミニウムやガリュウム
のような他の添加物を用いることもできる。マスクを用
いないので、少量の硼素量が、全ての半導体領域にわた
って注入されることに注意されたい。この付加的な少量
の不純物は、全体的な素子動作に影響しない。好適な実
施例において、該硼素は、約３０KeＶのエネルギレベル
で、そして、約３×１０11／ｃｍ2 の放射量で注入され
る。
【００２４】ブランケット注入ステップの利用が、例え
ばＣＭＯＳ工程フローなどの幾つかの工程フローに利点
を与え、そこでは他の素子が同時に形成され、既にこの
注入を用いている。状態がこのタイプのものは、付加的
なマスキングのステップを必要としないため、重大な利
点を提供するブランケット注入を用いることができる。
言い換えるなら、例えこの構造が能力的な利点をなんら
供給しないとしても、互換能力を提供する。利点はより
簡易な工程フローにより達成される。
ばＣＭＯＳ工程フローなどの幾つかの工程フローに利点
を与え、そこでは他の素子が同時に形成され、既にこの
注入を用いている。状態がこのタイプのものは、付加的
なマスキングのステップを必要としないため、重大な利
点を提供するブランケット注入を用いることができる。
言い換えるなら、例えこの構造が能力的な利点をなんら
供給しないとしても、互換能力を提供する。利点はより
簡易な工程フローにより達成される。
【００２５】図４を参照する。ダミー絶縁層３４が取り
除かれ、ゲート誘電体２８が形成される。好適な実施例
において、ゲート誘電体２８は、シリコン二酸化物のよ
うな熱成長酸化物である。該ゲート誘電体は、１００オ
ングストロームから１０００オングストロームの間の厚
さで、好適には約５００オングストロームの厚さであ
る。他の実施例において、ゲート誘電体がディポジット
され、例えば、酸化物或いは窒化物、また、これらの両
方から成ることができる。
除かれ、ゲート誘電体２８が形成される。好適な実施例
において、ゲート誘電体２８は、シリコン二酸化物のよ
うな熱成長酸化物である。該ゲート誘電体は、１００オ
ングストロームから１０００オングストロームの間の厚
さで、好適には約５００オングストロームの厚さであ
る。他の実施例において、ゲート誘電体がディポジット
され、例えば、酸化物或いは窒化物、また、これらの両
方から成ることができる。
【００２６】ゲート電極２６物質のブランケット層が形
成される。好適な実施例において、ポリシリコンの層が
ディポジットされ、これは１５００から１００００オン
グストロームまでの厚さであることができる。該ゲート
電極は、好適にはリンのような添加物が拡散されたｎ型
ドープであることができる。例えば、ガス状のＰＯＣl
3 ソースを用いることができる。この代わりに、ゲート
電極は、ディポジットステップ中にインプラントされ、
或いは、ドープされることができる。
成される。好適な実施例において、ポリシリコンの層が
ディポジットされ、これは１５００から１００００オン
グストロームまでの厚さであることができる。該ゲート
電極は、好適にはリンのような添加物が拡散されたｎ型
ドープであることができる。例えば、ガス状のＰＯＣl
3 ソースを用いることができる。この代わりに、ゲート
電極は、ディポジットステップ中にインプラントされ、
或いは、ドープされることができる。
【００２７】該ゲート層は、ゲート電極２６を形成する
ためにパターン化されエッチされる。好適には、該ゲー
ト電極２６の縁は、領域１６と２０の接点を越えてい
る。従って、ゲート電極２６は、ｎ領域１６の一部とＤ
ウエル２０の一部と延在領域２２とフィールド絶縁領域
２４上へ延在している。
ためにパターン化されエッチされる。好適には、該ゲー
ト電極２６の縁は、領域１６と２０の接点を越えてい
る。従って、ゲート電極２６は、ｎ領域１６の一部とＤ
ウエル２０の一部と延在領域２２とフィールド絶縁領域
２４上へ延在している。
【００２８】他のマスク（図示されていない）が、ドレ
イン１８とソース１６のより深くドープされた部分を形
成するためにパターン化される。これによる構造が図５
に示されている。図示されているように、ソース領域１
６は、ゲート２６の下にある浅くドープされたソース領
域と同様に更に深くドープされた部分から成る。
イン１８とソース１６のより深くドープされた部分を形
成するためにパターン化される。これによる構造が図５
に示されている。図示されているように、ソース領域１
６は、ゲート２６の下にある浅くドープされたソース領
域と同様に更に深くドープされた部分から成る。
【００２９】図６を参照し、更に深くドープされたボデ
ィ領域３０が、Ｄウエル２０ａとＤウエル２０ｂとの間
に形成されている。該ボディ領域３０は、隣接するＤウ
エルへのコンタクトの役割を果たし、良好なボディコン
タクトを形成する。製造フローの最終ステップは図示さ
れていない。当該技術において知られているように、コ
ンタクト、相互コンタクト、絶縁層、及び保護用オーバ
コートが、この素子を回路中の他の素子へ接続するため
に形成される。
ィ領域３０が、Ｄウエル２０ａとＤウエル２０ｂとの間
に形成されている。該ボディ領域３０は、隣接するＤウ
エルへのコンタクトの役割を果たし、良好なボディコン
タクトを形成する。製造フローの最終ステップは図示さ
れていない。当該技術において知られているように、コ
ンタクト、相互コンタクト、絶縁層、及び保護用オーバ
コートが、この素子を回路中の他の素子へ接続するため
に形成される。
【００３０】説明的な実施例を参照してこの発明につい
て記述したが、この記述は、限定となることを意図した
ものではない。本発明の他の実施例と同様に、説明的な
実施例の結合、或いは種々の改変が、この記述を参照す
ることによって当業者に明らかになるであろう。従っ
て、添付の特許請求の範囲は、このような改変或いは実
施例を包含することを意図している。
て記述したが、この記述は、限定となることを意図した
ものではない。本発明の他の実施例と同様に、説明的な
実施例の結合、或いは種々の改変が、この記述を参照す
ることによって当業者に明らかになるであろう。従っ
て、添付の特許請求の範囲は、このような改変或いは実
施例を包含することを意図している。
【００３１】上記説明に関連して以下の項を開示する。 （１）第１の導電性タイプの半導体層と；前記半導体層
に形成されたフィールド絶縁領域と；前記第１導電性タ
イプの反対の第２の導電性タイプのウエル領域であっ
て、前記フィールド絶縁領域の第１の端から離れ、前記
半導体層内に形成されたウエル領域と；前記ウエル領域
から前記フィールド絶縁領域の第１の端へ延びている前
記第２の導電性タイプの浅い延在領域と；前記フィール
ド絶縁領域から離れ、前記ウエル領域に形成された前記
第１の導電性タイプの第１ソース／ドレイン領域と；前
記フィールド絶縁領域の第２の端と隣接する前記半導体
層に形成された前記第１の導電性タイプの第２ソース／
ドレイン領域と；少なくともチャンネル領域を絶縁状に
覆うゲート電極であって、前記チャンネル領域が、前記
第１ソース／ドレイン領域と前記フィールド絶縁領域と
の間の前記半導体層に形成されているゲート電極とを有
することを特徴とするトランジスタ素子。
に形成されたフィールド絶縁領域と；前記第１導電性タ
イプの反対の第２の導電性タイプのウエル領域であっ
て、前記フィールド絶縁領域の第１の端から離れ、前記
半導体層内に形成されたウエル領域と；前記ウエル領域
から前記フィールド絶縁領域の第１の端へ延びている前
記第２の導電性タイプの浅い延在領域と；前記フィール
ド絶縁領域から離れ、前記ウエル領域に形成された前記
第１の導電性タイプの第１ソース／ドレイン領域と；前
記フィールド絶縁領域の第２の端と隣接する前記半導体
層に形成された前記第１の導電性タイプの第２ソース／
ドレイン領域と；少なくともチャンネル領域を絶縁状に
覆うゲート電極であって、前記チャンネル領域が、前記
第１ソース／ドレイン領域と前記フィールド絶縁領域と
の間の前記半導体層に形成されているゲート電極とを有
することを特徴とするトランジスタ素子。
【００３２】（２）前記半導体層がシリコンとフィール
ド酸化膜から成るフィールド絶縁領域とから成る第１項
記載の素子。 （３）前記第１の導電性タイプがｎタイプである第１項
記載の素子。 （４）前記半導体層が、前記第２の導電性タイプの基板
上に形成されたエピタキシャル層から成る第１項記載の
素子。 （５）前記第１ソース／ドレイン領域に隣接する前記半
導体層に形成されたボディ領域を更に有する第１項記載
の素子。 （６）前記ゲート電極が前記第１ソース／ドレイン領域
の一部の上から前記フィールド絶縁領域の一部の上へ延
在している第１項記載の素子。 （７）前記ゲート電極がポリシリコンからなる第１項記
載の素子。
ド酸化膜から成るフィールド絶縁領域とから成る第１項
記載の素子。 （３）前記第１の導電性タイプがｎタイプである第１項
記載の素子。 （４）前記半導体層が、前記第２の導電性タイプの基板
上に形成されたエピタキシャル層から成る第１項記載の
素子。 （５）前記第１ソース／ドレイン領域に隣接する前記半
導体層に形成されたボディ領域を更に有する第１項記載
の素子。 （６）前記ゲート電極が前記第１ソース／ドレイン領域
の一部の上から前記フィールド絶縁領域の一部の上へ延
在している第１項記載の素子。 （７）前記ゲート電極がポリシリコンからなる第１項記
載の素子。
【００３３】（８）側方ＤＭＯＳトランジスタを形成す
る方法であって、第１導電性タイプのシリコン層を提供
するステップと、前記シリコン層にフィールド酸化物領
域を形成するステップと、前記シリコン層に、前記第１
の導電性タイプと反対の第２の導電性タイプのＤウエル
領域を形成するステップと、前記Ｄウエル領域から前記
フィールド酸化物領域の第１側面へ延びる浅い延在領域
を形成するステップと、前記フィールド酸化物領域から
離れた、前記Ｄウエル領域に第１ソース／ドレイン領域
を形成するステップと、前記第１側面と反対の前記フィ
ールド酸化物領域の第２側面と隣接する前記シリコン層
に第２ソース／ドレイン領域を形成するステップと、ゲ
ート誘電体によりそこから絶縁され、前記シリコン層の
表面を覆うゲート電極であって、前記ゲート領域が前記
フィールド酸化物領域の一部と前記Ｄウエル領域と前記
第１ソース／ドレイン領域の一部上に形成されたゲート
電極を形成するステップとから成る方法。
る方法であって、第１導電性タイプのシリコン層を提供
するステップと、前記シリコン層にフィールド酸化物領
域を形成するステップと、前記シリコン層に、前記第１
の導電性タイプと反対の第２の導電性タイプのＤウエル
領域を形成するステップと、前記Ｄウエル領域から前記
フィールド酸化物領域の第１側面へ延びる浅い延在領域
を形成するステップと、前記フィールド酸化物領域から
離れた、前記Ｄウエル領域に第１ソース／ドレイン領域
を形成するステップと、前記第１側面と反対の前記フィ
ールド酸化物領域の第２側面と隣接する前記シリコン層
に第２ソース／ドレイン領域を形成するステップと、ゲ
ート誘電体によりそこから絶縁され、前記シリコン層の
表面を覆うゲート電極であって、前記ゲート領域が前記
フィールド酸化物領域の一部と前記Ｄウエル領域と前記
第１ソース／ドレイン領域の一部上に形成されたゲート
電極を形成するステップとから成る方法。
【００３４】（９）フィールド絶縁領域を形成する前記
ステップが、フィールド酸化膜を熱成長することから成
る第８項の方法。 （１０）Ｄウエルを形成する該ステップが、硼素を拡散
するステップである第８項の方法。 （１１）前記浅い延在領域が硼素を拡散することにより
形成される第８項の方法。 （１２）ゲート電極を形成する前記ステップが、ポリシ
リコン層をディポジットするステップと前記ポリシリコ
ン層をドープするステップと前記ポリシリコン層をパタ
ーン化しエッチするステップとから成る第８項の方法。
ステップが、フィールド酸化膜を熱成長することから成
る第８項の方法。 （１０）Ｄウエルを形成する該ステップが、硼素を拡散
するステップである第８項の方法。 （１１）前記浅い延在領域が硼素を拡散することにより
形成される第８項の方法。 （１２）ゲート電極を形成する前記ステップが、ポリシ
リコン層をディポジットするステップと前記ポリシリコ
ン層をドープするステップと前記ポリシリコン層をパタ
ーン化しエッチするステップとから成る第８項の方法。
【００３５】（１３）トランジスタ素子を形成する方法
であって、第１導電性タイプのシリコン層を提供するス
テップと、第１と第２の不純物を同時に拡散することに
よりＤウエル構造を形成するステップと、ここで、前記
第２不純物の拡散が前記第１不純物よりも早いレート
で、前記第１不純物が前記第１の導電性タイプで前記第
２不純物が第２導電性タイプである、前記Ｄウエルから
離れ、前記半導体層の表面にフィールド絶縁領域を形成
するステップと、前記第２の不純物の浅いブランケット
注入を行うステップと、前記半導体層上にゲート誘電層
を形成するステップと、前記ゲート誘電層上にゲート導
電層を形成するステップと、前記Ｄウエルから前記フィ
ールド絶縁領域へ延びているゲート電極を形成するた
め、前記ゲート導電層をパターン化しエッチするステッ
プと、前記フィールド絶縁領域の対向する両端に隣接す
る第１及び第２ソース／ドレイン領域を形成するステッ
プと、ここでは、チャンネル領域が前記第１ソース／ド
レイン領域と前記フィールド絶縁領域との間に作りださ
れ、から成る方法。
であって、第１導電性タイプのシリコン層を提供するス
テップと、第１と第２の不純物を同時に拡散することに
よりＤウエル構造を形成するステップと、ここで、前記
第２不純物の拡散が前記第１不純物よりも早いレート
で、前記第１不純物が前記第１の導電性タイプで前記第
２不純物が第２導電性タイプである、前記Ｄウエルから
離れ、前記半導体層の表面にフィールド絶縁領域を形成
するステップと、前記第２の不純物の浅いブランケット
注入を行うステップと、前記半導体層上にゲート誘電層
を形成するステップと、前記ゲート誘電層上にゲート導
電層を形成するステップと、前記Ｄウエルから前記フィ
ールド絶縁領域へ延びているゲート電極を形成するた
め、前記ゲート導電層をパターン化しエッチするステッ
プと、前記フィールド絶縁領域の対向する両端に隣接す
る第１及び第２ソース／ドレイン領域を形成するステッ
プと、ここでは、チャンネル領域が前記第１ソース／ド
レイン領域と前記フィールド絶縁領域との間に作りださ
れ、から成る方法。
【００３６】（１４）前記第１不純物が砒素で、前記第
２不純物が硼素からなる第１３項の方法。 （１５）フィールド絶縁領域を形成する前記ステップ
が、フィールド酸化膜を熱成長させるステップからなる
第１３項の方法。
２不純物が硼素からなる第１３項の方法。 （１５）フィールド絶縁領域を形成する前記ステップ
が、フィールド酸化膜を熱成長させるステップからなる
第１３項の方法。
【００３７】（１６）側方ＤＭＯＳトランジスタ１０が
ここに開示される。１つの実施例において、ｎドープシ
リコン層１４が提供され、そこにフィールド酸化物領域
２４が形成される。ｐドープＤウエル領域２０が、該シ
リコン層１４に形成され、これは該Ｄウエル領域２０か
ら該フィールド酸化物領域２４の第１の側面へ延在する
延在領域２２であるｐドープシェロウを含む。第１ｎド
ープソース／ドレイン領域１６が、該Ｄウエル領域２０
に形成され、該フィールド酸化物領域２４から離され
る。また、第２ｎドープソース／ドレイン領域１８が、
フィールド酸化物領域２４の第２側面上のシリコン層１
４に形成される。ゲート領域２６が、該シリコン層１４
の表面上、該第１ソース／ドレイン領域１６の一部、該
Ｄウエル領域２０及び該フィールド酸化物領域２４の一
部上に形成される。
ここに開示される。１つの実施例において、ｎドープシ
リコン層１４が提供され、そこにフィールド酸化物領域
２４が形成される。ｐドープＤウエル領域２０が、該シ
リコン層１４に形成され、これは該Ｄウエル領域２０か
ら該フィールド酸化物領域２４の第１の側面へ延在する
延在領域２２であるｐドープシェロウを含む。第１ｎド
ープソース／ドレイン領域１６が、該Ｄウエル領域２０
に形成され、該フィールド酸化物領域２４から離され
る。また、第２ｎドープソース／ドレイン領域１８が、
フィールド酸化物領域２４の第２側面上のシリコン層１
４に形成される。ゲート領域２６が、該シリコン層１４
の表面上、該第１ソース／ドレイン領域１６の一部、該
Ｄウエル領域２０及び該フィールド酸化物領域２４の一
部上に形成される。
【図１】好適な実施例のＬＤＭＯＳトランジスタ素子の
断面図である。
断面図である。
【図２】製造工程の種々のステップを示す断面図であ
る。
る。
【図３】製造工程の種々のステップを示す断面図であ
る。
る。
【図４】製造工程の種々のステップを示す断面図であ
る。
る。
【図５】製造工程の種々のステップを示す断面図であ
る。
る。
【図６】製造工程の種々のステップを示す断面図であ
る。
る。
１２ 半導体基板 １４ 半導体層 １６ ソース領域 １８ ドレイン領域 ２０ ｐドープウエル領域 ２２ 浅い延在領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スチーブン エイ．ケラー アメリカ合衆国テキサス州シュガーラン ド，ランガー ラン 4415
Claims (2)
- 【請求項１】 第１の導電性タイプの半導体層と；前記
半導体層に形成されたフィールド絶縁領域と；前記第１
導電性タイプの反対の第２の導電性タイプのウエル領域
であって、前記フィールド絶縁領域の第１の端から離
れ、前記半導体層内に形成されたウエル領域と；前記ウ
エル領域から前記フィールド絶縁領域の第１の端へ延び
ている前記第２の導電性タイプの浅い延在領域と；前記
フィールド絶縁領域から離れ、前記ウエル領域に形成さ
れた前記第１の導電性タイプの第１ソース／ドレイン領
域と；前記フィールド絶縁領域の第２の端と隣接する前
記半導体層に形成された前記第１の導電性タイプの第２
ソース／ドレイン領域と；少なくともチャンネル領域を
絶縁状に覆うゲート電極であって、前記チャンネル領域
が、前記第１ソース／ドレイン領域と前記フィールド絶
縁領域との間の前記半導体層に形成されているゲート電
極とを有することを特徴とするトランジスタ素子。 - 【請求項２】 ラテラルＤＭＯＳトランジスタの製造方
法であって、 第１導電性タイプのシリコン層を提供するステップと、 前記シリコン層にフィールド絶縁領域を形成するステッ
プと、 前記シリコン層に、前記第１の導電性タイプと反対の第
２の導電性タイプのＤウエル領域を形成するステップ
と、 前記Ｄウエル領域から前記フィールド酸化物領域の第１
側面へ延びる浅い延在領域を形成するステップと、 前記フィールド酸化物領域から離れた、前記Ｄウエル領
域に第１ソース／ドレイン領域を形成するステップと、 前記第１側面と反対の前記フィールド酸化物領域の第２
側面と隣接する前記シリコン層に第２ソース／ドレイン
領域を形成するステップと、 ゲート誘電体によりそこから絶縁され、前記シリコン層
の表面を覆うゲート電極であって、前記ゲート領域が前
記フィールド酸化物領域の一部と前記Ｄウエル領域と前
記第１ソース／ドレイン領域の一部上に形成されたゲー
ト電極を形成するステップとから成る方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US031731 | 1993-03-15 | ||
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|---|---|---|---|---|
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| US5817551A (en) * | 1995-08-25 | 1998-10-06 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
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| US6025231A (en) * | 1997-02-18 | 2000-02-15 | Texas Instruments Incorporated | Self aligned DMOS transistor and method of fabrication |
| US6252278B1 (en) * | 1998-05-18 | 2001-06-26 | Monolithic Power Systems, Inc. | Self-aligned lateral DMOS with spacer drift region |
| JP2000022142A (ja) * | 1998-06-29 | 2000-01-21 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
| US6897525B1 (en) * | 1998-11-26 | 2005-05-24 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6441431B1 (en) * | 1998-12-04 | 2002-08-27 | Texas Instruments Incorporated | Lateral double diffused metal oxide semiconductor device |
| JP3443355B2 (ja) * | 1999-03-12 | 2003-09-02 | 三洋電機株式会社 | 半導体装置の製造方法 |
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| JP3431909B2 (ja) * | 2001-08-21 | 2003-07-28 | 沖電気工業株式会社 | Ｌｄｍｏｓトランジスタの製造方法 |
| KR100629605B1 (ko) * | 2004-12-31 | 2006-09-27 | 동부일렉트로닉스 주식회사 | 엘디모스 채널 형성 방법 |
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Family Cites Families (10)
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|---|---|---|---|---|
| US5059547A (en) * | 1986-12-20 | 1991-10-22 | Kabushiki Kaisha Toshiba | Method of manufacturing double diffused mosfet with potential biases |
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| JP2604777B2 (ja) * | 1988-01-18 | 1997-04-30 | 松下電工株式会社 | 二重拡散型電界効果半導体装置の製法 |
| US5237193A (en) * | 1988-06-24 | 1993-08-17 | Siliconix Incorporated | Lightly doped drain MOSFET with reduced on-resistance |
| EP0371785B1 (en) * | 1988-11-29 | 1996-05-01 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated MOSFET |
| US5225700A (en) * | 1991-06-28 | 1993-07-06 | Texas Instruments Incorporated | Circuit and method for forming a non-volatile memory cell |
| US5248627A (en) * | 1992-03-20 | 1993-09-28 | Siliconix Incorporated | Threshold adjustment in fabricating vertical dmos devices |
| US5242841A (en) * | 1992-03-25 | 1993-09-07 | Texas Instruments Incorporated | Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate |
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-
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014033991A1 (ja) * | 2012-08-30 | 2014-03-06 | パナソニック株式会社 | 半導体装置 |
| JPWO2014033991A1 (ja) * | 2012-08-30 | 2016-08-08 | パナソニックＩｐマネジメント株式会社 | 半導体装置 |
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