JP3443355B2 - 半導体装置の製造方法 - Google Patents
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高電圧素子としてのＬＤ（Lateral Double
Diffused）ＭＯＳトランジスタ技術に関する。
製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等
に利用される高電圧素子としてのＬＤ（Lateral Double
Diffused）ＭＯＳトランジスタ技術に関する。
【０００２】
【従来の技術】ここで、ＬＤＭＯＳトランジスタ構造と
は、半導体基板表面側に形成した拡散領域に対して、導
電型の異なる不純物を拡散させて、新たな拡散領域を形
成し、これらの拡散領域の横方向拡散の差を実効チャネ
ル長として利用するものであり、短いチャネルが形成さ
れることで、低オン抵抗化に適した素子となる。
は、半導体基板表面側に形成した拡散領域に対して、導
電型の異なる不純物を拡散させて、新たな拡散領域を形
成し、これらの拡散領域の横方向拡散の差を実効チャネ
ル長として利用するものであり、短いチャネルが形成さ
れることで、低オン抵抗化に適した素子となる。
【０００３】図１１は、従来のＬＤＭＯＳトランジスタ
を説明するための断面図であり、一例としてＮチャネル
型のＬＤＭＯＳトランジスタ構造について図示してあ
る。尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造に
ついての説明は省略するが、導電型が異なるだけで、同
様な構造となっているのは周知の通りである。
を説明するための断面図であり、一例としてＮチャネル
型のＬＤＭＯＳトランジスタ構造について図示してあ
る。尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造に
ついての説明は省略するが、導電型が異なるだけで、同
様な構造となっているのは周知の通りである。
【０００４】図１１（ａ）において、１は一導電型、例
えばＰ型の半導体基板で、２はＮ型ウエル領域で、この
Ｎ型ウエル領域２内にＰ型ボディー領域３が形成される
と共に、このＰ型ボディー領域３内にはＮ型拡散領域４
が形成され、また前記Ｎ型ウエル領域２内にＮ型拡散領
域５が形成されている。基板表面にはゲート絶縁膜６を
介してゲート電極７が形成されており、このゲート電極
７直下のＰ型ボディー領域３の表面領域にはチャネル領
域８が形成されている。
えばＰ型の半導体基板で、２はＮ型ウエル領域で、この
Ｎ型ウエル領域２内にＰ型ボディー領域３が形成される
と共に、このＰ型ボディー領域３内にはＮ型拡散領域４
が形成され、また前記Ｎ型ウエル領域２内にＮ型拡散領
域５が形成されている。基板表面にはゲート絶縁膜６を
介してゲート電極７が形成されており、このゲート電極
７直下のＰ型ボディー領域３の表面領域にはチャネル領
域８が形成されている。
【０００５】そして、前記Ｎ型拡散領域４をソース領
域、Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸
化膜９下のＮ型ウエル領域２をドリフト領域としてい
る。また、１０，１１はそれぞれソース電極、ドレイン
電極であり、１２はＰ型ボディー領域３の電位を取るた
めのＰ型拡散領域で、１３は層間絶縁膜である。
域、Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸
化膜９下のＮ型ウエル領域２をドリフト領域としてい
る。また、１０，１１はそれぞれソース電極、ドレイン
電極であり、１２はＰ型ボディー領域３の電位を取るた
めのＰ型拡散領域で、１３は層間絶縁膜である。
【０００６】上記ＬＤＭＯＳトランジスタにおいては、
Ｎ型ウエル領域２を拡散形成することで、Ｎ型ウエル領
域２表面での濃度が高くなり、Ｎ型ウエル領域２表面で
の電流が流れやすくなると共に、高耐圧化を図ることが
できる。そして、このような構成のＬＤＭＯＳトランジ
スタは、表面緩和型（ＲＥＳＵＲＦ）ＬＤＭＯＳと呼ば
れ、前記Ｎ型ウエル領域２のドリフト領域のドーパンド
濃度は、ＲＥＳＵＲＦ条件を満たすように設定されてい
る。尚、このような技術は、特開平９−１３９４３８号
公報等に開示されている。
Ｎ型ウエル領域２を拡散形成することで、Ｎ型ウエル領
域２表面での濃度が高くなり、Ｎ型ウエル領域２表面で
の電流が流れやすくなると共に、高耐圧化を図ることが
できる。そして、このような構成のＬＤＭＯＳトランジ
スタは、表面緩和型（ＲＥＳＵＲＦ）ＬＤＭＯＳと呼ば
れ、前記Ｎ型ウエル領域２のドリフト領域のドーパンド
濃度は、ＲＥＳＵＲＦ条件を満たすように設定されてい
る。尚、このような技術は、特開平９−１３９４３８号
公報等に開示されている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たように前記Ｎ型ウエル領域２表面での濃度が高くなっ
ているため、Ｐ型ボディー領域３が十分に拡散しきれず
に、図１１（ｂ）に示すように前記Ｐ型ボディー領域３
の端部がソース領域（Ｎ型拡散領域４）側に近づき、適
正なチャネル領域８が形成できないという危険性があっ
た（矢印Ａ参照）。
たように前記Ｎ型ウエル領域２表面での濃度が高くなっ
ているため、Ｐ型ボディー領域３が十分に拡散しきれず
に、図１１（ｂ）に示すように前記Ｐ型ボディー領域３
の端部がソース領域（Ｎ型拡散領域４）側に近づき、適
正なチャネル領域８が形成できないという危険性があっ
た（矢印Ａ参照）。
【０００８】従って、本発明では高耐圧化並びにオン抵
抗の低減化の要望に応え得る半導体装置とその製造方法
を提供することを目的とする。
抗の低減化の要望に応え得る半導体装置とその製造方法
を提供することを目的とする。
【０００９】
【課題を解決するための手段】そこで、上記課題を解決
するために本発明は、図１に示すように、その側壁部が
上部に向かうに従って幅狭となるようにパターニングさ
れた、その側壁部がテーパー形状のゲート電極７Ａをマ
スクに第１導電型不純物（例えば、ボロンイオン）をイ
オン注入して第１導電型ボディー領域（例えば、Ｐ型ボ
ディー領域３）を形成し、更に前記ゲート電極７Ａをマ
スクに第２導電型不純物（例えば、リンイオン）をイオ
ン注入して第２導電型のソース領域（例えば、Ｎ型の拡
散領域４）を形成するものであり、前述したイオン注入
時に前記ゲート電極７Ａのテーパー形状を利用すること
で、Ｐ型ボディー領域３とソース領域４とチャネル領域
８との位置関係が適正化されることを特徴とする。
するために本発明は、図１に示すように、その側壁部が
上部に向かうに従って幅狭となるようにパターニングさ
れた、その側壁部がテーパー形状のゲート電極７Ａをマ
スクに第１導電型不純物（例えば、ボロンイオン）をイ
オン注入して第１導電型ボディー領域（例えば、Ｐ型ボ
ディー領域３）を形成し、更に前記ゲート電極７Ａをマ
スクに第２導電型不純物（例えば、リンイオン）をイオ
ン注入して第２導電型のソース領域（例えば、Ｎ型の拡
散領域４）を形成するものであり、前述したイオン注入
時に前記ゲート電極７Ａのテーパー形状を利用すること
で、Ｐ型ボディー領域３とソース領域４とチャネル領域
８との位置関係が適正化されることを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の半導体装置とその
製造方法に係る一実施形態について図面を参照しながら
説明する。
製造方法に係る一実施形態について図面を参照しながら
説明する。
【００１１】図１は本発明のＬＤＭＯＳトランジスタを
説明するための断面図であり、一例としてＮチャネル型
のＬＤＭＯＳトランジスタ構造について図示してある。
尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造につい
ての説明は省略するが、導電型が異なるだけで、同様な
構造となっているのは周知の通りである。尚、従来構成
と同等な構成については同符号を付して説明を簡略化す
る。
説明するための断面図であり、一例としてＮチャネル型
のＬＤＭＯＳトランジスタ構造について図示してある。
尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造につい
ての説明は省略するが、導電型が異なるだけで、同様な
構造となっているのは周知の通りである。尚、従来構成
と同等な構成については同符号を付して説明を簡略化す
る。
【００１２】図１おいて、１は一導電型、例えばＰ型の
半導体基板で、２１はＰ型ウエル領域で、このＰ型ウエ
ル領域２１内にＮ−層２２が形成されると共に、Ｐ型ボ
ディー領域３が形成されている。また、前記Ｐ型ボディ
ー領域３内にはＮ型拡散領域４が形成され、前記Ｎ−層
２２内にＮ型拡散領域５が形成されている。基板表面に
はゲート絶縁膜６を介してゲート電極７Ａが形成されて
おり、このゲート電極７Ａ直下のＰ型ボディー領域３の
表面領域にはチャネル領域８が形成されている。
半導体基板で、２１はＰ型ウエル領域で、このＰ型ウエ
ル領域２１内にＮ−層２２が形成されると共に、Ｐ型ボ
ディー領域３が形成されている。また、前記Ｐ型ボディ
ー領域３内にはＮ型拡散領域４が形成され、前記Ｎ−層
２２内にＮ型拡散領域５が形成されている。基板表面に
はゲート絶縁膜６を介してゲート電極７Ａが形成されて
おり、このゲート電極７Ａ直下のＰ型ボディー領域３の
表面領域にはチャネル領域８が形成されている。
【００１３】そして、前記Ｎ型拡散領域４をソース領
域、Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸
化膜９下のＮ−層２２をドリフト領域としている。以
下、図示した説明は省略するが、従来構成と同様に前記
Ｎ型拡散領域４，５にコンタクトするようにソース電極
１０，ドレイン電極１１が形成され、Ｎ型拡散領域４に
隣接して前記Ｐ型ボディー領域３の電位を取るためのＰ
型拡散領域１２が形成され、層間絶縁膜１３で被覆され
ている。
域、Ｎ型拡散領域５をドレイン領域とし、ＬＯＣＯＳ酸
化膜９下のＮ−層２２をドリフト領域としている。以
下、図示した説明は省略するが、従来構成と同様に前記
Ｎ型拡散領域４，５にコンタクトするようにソース電極
１０，ドレイン電極１１が形成され、Ｎ型拡散領域４に
隣接して前記Ｐ型ボディー領域３の電位を取るためのＰ
型拡散領域１２が形成され、層間絶縁膜１３で被覆され
ている。
【００１４】本発明の特徴は、前記ゲート電極７Ａの形
状であり、図１に示すように、その側壁部が上部に向か
うに従って幅狭となるようにパターニングされた、その
側壁部がテーパー形状のゲート電極７Ａにある。そし
て、このようなゲート電極７Ａを形成したことで、以下
に詳述するＰ型ボディー領域３とソース領域４とチャネ
ル領域８との位置関係が適正化された本発明の半導体装
置が可能になる。即ち、このようなテーパー形状のゲー
ト電極７Ａをマスクに第１導電型不純物（例えば、ボロ
ンイオン）をイオン注入してＰ型ボディー領域３を形成
する際に、このテーパー部をボロンイオンが貫通してゲ
ート電極７Ａ下にもイオン注入される。これにより、図
１に示すように、従来装置（図１１（ｂ）参照）のドリ
フト領域を構成するＮウエル２（本構成では、Ｎ−層２
２に相当する。）により拡散しきれなかったＰ型ボディ
ー領域３の拡散形成が可能になる。そして、ゲート電極
７Ａをマスクに第２導電型不純物（例えば、リンイオ
ン）をイオン注入してＮ型の拡散領域４（ソース領域と
なる）を形成することで、従来の半導体装置で懸念され
た、Ｎウエル領域２に妨げられてＰ型ボディー領域３が
十分に拡散しきれずにチャネル領域が形成できないとい
う問題を解決することができる。
状であり、図１に示すように、その側壁部が上部に向か
うに従って幅狭となるようにパターニングされた、その
側壁部がテーパー形状のゲート電極７Ａにある。そし
て、このようなゲート電極７Ａを形成したことで、以下
に詳述するＰ型ボディー領域３とソース領域４とチャネ
ル領域８との位置関係が適正化された本発明の半導体装
置が可能になる。即ち、このようなテーパー形状のゲー
ト電極７Ａをマスクに第１導電型不純物（例えば、ボロ
ンイオン）をイオン注入してＰ型ボディー領域３を形成
する際に、このテーパー部をボロンイオンが貫通してゲ
ート電極７Ａ下にもイオン注入される。これにより、図
１に示すように、従来装置（図１１（ｂ）参照）のドリ
フト領域を構成するＮウエル２（本構成では、Ｎ−層２
２に相当する。）により拡散しきれなかったＰ型ボディ
ー領域３の拡散形成が可能になる。そして、ゲート電極
７Ａをマスクに第２導電型不純物（例えば、リンイオ
ン）をイオン注入してＮ型の拡散領域４（ソース領域と
なる）を形成することで、従来の半導体装置で懸念され
た、Ｎウエル領域２に妨げられてＰ型ボディー領域３が
十分に拡散しきれずにチャネル領域が形成できないとい
う問題を解決することができる。
【００１５】また、本発明の半導体装置では、Ｐ型ウエ
ル領域２１内にＮ−層２２を形成し、このＮ−層２２が
ゲート電極７Ａの下方で浅く形成され（第１のＮ−層２
２Ａ）、ドレイン領域５近傍で深く形成されている（第
２のＮ−層２２Ｂ）。
ル領域２１内にＮ−層２２を形成し、このＮ−層２２が
ゲート電極７Ａの下方で浅く形成され（第１のＮ−層２
２Ａ）、ドレイン領域５近傍で深く形成されている（第
２のＮ−層２２Ｂ）。
【００１６】これにより、従来装置に比して更なるＲＥ
ＳＵＲＦ効果が得られ、前記ゲート電極７Ａの下方で浅
く形成された第１のＮ−層２２Ａの濃度は高く形成され
ており、オン抵抗が小さくなり電流が流れやすくなると
共に、ドレイン領域５近傍（ドリフト領域位置）の第２
のＮ−層２２Ｂの濃度は低く形成されているので空乏層
が拡大しやすくなり、高耐圧化が図れる（図９に示す濃
度分布図参照）。尚、本実施形態のＮチャネル型のＬＤ
ＭＯＳトランジスタでは、およそ３０Ｖ程度の耐圧を有
している。そして、このような、よりＲＥＳＵＲＦ効果
の高い本発明の半導体装置では、従来の問題であるドリ
フト領域（第１のＮ−層２２Ａ）によりＰ型ボディー領
域３の拡散が不十分になり易い。そのため、このような
本発明の半導体装置に適用することで、更なる効果が期
待できる。
ＳＵＲＦ効果が得られ、前記ゲート電極７Ａの下方で浅
く形成された第１のＮ−層２２Ａの濃度は高く形成され
ており、オン抵抗が小さくなり電流が流れやすくなると
共に、ドレイン領域５近傍（ドリフト領域位置）の第２
のＮ−層２２Ｂの濃度は低く形成されているので空乏層
が拡大しやすくなり、高耐圧化が図れる（図９に示す濃
度分布図参照）。尚、本実施形態のＮチャネル型のＬＤ
ＭＯＳトランジスタでは、およそ３０Ｖ程度の耐圧を有
している。そして、このような、よりＲＥＳＵＲＦ効果
の高い本発明の半導体装置では、従来の問題であるドリ
フト領域（第１のＮ−層２２Ａ）によりＰ型ボディー領
域３の拡散が不十分になり易い。そのため、このような
本発明の半導体装置に適用することで、更なる効果が期
待できる。
【００１７】以下、上述した半導体装置の製造方法につ
いて図面を参照しながら説明する。
いて図面を参照しながら説明する。
【００１８】図２において、Ｐ型半導体基板１上にパッ
ド酸化膜３０を形成した後に、Ｐ型ウエル領域２１内に
ホトレジスト膜３１をマスクにして後工程でドリフト領
域と成るＮ−層２２を形成するための２種類のＮ型不純
物（例えば、ヒ素イオンとリンイオン）をイオン注入し
て、第１，第２のイオン注入層３２，３３を形成する。
尚、本工程では、例えば、ヒ素イオンをおよそ１６０Ｋ
ｅＶの加速電圧で、３×１０12／ｃｍ2の注入量で注入
し、リンイオンをおよそ５０ＫｅＶの加速電圧で、４×
１０12／ｃｍ2の注入条件で行う。
ド酸化膜３０を形成した後に、Ｐ型ウエル領域２１内に
ホトレジスト膜３１をマスクにして後工程でドリフト領
域と成るＮ−層２２を形成するための２種類のＮ型不純
物（例えば、ヒ素イオンとリンイオン）をイオン注入し
て、第１，第２のイオン注入層３２，３３を形成する。
尚、本工程では、例えば、ヒ素イオンをおよそ１６０Ｋ
ｅＶの加速電圧で、３×１０12／ｃｍ2の注入量で注入
し、リンイオンをおよそ５０ＫｅＶの加速電圧で、４×
１０12／ｃｍ2の注入条件で行う。
【００１９】次に、図３において、前記基板１上に形成
した不図示のシリコン窒化膜をマスクにして前記基板表
面のある領域を選択酸化しておよそ７３００Å程度の膜
厚のＬＯＣＯＳ酸化膜９を形成すると共に、上述したよ
うに前記基板表層に注入しておいたヒ素イオンとリンイ
オンの拡散係数の差から前記ヒ素イオンが前記基板１内
部に拡散されて比較的基板表層に第１のＮ−層２２Ａが
形成され、また前記リンイオンが前記基板１内部に拡散
されて前記Ｐ型ウエル領域２１内の比較的深い位置に第
２のＮ−層２２Ｂが形成される。
した不図示のシリコン窒化膜をマスクにして前記基板表
面のある領域を選択酸化しておよそ７３００Å程度の膜
厚のＬＯＣＯＳ酸化膜９を形成すると共に、上述したよ
うに前記基板表層に注入しておいたヒ素イオンとリンイ
オンの拡散係数の差から前記ヒ素イオンが前記基板１内
部に拡散されて比較的基板表層に第１のＮ−層２２Ａが
形成され、また前記リンイオンが前記基板１内部に拡散
されて前記Ｐ型ウエル領域２１内の比較的深い位置に第
２のＮ−層２２Ｂが形成される。
【００２０】続いて、図４において、ドレイン形成領域
上の前記基板１上にホトレジスト膜３４を形成した後
に、このホトレジスト膜３４をマスクにしてソース形成
領域の前記基板表層にＰ型不純物（例えば、ボロンイオ
ン）をイオン注入し、拡散することで、前記ソース形成
領域の前記第２のＮ−層２２Ｂを形成するリンイオンを
このボロンイオンで相殺してこのソース形成領域の第２
のＮ−層２２Ｂを消滅させる。尚、本工程では、例え
ば、ボロンイオンをおよそ８０ＫｅＶの加速電圧で、８
×１０12／ｃｍ2の注入量で注入した後、およそ１１０
０℃で２時間熱拡散させる。ここで、図９は前述したヒ
素イオン（実線で示す）とリンイオン（点線で示す）と
ボロンイオン（一点鎖線で示す）がそれぞれ拡散された
際の不純物濃度分布を示す図で、図からわかるように基
板のリンイオンを親とする濃度分布は、ボロンイオンを
親とする濃度分布と重合して相殺されることになる。
上の前記基板１上にホトレジスト膜３４を形成した後
に、このホトレジスト膜３４をマスクにしてソース形成
領域の前記基板表層にＰ型不純物（例えば、ボロンイオ
ン）をイオン注入し、拡散することで、前記ソース形成
領域の前記第２のＮ−層２２Ｂを形成するリンイオンを
このボロンイオンで相殺してこのソース形成領域の第２
のＮ−層２２Ｂを消滅させる。尚、本工程では、例え
ば、ボロンイオンをおよそ８０ＫｅＶの加速電圧で、８
×１０12／ｃｍ2の注入量で注入した後、およそ１１０
０℃で２時間熱拡散させる。ここで、図９は前述したヒ
素イオン（実線で示す）とリンイオン（点線で示す）と
ボロンイオン（一点鎖線で示す）がそれぞれ拡散された
際の不純物濃度分布を示す図で、図からわかるように基
板のリンイオンを親とする濃度分布は、ボロンイオンを
親とする濃度分布と重合して相殺されることになる。
【００２１】このように本発明では、ドリフト領域を形
成する際に拡散係数の異なるヒ素イオンとリンイオンの
拡散係数の差を利用して、ソース形成領域側の基板深く
に形成された第２のＮ−層２２Ｂを、後工程で注入され
るボロンイオンを拡散させることで相殺して、このソー
ス形成領域側には基板表層に形成された第１のＮ−層２
２Ａだけが残ることとなり、オン抵抗の低減化が図られ
た半導体装置を比較的簡単な製造工程で提供することが
できる。
成する際に拡散係数の異なるヒ素イオンとリンイオンの
拡散係数の差を利用して、ソース形成領域側の基板深く
に形成された第２のＮ−層２２Ｂを、後工程で注入され
るボロンイオンを拡散させることで相殺して、このソー
ス形成領域側には基板表層に形成された第１のＮ−層２
２Ａだけが残ることとなり、オン抵抗の低減化が図られ
た半導体装置を比較的簡単な製造工程で提供することが
できる。
【００２２】次に、図５において、前記基板１上におよ
そ８００Å程度の膜厚のゲート絶縁膜６を形成した後
に、このゲート絶縁膜６から前記ＬＯＣＯＳ酸化膜９上
にまたがるように、かつその側壁部が上部に向かうに従
って幅狭となるように、その側壁部がテーパー形状のゲ
ート電極７Ａをおよそ２５００Å程度の膜厚で形成す
る。尚、本発明のテーパー形状のゲート電極７Ａを形成
する製造方法について、図１０に示す原理図を基に説明
する。
そ８００Å程度の膜厚のゲート絶縁膜６を形成した後
に、このゲート絶縁膜６から前記ＬＯＣＯＳ酸化膜９上
にまたがるように、かつその側壁部が上部に向かうに従
って幅狭となるように、その側壁部がテーパー形状のゲ
ート電極７Ａをおよそ２５００Å程度の膜厚で形成す
る。尚、本発明のテーパー形状のゲート電極７Ａを形成
する製造方法について、図１０に示す原理図を基に説明
する。
【００２３】先ず、図１０（ａ）に示すように前記基板
１上のゲート絶縁膜６上にポリシリコン膜（アモルファ
スシリコン膜でも良い。）を形成した後に、このポリシ
リコン膜に例えば、ＰＯＣｌ3を熱拡散源にしてリンド
ープすることで導電化を図り、この導電化されたポリシ
リコン膜１７の表面部分にのみ不純物（例えば、リンイ
オンやヒ素イオン）をイオン注入する（図中×印参
照）。尚、例えば、リンイオンをポリシリコン膜１７の
表面部分にのみ注入する条件としては、およそ３０〜４
０ＫｅＶ程度の低加速電圧で、１〜２×１０15／ｃｍ2
の比較的高濃度の注入量でイオン注入すれば良い。
１上のゲート絶縁膜６上にポリシリコン膜（アモルファ
スシリコン膜でも良い。）を形成した後に、このポリシ
リコン膜に例えば、ＰＯＣｌ3を熱拡散源にしてリンド
ープすることで導電化を図り、この導電化されたポリシ
リコン膜１７の表面部分にのみ不純物（例えば、リンイ
オンやヒ素イオン）をイオン注入する（図中×印参
照）。尚、例えば、リンイオンをポリシリコン膜１７の
表面部分にのみ注入する条件としては、およそ３０〜４
０ＫｅＶ程度の低加速電圧で、１〜２×１０15／ｃｍ2
の比較的高濃度の注入量でイオン注入すれば良い。
【００２４】続いて、図１０（ｂ）に示すように前記ポ
リシリコン膜１７上に形成したホトレジスト膜１８をマ
スクにして、このポリシリコン膜１７を、ＣＤＥ（ケミ
カルドライエッチング）装置を用いて等方性エッチング
することで、その側壁部が上部に向かうに従って幅狭と
なるようにパターニングされた、その側壁部がテーパー
形状のゲート電極７Ａが形成される。
リシリコン膜１７上に形成したホトレジスト膜１８をマ
スクにして、このポリシリコン膜１７を、ＣＤＥ（ケミ
カルドライエッチング）装置を用いて等方性エッチング
することで、その側壁部が上部に向かうに従って幅狭と
なるようにパターニングされた、その側壁部がテーパー
形状のゲート電極７Ａが形成される。
【００２５】このように本工程では、ゲート電極７Ａを
形成するための導電膜の表面に、予め不純物をイオン注
入しておくことで、この導電膜をエッチングする際の等
方性を高めることができ、図示したように比較的一様な
傾きを持ったテーパー形状が得られた。尚、導電膜の膜
厚やエッチングガス等のエッチング条件を最適化するこ
とで、上記不純物のイオン注入工程を省略しても、通常
の等方性エッチングした際に見られる表面が窪んだ形状
にならないようにしても良い。また、テーパー形状は、
比較的一様な傾きを持つものに限らず、後工程における
Ｐ型ボディー領域３形成用でのボロンイオンの注入条件
とリンクさせた形で、種々設定可能なものである。
形成するための導電膜の表面に、予め不純物をイオン注
入しておくことで、この導電膜をエッチングする際の等
方性を高めることができ、図示したように比較的一様な
傾きを持ったテーパー形状が得られた。尚、導電膜の膜
厚やエッチングガス等のエッチング条件を最適化するこ
とで、上記不純物のイオン注入工程を省略しても、通常
の等方性エッチングした際に見られる表面が窪んだ形状
にならないようにしても良い。また、テーパー形状は、
比較的一様な傾きを持つものに限らず、後工程における
Ｐ型ボディー領域３形成用でのボロンイオンの注入条件
とリンクさせた形で、種々設定可能なものである。
【００２６】続いて、図６において、前記ゲート電極７
Ａ及びドレイン形成領域を被覆するように形成したホト
レジスト膜３５をマスクにしてＰ型不純物（例えば、ボ
ロンイオン）を注入し拡散することで前記ゲート電極７
Ａの一端部に隣接するようにＰ型ボディー領域３を形成
する。尚、本工程では、例えば、ボロンイオンをおよそ
４０ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注入量
で注入した後に、およそ１０５０℃で２時間熱拡散させ
る。このとき、テーパー形状のゲート電極７Ａの形状を
利用して、このゲート電極７Ａを貫通してボロンイオン
が基板表層に注入されることで、従来のようなＮ−層２
２によるＰ型ボディー領域３の拡散が不十分となり、後
工程でソース領域（Ｎ型拡散領域４）を形成した際に適
正なチャネル領域８が形成できないという問題を解消で
きる。
Ａ及びドレイン形成領域を被覆するように形成したホト
レジスト膜３５をマスクにしてＰ型不純物（例えば、ボ
ロンイオン）を注入し拡散することで前記ゲート電極７
Ａの一端部に隣接するようにＰ型ボディー領域３を形成
する。尚、本工程では、例えば、ボロンイオンをおよそ
４０ＫｅＶの加速電圧で、５×１０13／ｃｍ2の注入量
で注入した後に、およそ１０５０℃で２時間熱拡散させ
る。このとき、テーパー形状のゲート電極７Ａの形状を
利用して、このゲート電極７Ａを貫通してボロンイオン
が基板表層に注入されることで、従来のようなＮ−層２
２によるＰ型ボディー領域３の拡散が不十分となり、後
工程でソース領域（Ｎ型拡散領域４）を形成した際に適
正なチャネル領域８が形成できないという問題を解消で
きる。
【００２７】このように本発明では、ゲート電極７Ａの
パターニング形状を変更するといった最小限のプロセス
変更だけで、上記問題を解消できるようになる。即ち、
従来のゲート電極７形状を保った状態で、上記問題に対
処しようとした場合に以下の方法が考えられる。例え
ば、第１にＰ型ボディー領域３形成用でのボロンイオン
の注入量を増大させる方法である。しかし、この方法で
は、Ｐ型ボディー領域３の濃度が高くなってしまい、そ
れに伴なってしきい値も高くなり、ＬＤＭＯＳとランジ
スタの特徴である低オン抵抗化の妨げとなってしまう。
パターニング形状を変更するといった最小限のプロセス
変更だけで、上記問題を解消できるようになる。即ち、
従来のゲート電極７形状を保った状態で、上記問題に対
処しようとした場合に以下の方法が考えられる。例え
ば、第１にＰ型ボディー領域３形成用でのボロンイオン
の注入量を増大させる方法である。しかし、この方法で
は、Ｐ型ボディー領域３の濃度が高くなってしまい、そ
れに伴なってしきい値も高くなり、ＬＤＭＯＳとランジ
スタの特徴である低オン抵抗化の妨げとなってしまう。
【００２８】また、第２にＰ型ボディー領域３の拡散形
成時の熱処理量を変更する方法である。しかし、この方
法では、同一基板上に形成される不図示の他のトランジ
スタ（ＤＭＯＳトランジスタである必要はない。）用の
不純物濃度分布が狂ってしまうことになり、あらためて
不純物濃度分布を設定し直す必要があり、大幅なプロセ
ス変更が伴なう。
成時の熱処理量を変更する方法である。しかし、この方
法では、同一基板上に形成される不図示の他のトランジ
スタ（ＤＭＯＳトランジスタである必要はない。）用の
不純物濃度分布が狂ってしまうことになり、あらためて
不純物濃度分布を設定し直す必要があり、大幅なプロセ
ス変更が伴なう。
【００２９】以上説明したように、上記解決方法では、
それぞれに一長一短が有るが、本発明ではデバイス特性
を損うことなく、大幅なプロセス変更を伴なうことなし
に、従来の問題を解消できる。しかも、ゲート電極７Ａ
の形状に合せて、ボロンイオン注入時の加速エネルギー
を調整するだけで、種々の形状のＰ型ボディー領域３を
形成することができるといった利点もある。
それぞれに一長一短が有るが、本発明ではデバイス特性
を損うことなく、大幅なプロセス変更を伴なうことなし
に、従来の問題を解消できる。しかも、ゲート電極７Ａ
の形状に合せて、ボロンイオン注入時の加速エネルギー
を調整するだけで、種々の形状のＰ型ボディー領域３を
形成することができるといった利点もある。
【００３０】更に、図７において、前記Ｐ型ボディー領
域３内に形成するソース形成領域上及びドレイン形成領
域上に開口部を有するホトレジスト膜３７をマスクにし
てＮ型不純物を注入してソース・ドレイン領域となるＮ
型拡散領域４，５を形成する。本工程において、例え
ば、いわゆるＬＤＤ構造のソース・ドレイン領域を形成
する場合には、先ず、図６に示すホトレジスト膜３５を
除去した状態で、例えば、リンイオンをおよそ４０Ｋｅ
Ｖの加速電圧で、３．５×１０1 3／ｃｍ2の注入量で注
入した後に、図７に示すように前記ゲート電極７の側壁
部にサイドウォールスペーサ膜３６を形成し、ホトレジ
スト膜３７をマスクにして例えば、ヒ素イオンをおよそ
８０ＫｅＶの加速電圧で、５×１０15／ｃｍ2の注入量
で注入する。尚、本実施形態において、ソース・ドレイ
ン領域はＬＤＤ構造に限定されるものではないことは言
うまでもないことである。更に言えば、本発明のように
テーパー形状を有するゲート電極７Ａ構造では、その傾
き具合により、前記サイドウォールスペーサ膜３６が形
成されないことも考えられるが、本工程は、同一基板上
に形成される不図示の他のトランジスタ（ＤＭＯＳトラ
ンジスタである必要はない。）用のＬＤＤ構造のソース
・ドレイン領域を形成するために必要な工程である。
域３内に形成するソース形成領域上及びドレイン形成領
域上に開口部を有するホトレジスト膜３７をマスクにし
てＮ型不純物を注入してソース・ドレイン領域となるＮ
型拡散領域４，５を形成する。本工程において、例え
ば、いわゆるＬＤＤ構造のソース・ドレイン領域を形成
する場合には、先ず、図６に示すホトレジスト膜３５を
除去した状態で、例えば、リンイオンをおよそ４０Ｋｅ
Ｖの加速電圧で、３．５×１０1 3／ｃｍ2の注入量で注
入した後に、図７に示すように前記ゲート電極７の側壁
部にサイドウォールスペーサ膜３６を形成し、ホトレジ
スト膜３７をマスクにして例えば、ヒ素イオンをおよそ
８０ＫｅＶの加速電圧で、５×１０15／ｃｍ2の注入量
で注入する。尚、本実施形態において、ソース・ドレイ
ン領域はＬＤＤ構造に限定されるものではないことは言
うまでもないことである。更に言えば、本発明のように
テーパー形状を有するゲート電極７Ａ構造では、その傾
き具合により、前記サイドウォールスペーサ膜３６が形
成されないことも考えられるが、本工程は、同一基板上
に形成される不図示の他のトランジスタ（ＤＭＯＳトラ
ンジスタである必要はない。）用のＬＤＤ構造のソース
・ドレイン領域を形成するために必要な工程である。
【００３１】そして、図８において、前記Ｐ型ボディー
領域３の電位を取るために前記Ｎ型拡散領域４に隣接す
る位置に形成されるＰ型拡散領域１２を形成するため
に、ホトレジスト膜３８をマスクにしてＰ型不純物（例
えば、二フッ化ボロンイオン）を注入して、当該Ｐ型拡
散領域１２を形成する。尚、本工程では、例えば、二フ
ッ化ボロンイオンをおよそ６０ＫｅＶの加速電圧で、４
×１０15／ｃｍ2の注入量で注入する。
領域３の電位を取るために前記Ｎ型拡散領域４に隣接す
る位置に形成されるＰ型拡散領域１２を形成するため
に、ホトレジスト膜３８をマスクにしてＰ型不純物（例
えば、二フッ化ボロンイオン）を注入して、当該Ｐ型拡
散領域１２を形成する。尚、本工程では、例えば、二フ
ッ化ボロンイオンをおよそ６０ＫｅＶの加速電圧で、４
×１０15／ｃｍ2の注入量で注入する。
【００３２】以下、従来構成と同様にソース電極１０、
ドレイン電極１１を形成した後に、層間絶縁膜１３を形
成して半導体装置を完成させる。
ドレイン電極１１を形成した後に、層間絶縁膜１３を形
成して半導体装置を完成させる。
【００３３】以上説明したように、本発明ではその側壁
部が上部に向かうに従って幅狭となるようにパターニン
グされた、その側壁部がテーパー形状のゲート電極７Ａ
を形成したことで、Ｐ型ボディー領域３とソース領域４
とチャネル領域８との位置関係を適正化することができ
る。即ち、このようなテーパー形状のゲート電極７Ａを
マスクにボロンイオンをイオン注入してＰ型ボディー領
域３を形成する際に、このテーパー部をボロンイオンが
貫通してゲート電極７Ａ下にもイオン注入されるため、
従来のドリフト領域により拡散しきれなかったＰ型ボデ
ィー領域３の拡散形成が可能になる。従って、Ｐ型ボデ
ィー領域３が適正に拡散形成されて、正しくチャネル領
域８を形成することができる。
部が上部に向かうに従って幅狭となるようにパターニン
グされた、その側壁部がテーパー形状のゲート電極７Ａ
を形成したことで、Ｐ型ボディー領域３とソース領域４
とチャネル領域８との位置関係を適正化することができ
る。即ち、このようなテーパー形状のゲート電極７Ａを
マスクにボロンイオンをイオン注入してＰ型ボディー領
域３を形成する際に、このテーパー部をボロンイオンが
貫通してゲート電極７Ａ下にもイオン注入されるため、
従来のドリフト領域により拡散しきれなかったＰ型ボデ
ィー領域３の拡散形成が可能になる。従って、Ｐ型ボデ
ィー領域３が適正に拡散形成されて、正しくチャネル領
域８を形成することができる。
【００３４】また、本発明のゲート電極７Ａでは、側壁
部がテーパー形状となっているため、同一基板上に形成
される他のトランジスタのゲート電極用に、前記ゲート
電極７Ａ上を含む基板全面に形成される導電膜をパター
ニング除去する際に、この導電膜がゲート電極７Ａの側
壁部に残膜し、ショート不良を起こすというおそれも解
消できるという利点もある。
部がテーパー形状となっているため、同一基板上に形成
される他のトランジスタのゲート電極用に、前記ゲート
電極７Ａ上を含む基板全面に形成される導電膜をパター
ニング除去する際に、この導電膜がゲート電極７Ａの側
壁部に残膜し、ショート不良を起こすというおそれも解
消できるという利点もある。
【００３５】
【発明の効果】本発明によれば、ゲート電極をマスクに
して導電型の異なる２種類の不純物を拡散させて、これ
らの拡散領域の横方向拡散の差を実効チャネル長として
利用するＬＤＭＯＳトランジスタにおいて、その側壁部
が上部に向かうに従って幅狭となるようにパターニング
された、その側壁部がテーパー形状のゲート電極を形成
したことで、従来発生していたドリフト領域の表面濃度
に起因して、このドリフト領域と接する逆導電型の不純
物が十分に拡散しきれずに、適正なチャネル領が形成で
きないという問題を解消できる。
して導電型の異なる２種類の不純物を拡散させて、これ
らの拡散領域の横方向拡散の差を実効チャネル長として
利用するＬＤＭＯＳトランジスタにおいて、その側壁部
が上部に向かうに従って幅狭となるようにパターニング
された、その側壁部がテーパー形状のゲート電極を形成
したことで、従来発生していたドリフト領域の表面濃度
に起因して、このドリフト領域と接する逆導電型の不純
物が十分に拡散しきれずに、適正なチャネル領が形成で
きないという問題を解消できる。
【００３６】また、本発明では上記ドリフト領域を形成
する際に、拡散係数の異なる少なくとも２種類の第２導
電型不純物と、この少なくとも１種類以上の第２導電型
不純物の拡散係数とほぼ同程度かそれ以上の拡散係数を
有する少なくとも１種類以上の第１導電型不純物との拡
散係数の差を利用して形成しているため製造工程が簡便
となる。
する際に、拡散係数の異なる少なくとも２種類の第２導
電型不純物と、この少なくとも１種類以上の第２導電型
不純物の拡散係数とほぼ同程度かそれ以上の拡散係数を
有する少なくとも１種類以上の第１導電型不純物との拡
散係数の差を利用して形成しているため製造工程が簡便
となる。
【００３７】更に、本発明のゲート電極は、側壁部がテ
ーパー形状となっているため、同一基板上に形成される
他のトランジスタのゲート電極用に、前記ゲート電極上
を含む基板全面に形成される導電膜をパターニング除去
する際に、この導電膜がゲート電極の側壁部に残膜し
て、ショート不良の原因となることを抑止できる。
ーパー形状となっているため、同一基板上に形成される
他のトランジスタのゲート電極用に、前記ゲート電極上
を含む基板全面に形成される導電膜をパターニング除去
する際に、この導電膜がゲート電極の側壁部に残膜し
て、ショート不良の原因となることを抑止できる。
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。
示す断面図である。
【図９】本発明のドリフト領域形成原理を説明するため
の各種イオンの濃度分布図である。
の各種イオンの濃度分布図である。
【図１０】本発明の一実施形態の半導体装置の製造方法
を示す原理図である。
を示す原理図である。
【図１１】従来の半導体装置を示す断面図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 塚田 雄二
大阪府守口市京阪本通２丁目５番５号
三洋電機株式会社内
(72)発明者 渡辺 雄一
大阪府守口市京阪本通２丁目５番５号
三洋電機株式会社内
(72)発明者 菊地 修一
大阪府守口市京阪本通２丁目５番５号
三洋電機株式会社内
(56)参考文献 特開 平２−244640（ＪＰ，Ａ)
特開 平９−260651（ＪＰ，Ａ)
特開 昭54−110789（ＪＰ，Ａ)
特開 昭57−24568（ＪＰ，Ａ)
特開 平４−306880（ＪＰ，Ａ)
特開 平10−125906（ＪＰ，Ａ)
特開 平４−356965（ＪＰ，Ａ)
特開 平７−30107（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/78
H01L 21/336
Claims (4)
- 【請求項１】 第１導電型の半導体基板内の第１導電型
ウエル領域内に後工程を経てドリフト領域と成る低濃度
の第２導電型層を形成するために２種類の第２導電型不
純物をイオン注入する工程と、 前記基板上のある領域を選択酸化してＬＯＣＯＳ酸化膜
を形成すると共に、２種類の第２導電型不純物のそれぞ
れの拡散係数の差から前記第１導電型ウエル領域内の比
較的深い位置及び比較的基板表層のそれぞれに低濃度の
第２導電型層を形成する工程と、 ドレイン形成領域上の前記基板上に形成したホトレジス
ト膜をマスクにしてソース形成領域の前記基板表層に第
１導電型不純物をイオン注入し拡散させることで、前記
ソース形成領域の前記第１導電型ウエル領域内の比較的
深い位置に形成された第２導電型層をこの第１導電型不
純物の拡散で相殺する工程と、 前記基板上にゲート絶縁膜を形成し、このゲート絶縁膜
から前記ＬＯＣＯＳ酸化膜上にまたがるように、かつそ
の側壁部がテーパー形状にパターニングされたゲート電
極を形成する工程と、 前記ゲート電極及びドレイン形成領域を被覆するように
形成したホトレジスト膜をマスクにして第１導電型不純
物を注入し拡散することで前記ゲート電極の一端部に隣
接するように第１導電型ボディー領域を形成する工程
と、 前記第１導電型ボディー領域内に形成するソース形成領
域上及びドレイン形成領域上に開口を有するホトレジス
ト膜をマスクにして第２導電型不純物を注入してソース
・ドレイン領域を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項２】 第１導電型の半導体基板内の第１導電型
ウエル領域内に後工程を経てドリフト領域と成る低濃度
の第２導電型層を形成するために２種類の第２導電型不
純物をイオン注入する工程と、 前記基板上のある領域を選択酸化してＬＯＣＯＳ酸化膜
を形成すると共に、２種類の第２導電型不純物のそれぞ
れの拡散係数の差から前記第１導電型ウエル領域内の比
較的深い位置及び比較的基板表層のそれぞれに低濃度の
第２導電型層を形成する工程と、 ドレイン形成領域上の前記基板上に形成したホトレジス
ト膜をマスクにしてソース形成領域の前記基板表層に第
１導電型不純物をイオン注入し拡散させることで、前記
ソース形成領域の前記第１導電型ウエル領域内の比較的
深い位置に形成された第２導電型層をこの第１導電型不
純物の拡散で相殺する工程と、 前記基板上にゲート絶縁膜を形成し、このゲート絶縁膜
から前記ＬＯＣＯＳ酸化膜上を含む基板全面に第１の膜
を形成する工程と、 前記第１の膜の表面に第２導電型不純物をイオン注入す
る工程と、 前記第１の膜上をホトレジスト膜をマスクにパターニン
グしてゲート絶縁膜から前記ＬＯＣＯＳ酸化膜上にまた
がるように、かつその側壁部がテーパー形状にパターニ
ングされたゲート電極を形成する工程と、 前記ゲート電極及びドレイン形成領域を被覆するように
形成したホトレジスト膜をマスクにして第１導電型不純
物を注入し拡散することで前記ゲート電極の一端部に隣
接するように第１導電型ボディー領域を形成する工程
と、 前記第１導電型ボディー領域内に形成するソース形成領
域上及びドレイン形成領域上に開口を有するホトレジス
ト膜をマスクにして第２導電型不純物を注入してソース
・ドレイン領域を形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項３】 前記第１導電型ボディー領域が、前記ゲ
ート電極をマスクにして注入された第１導電型不純物に
より形成され、前記第２導電型のソース領域が、前記ゲ
ート電極をマスクにして注入された第２導電型不純物に
より形成されていることを特徴とする請求項１あるいは
請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記第２導電型のドリフト領域が、拡散
係数の異なる前記２種類の第２導電型不純物と、この一
方の第２導電型不純物の拡散係数とほぼ同程度かそれ以
上の拡散係数を有する第１導電型不純物との拡散係数の
差を利用して形成されていることを特徴とする請求項１
あるいは請求項２あるいは請求項３に記載の半導体装置
の製造方法。
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