JP5926576B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

Info

Publication number
JP5926576B2
JP5926576B2 JP2012038978A JP2012038978A JP5926576B2 JP 5926576 B2 JP5926576 B2 JP 5926576B2 JP 2012038978 A JP2012038978 A JP 2012038978A JP 2012038978 A JP2012038978 A JP 2012038978A JP 5926576 B2 JP5926576 B2 JP 5926576B2
Authority
JP
Japan
Prior art keywords
drift layer
layer
drain
type
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012038978A
Other languages
English (en)
Other versions
JP2013175586A (ja
Inventor
博明 石井
博明 石井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Asahi Kasei EMD Corp
Original Assignee
Asahi Kasei EMD Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Asahi Kasei EMD Corp filed Critical Asahi Kasei EMD Corp
Priority to JP2012038978A priority Critical patent/JP5926576B2/ja
Publication of JP2013175586A publication Critical patent/JP2013175586A/ja
Application granted granted Critical
Publication of JP5926576B2 publication Critical patent/JP5926576B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform

Description

本発明は、半導体装置及び半導体装置の製造方法に関し、特に、ＭＯＳトランジスタの線形領域において、電流−電圧特性が変動することを抑制できるようにした技術に関する。
従来から、パワー用デバイス、高速スイッチング用デバイスなど大電力を取り扱うデバイスには、大電力でも壊れないように設計された高耐圧型のＭＯＳトランジスタが用いられている。このような高耐圧型のＭＯＳトランジスタとして、例えば、特許文献１に開示されたものがある。特許文献１には、Ｎ型ドリフト領域を有する、高耐圧型のＮ型ＭＯＳトランジスタが開示されている。Ｎ型ドリフト領域は、基板に形成された低濃度のＮ型不純物拡散層である。このＮ型ドリフト領域によって、ソース−ドレイン間の電界が緩和され、高い電圧にも耐えうるようになっている。
特開２００７−２７６４１号公報
ところで、本発明者は、ドリフト領域（以下、ドリフト層ともいう。）を有する高耐圧型のＭＯＳトランジスタについて、種々の研究、開発を行っていたところ、高耐圧型のＭＯＳトランジスタでは、ホットキャリアによる特性の変動（即ち、劣化）が生じ易い、ということを見出した。この点について、図４〜図６を参照しながら説明する。
図４は、本発明の参考例に係る高耐圧型のＮ型ＭＯＳトランジスタ２００の構成を示す断面図である。まず、参考例に係るＮ型ＭＯＳトランジスタ２００の構成について説明する。図４に示すように、シリコン基板１０１にはＰ型のウェル拡散層１０３が形成されており、このウェル拡散層１０３にＮ型のドリフト層１０５が形成されている。また、ウェル拡散層１０３上とドリフト層１０５上とにゲート酸化膜１１１が連続して形成されており、その上にゲート電極１１３が形成されている。また、ゲート電極１１３の両側下にはＮ型のソース１２１とドレイン１２３とが形成されている。また、シリコン基板１０１にはフィールド酸化膜１０６ａ、１０６ｂが形成されており、フィールド酸化膜１０６ｂによってゲート電極１１３とドレイン１２３との間が隔てられている。
この参考例では、ウェル拡散層１０３と、ドリフト層１０５と、フィールド酸化膜１０６ｂと、ゲート酸化膜１１１と、ゲート電極１１３と、ソース１２１及びドレイン１２３とによって、高耐圧型のＮ型ＭＯＳトランジスタ２００が構成されている。次に、この高耐圧型のＮ型ＭＯＳトランジスタ２００のＩｄｓ−Ｖｄｓ特性について説明する。
図５は、高耐圧型のＮ型ＭＯＳトランジスタ２００を実際に作成し、そのＩｄｓ−Ｖｄｓ特性を実際に測定して得た結果を模式的に示す図である。本発明者は、ゲート電極１１３に電圧を印加してＮ型ＭＯＳトランジスタ２００をオン状態にしておき、その状態でドレイン電圧Ｖｄｓを徐々に上昇させて、そのときのドレイン電流Ｉｄｓを測定した。そして、このような測定を多数回、繰り返し行った。その結果、図５に示すように、測定回数が増えるに従って、Ｉｄｓ−Ｖｄｓ特性が劣化していく、ということを見出した。また、このＩｄｓ−Ｖｄｓ特性の劣化は線形領域で顕著であり、飽和領域ではほとんど見られないということも見出した。このような結果は、以下の理由により生じていると本発明者は考えている。
即ち、高耐圧型のＮ型ＭＯＳトランジスタをオン状態にしてドレイン電流Ｉｄｓを流すと、チャネルの電界が高い領域で電子正孔対が発生する。ＭＯＳトランジスタがＮ型の場合は、この電子正孔対のうちの電子（即ち、ホットキャリア）の一部が、チャネルからゲート酸化膜中に取り込まれる。ここで、チャネルからゲート酸化膜へのホットキャリア注入部としては、Ｐ型のウェル拡散層とＮ型のドリフト層との接合部（即ち、ＰＮ接合部）と、ドリフト層であってチャネルとオーバーラップする領域（即ち、オーバーラップ領域）、の２箇所が考えられる。
ホットキャリア注入部がＰＮ接合部である場合は、ＰＮ接合部近傍のゲート酸化膜にホットキャリアが注入される。その場合は、閾値電圧Ｖｔｈ、相互コンダクタンスＧｍなどが変動し、飽和領域においてもＩｄｓ−Ｖｄｓ特性の劣化が顕著となるはずである。図５では、Ｉｄｓ−Ｖｄｓ特性の劣化は線形領域で見られ、飽和領域では見られない。このため、ホットキャリア注入部はオーバーラップ領域であると本発明者は考えた。また、この考えに基づくと、図５の結果は以下のようなメカニズムで説明することができる。
即ち、高耐圧型のＮ型ＭＯＳトランジスタの場合、Ｎ型のドリフト層におけるＮ型の不純物濃度は非常に低い。このため、図６に示すように、ドリフト層１０５のオーバーラップ領域からゲート酸化膜１１１にホットキャリアが注入されると、注入されたホットキャリアｅ−の量（電荷量）に応じて、Ｎ型のドリフト層１０５はその表面から深さ方向へ空乏化する。ドリフト層１０５の空乏化が大きいほど、ドレイン電流Ｉｄｓが流れる電流経路は狭くなる。このため、図５に示したように、線形領域ではＩｄｓ−Ｖｄｓ特性の劣化が顕著に現れた、と考えられる。
一方で、飽和領域では、ドレイン電流Ｉｄｓに与える影響は、ゲート酸化膜１１１へのホットキャリアの注入量よりも、ドレイン電圧Ｖｄｓの方が大きい。ドレイン電圧Ｖｄｓが十分に大きい場合は、ドレイン電圧Ｖｄｓの影響を受けてドリフト層１０５が完全に空乏化し、ドレイン電流Ｉｄｓが飽和する。このため、図５に示したように、飽和領域ではＩｄｓ−Ｖｄｓ特性の劣化が見られなかった、と考えられる。
そこで、この発明はこのような知見と考察に鑑みてされたものであって、ＭＯＳトランジスタの線形領域において、電流−電圧特性が変動することを抑制できるようにした半導体装置とその製造方法を提供することを目的とする。
上記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記半導体基板のうちの前記ゲート電極の両側下に設けられた第１導電型のソース及びドレインと、前記半導体基板のうちの前記ゲート電極下から前記ドレインにかけて設けられた第１導電型のドリフト層と、を備え、前記ドリフト層は、前記ゲート電極下に配置されて前記ゲート絶縁膜と接する第１ドリフト層と、前記第１ドリフト層と前記ドレインとの間に配置された第２ドリフト層と、を有し、前記第１ドリフト層における第１導電型の不純物濃度は、前記第２ドリフト層における第１導電型の不純物濃度よりも高いことを特徴とする。
このような構成であれば、第１ドリフト層は、ドリフト層においてチャネルとオーバーラップする領域（即ち、オーバーラップ領域）である。この第１ドリフト層における第１導電型の不純物濃度は、第２ドリフト層（即ち、オーバーラップしない領域）における第１導電型の不純物濃度よりも高くなっている。このため、ゲート絶縁膜にホットキャリアが注入された場合でも、ドリフト層のオーバーラップ領域は空乏化し難く、ドレイン電流が流れる電流経路が狭くなることを抑制することができる。従って、ＭＯＳトランジスタの線形領域において、電流−電圧特性が変動することを抑制することができる。なお、本発明の「半導体基板」としては、例えば、後述するシリコン基板１が該当する。また、「ゲート絶縁膜」としては、例えば、後述するゲート酸化膜１１が該当する。さらに、「第１導電型」はＰ型又はＮ型の一方に該当する。
また、上記の半導体装置において、前記半導体基板のうちの前記ソースの下方から前記ドレインの下方にかけて設けられた第２導電型のウェル拡散層と、前記半導体基板のうちの前記ソースと前記ドリフト層との間に設けられ、前記ソースから離間し、且つ前記第１ドリフト層と接する第２導電型の不純物拡散層、をさらに備え、前記不純物拡散層における第２導電型の不純物濃度は、前記ウェル拡散層における第２導電型の不純物濃度よりも低いことを特徴とする。このような構成であれば、例えば、オーバーラップ領域のソース側に形成される空乏層を、ソース側へさらに拡げることができる。これにより、オーバーラップ領域の耐圧の向上に寄与することができる。なお、本発明の「第２導電型」はＰ型又はＮ型の他方に該当する。また、「不純物拡散層」としては、例えば、後述する低濃度不純物拡散層９が該当する。
また、上記の半導体装置において、前記半導体基板上に設けられて前記ゲート電極と前記ドレインとの間を隔てる絶縁膜、をさらに備え、前記絶縁膜は、前記ゲート絶縁膜よりも厚膜であることを特徴とする。このような構成であれば、ゲート電極とドレインとの間の耐圧を高めると共に、当該間の容量を低減することができる。これにより、ＭＯＳトランジスタの高耐圧化が可能である。高耐圧型のＭＯＳトランジスタの線形領域において、電流−電圧特性が変動することを抑制することができる。なお、本発明の「絶縁膜」としては、例えば、後述するフィールド酸化膜６ｂが該当する。
本発明の別の態様に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記半導体基板のうちの前記ゲート電極の両側下に第１導電型のソース及びドレインを形成する工程と、前記半導体基板のうちの前記ゲート電極下から前記ドレインにかけて、第１導電型のドリフト層を形成する工程と、を含み、前記ドリフト層を形成する工程では、前記ゲート電極下に配置されて前記ゲート絶縁膜と接する第１ドリフト層と、前記第１ドリフト層と前記ドレインとの間に配置された第２ドリフト層と、を形成し、前記第１ドリフト層における第１導電型の不純物濃度を、前記第２ドリフト層における第１導電型の不純物濃度よりも高くすることを特徴とする。このような製造方法であれば、ＭＯＳトランジスタの線形領域において、電流−電圧特性が変動することを抑制できるようにした半導体装置を製造することができる。
本発明によれば、ゲート絶縁膜にホットキャリアが注入された場合でも、ドリフト層のオーバーラップ領域は空乏化し難く、ドレイン電流が流れる電流経路が狭くなることを抑制することができる。従って、ＭＯＳトランジスタの線形領域において、電流−電圧特性が変動することを抑制することができる。
本発明の実施形態に係る半導体装置の構成例を示す図。 本発明の実施形態に係る半導体装置の製造方法を示す図。 実施形態の効果を模式的に示す図。 本発明の参考例に係るＮ型ＭＯＳトランジスタ２００の構成を示す図。 参考例に関して、Ｉｄｓ−Ｖｄｓ特性の実測結果を模式的に示す図。 課題を説明するための図。
以下、本発明による実施形態を、図面を用いて説明する。なお、以下に説明する各図において、同一の構成を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
（１）半導体装置
図１は、本発明の実施形態に係る半導体装置の構成例を示す断面図である。図１に示すように、この半導体装置は、例えば、Ｐ型のシリコン基板１（Ｐ−Ｓｕｂ）１と、このシリコン基板１に設けられたＰ型のウェル拡散層（ＰＷｅｌｌ）３と、シリコン基板１に設けられたフィールド酸化膜６ａ、６ｂ、６ｃと、フィールド酸化膜６ａ下に設けられたＰＮ反転防止用のＰ型の不純物拡散層７と、ウェル拡散層３に設けられたコンタクト用のＰ型の高濃度不純物拡散層８と、を備える。
また、この半導体装置は、シリコン基板１上に設けられたゲート酸化膜１１と、ゲート酸化膜１１上に設けられたゲート電極１３と、ゲート電極の両側面に設けられたサイドウォール１５と、ゲート電極１３の両側下に設けられたＮ型のソース２１及びドレイン２３と、ウェル拡散層３に設けられたＮ型のドリフト層５と、ウェル拡散層３に設けられたＰ型の低濃度不純物拡散層９と、を備える。図１に示すように、この半導体装置では、ウェル拡散層３と、ドリフト層５と、フィールド酸化膜６ｂと、低濃度不純物拡散層９と、ゲート酸化膜１１と、ゲート電極１３と、ソース２１及びドレイン２３とによって、高耐圧型のＮ型ＭＯＳトランジスタ１００が構成されている。
ゲート酸化膜１１は例えばシリコン酸化膜であり、その厚さは例えば１０〜３０ｎｍである。ゲート電極１３は、例えばリン又はヒ素、ボロン等の不純物がドープされたポリシリコン膜からなる。サイドウォール１５は、例えばシリコン酸化膜又はシリコン窒化膜等の絶縁膜からなる。
ソース２１は、ゲート電極１３の一方の側下であって、ウェル拡散層３の表面及びその近傍に形成されている。ソース２１は、例えばＬＤＤ構造であり、Ｎ型不純物が低濃度にドープされた低濃度層２１ａと、Ｎ型不純物が高濃度にドープされた高濃度層２１ｂとからなる。ドレイン２３は、ゲート電極１３の他方の側下であって、ドリフト層５の表面及びその近傍に形成されている。ドレイン２３は、Ｎ型不純物が高濃度にドープされた高濃度層からなる。
ドリフト層５は、ゲート電極１３下から、フィールド酸化膜６ｂ下を通って、ドレイン２３下にかけて設けられている。ドリフト層５は、ゲート電極１３下に配置されてゲート酸化膜１１と接する第１ドリフト層５ａと、ドレイン電流Ｉｄｓの電流経路において第１ドリフト層５ａとドレイン２３との間に配置された第２ドリフト層５ｂとからなる。この例では、第２ドリフト層５ｂは、第１ドリフト層５ａ下からドレイン２３下にかけて配置されている。第１ドリフト層５ａにおけるＮ型の不純物濃度をＮＡとし、第２ドリフト層５ｂにおけるＮ型の不純物濃度をＮＢとしたとき、ＮＡはＮＢよりも大きい値となっている（ＮＡ＞ＮＢ）。
低濃度不純物拡散層９は、ウェル拡散層３の内側であって、ソース２１とドリフト層５との間に設けられている。この低濃度不純物拡散層９は、ソース２１から離間し、且つ、第１ドリフト層５ａと接している。この低濃度不純物拡散層９におけるＰ型の不純物濃度は、ウェル拡散層３におけるＰ型の不純物濃度よりも低い。
また、フィールド酸化膜６ａ、６ｂ、６ｃは、シリコン基板上に設けられている。フィールド酸化膜６ａ、６ｂ、６ｃの厚さは、例えば３００〜１０００ｎｍである。後述するように、例えばＬＯＣＯＳ（local oxidation of silicon）法によって同時に形成されたシリコン酸化膜である。この例では、ゲート酸化膜１１よりも厚膜のフィールド酸化膜６ｂによって、ゲート電極１３とドレイン２３との間が隔てられている。これにより、ゲート電極１３とドレイン２３との間の耐圧ＢＶｄｇの向上と、当該間の容量Ｑｄｇの低減が図られている。次に、図１に示した半導体装置の製造方法について説明する。
（２）半導体装置の製造方法
図２（ａ）〜（ｄ）は、本発明の実施形態に係る半導体装置の製造方法を示す断面図である。図２（ａ）では、まず始めに、Ｐ型のシリコン基板１にＰ型のウェル拡散層３と、フィールド酸化膜６ａ、６ｂ、６ｃと、Ｎ型の第２ドリフト層５ｂとを順次形成する。ウェル拡散層３とドリフト層５ｂの形成は、それぞれ、フォトリソグラフィ技術及びイオン注入技術を用いて行う。また、フィールド酸化膜６ａ、６ｂ、６ｃの形成は、例えばＬＯＣＯＳ法を用いて行う。
次に、図２（ｂ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１上にレジストパターン３１を形成する。ここでは、ＭＯＳトランジスタのチャネルとなる領域の上方を開口し、それ以外の領域を覆う形状にレジストパターン３１を形成する。次に、このレジストパターン３１をマスクに、リン等のＮ型不純物をシリコン基板１にイオン注入する。
これにより、図２（ｂ）に示すように、第２ドリフト層５ｂの上部にＮ型不純物がドープされて第１ドリフト層５ａが形成される。また、このイオン注入工程では、第２ドリフト層５ｂの上部だけでなく、ウェル拡散層３の表面及びその近傍にもリン等のＮ型不純物がドープされて、ウェル拡散層３のＰ型が打ち消される。このため、ウェル拡散層３よりもＰ型の不純物濃度が低い、Ｐ型の低濃度不純物拡散層９が形成される。その後、レジストパターン３１を例えばアッシングして除去する。
次に、図２（ｃ）に示すように、フォトリソグラフィ技術を用いて、シリコン基板１上にレジストパターン３２を形成する。ここでは、低濃度不純物拡散層９の第１ドリフト層５ａから遠い側の上方を開口し、それ以外の領域（低濃度不純物拡散層９の第１ドリフト層５ａに近い側を含む）を覆う形状にレジストパターン３２を形成する。次に、このレジストパターン３２をマスクに、ボロン等のＰ型不純物をシリコン基板１にイオン注入する。これにより、図２（ｃ）に示すように、低濃度不純物拡散層９の第１ドリフト層５ａから遠い側の領域にＰ型不純物がドープされ、当該領域に含まれているＮ型が打ち消される。その結果、低濃度不純物拡散層９の当該領域は、Ｐ型の不純物濃度に関して、ウェル拡散層３と同等レベルまで高められる。その後、図２（ｃ）に示したレジストパターン３２を例えばアッシングして除去する。
次に、図２（ｄ）に示すように、シリコン基板１上にゲート酸化膜１１を形成する。ゲート酸化膜１１は、例えば、シリコン基板１を熱酸化することにより形成する。そして、このシリコン基板１上にゲート電極１３を形成する。ゲート電極１３は、例えば、ゲート酸化膜１１上にポリシリコン膜を堆積し、堆積したポリシリコン膜をパターニングすることにより形成する。ポリシリコン膜の堆積は例えばＣＶＤ（chemical vapor deposition）法で行う。また、ポリシリコン膜のパターニングは、例えば、フォトリソグラフィ技術とエッチング技術を用いて行う。
次に、ゲート電極１３をマスクに用いて、シリコン基板１にリン等のＮ型不純物をイオン注入して、ソースの低濃度層２１ａ（図１参照。）を形成する。続いて、ゲート電極１３の側面にサイドウォール１５（図１参照。）を形成する。そして、ゲート電極１３とサイドウォール１５とをマスクに用いて、シリコン基板１にリン又はヒ素等のＮ型不純物をイオン注入する。これにより、ソースの高濃度層２１ｂとドレイン２３とを形成する。
また、フォトリソグラフィ及びイオン注入技術を用いて、Ｐウェル拡散層にボロン等のＰ型不純物をイオン注入する。これにより、Ｐ型の高濃度不純物拡散層８（図１参照。）。なお、シリコン基板１に図示しないＰ型ＭＯＳトランジスタを形成する場合は、このＰ型ＭＯＳトランジスタのソース、ドレインの形成工程を利用して、高濃度不純物拡散層８を形成してもよい。以上の工程を経て、図１に示したＭＯＳトランジスタ１００が完成する。
（３）実施形態の効果
本発明の実施形態によれば、第１ドリフト層５ａ（即ち、チャネルとオーバーラップする、オーバーラップ領域）におけるＮ型の不純物濃度ＮＡは、第２ドリフト層５ｂ（即ち、オーバーラップしない領域）におけるＮ型の不純物濃度ＮＢよりも高い。このため、図３に示すように、ゲート酸化膜１１にホットキャリアｅ−が注入された場合でも、ドリフト層５のオーバーラップ領域は空乏化し難く、ドレイン電流Ｉｄｓが流れる電流経路が狭くなることを抑制することができる。従って、高耐圧型のＮ型ＭＯＳトランジスタ１００は、その線形領域において、Ｉｄｓ−Ｖｄｓ特性が変動することを抑制することができる。
また、オーバーラップ領域であるＮ型の第１ドリフト層５ａと、Ｐ型のウェル拡散層３との間には、ウェル拡散層３よりもＰ型の不純物濃度が低いＰ型の低濃度不純物拡散層９が設けられている。このため、オーバーラップ領域のソース側に形成される空乏層（図示せず）を、ソース側へさらに拡げることができる。これにより、オーバーラップ領域の耐圧の向上に寄与することができる。
（４）その他の実施形態
なお、上記の実施形態では、高耐圧型のＭＯＳトランジスタ１００がＮ型である場合を例に挙げて説明した。しかしながら、本発明において、高耐圧型のＭＯＳトランジスタは、Ｎ型に限定されるものでなく、Ｐ型であってもよい。例えば、図１において、ウェル拡散層３と、高濃度不純物拡散層８及び低濃度不純物拡散層９はそれぞれＮ型であり、ソース２１、ドレイン２３及びドリフト層５はそれぞれＰ型であってもよい。この場合も、オーバーラップ領域である第１ドリフト層５ａのＰ型不純物濃度が、オーバーラップ領域ではない第２ドリフト層５ｂのＰ型不純物濃度よりも高ければ、オーバーラップ領域は空乏化し難くなるため、上記の実施形態と同様の効果を奏する。
１ シリコン基板
３ ウェル拡散層
５ ドリフト層
５ａ 第１ドリフト層
５ｂ 第２ドリフト層
６ａ、６ｂ、６ｃ フィールド酸化膜
７ 不純物拡散層
８ 高濃度不純物拡散層
９ 低濃度不純物拡散層
１１ ゲート酸化膜
１３ ゲート電極
１５ サイドウォール
２１ ソース
２１ａ 低濃度層
２１ｂ 高濃度層
２３ ドレイン
３１、３２ レジストパターン
１００ 高耐圧型のトランジスタ

Claims (3)

  1. 半導体基板と、
    前記半導体基板上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記半導体基板のうちの前記ゲート電極の両側下に設けられた第１導電型のソース及びドレインと、
    前記半導体基板のうちの前記ゲート電極下から前記ドレインにかけて設けられた第１導電型のドリフト層と、を備え、
    前記ドリフト層は、
    前記ゲート電極下に配置されて前記ゲート絶縁膜と接する第１ドリフト層と、
    前記第１ドリフト層と前記ドレインとの間に配置された第２ドリフト層と、を有し、
    前記第１ドリフト層における第１導電型の不純物濃度は、前記第２ドリフト層における第１導電型の不純物濃度よりも高く、
    前記半導体基板のうちの前記ソースの下方から前記ドレインの下方にかけて設けられた第２導電型のウェル拡散層と、
    前記半導体基板のうちの前記ソースと前記ドリフト層との間に設けられ、前記ソースから離間し、且つ前記第１ドリフト層と接する第２導電型の不純物拡散層と、をさらに備え、
    前記不純物拡散層における第２導電型の不純物濃度は、前記ウェル拡散層における第２導電型の不純物濃度よりも低いことを特徴とする半導体装置。
  2. 前記半導体基板上に設けられて前記ゲート電極と前記ドレインとの間を隔てる絶縁膜、をさらに備え、
    前記絶縁膜は、前記ゲート絶縁膜よりも厚膜であることを特徴とする請求項１に記載の半導体装置。
  3. 半導体基板上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を形成する工程の後で、前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極を形成する工程の後で、前記半導体基板のうちの前記ゲート電極の両側下に第１導電型のソース及びドレインを形成する工程と、
    前記ゲート絶縁膜を形成する工程の前に、前記半導体基板のうちの前記ゲート電極が形成される領域下から前記ドレインが形成される領域にかけて、第１導電型のドリフト層を形成する工程と、を含み、
    前記ドリフト層を形成する工程では、
    前記ゲート電極下に配置されて前記ゲート絶縁膜と接することになる第１ドリフト層と、
    前記第１ドリフト層と前記ドレインとの間に配置されることになる第２ドリフト層と、を形成し、
    前記第１ドリフト層における第１導電型の不純物濃度を、前記第２ドリフト層における第１導電型の不純物濃度よりも高くし、
    前記ドリフト層を形成する工程の前に、前記半導体基板のうちの前記ソースが形成される領域の下方から前記ドレインが形成される領域の下方にかけて第２導電型のウェル拡散層を形成する工程と、
    前記ドリフト層を形成する工程と並行して、前記半導体基板のうちの前記ソースが形成される領域と前記ドリフト層との間に、前記ソースが形成される領域から離間し、且つ前記第１ドリフト層と接する第２導電型の不純物拡散層を形成する工程と、をさらに含み、
    前記不純物拡散層を形成する工程では、
    前記不純物拡散層における第２導電型の不純物濃度を、前記ウェル拡散層における第２導電型の不純物濃度よりも低くすることを特徴とする半導体装置の製造方法。
JP2012038978A 2012-02-24 2012-02-24 半導体装置及び半導体装置の製造方法 Expired - Fee Related JP5926576B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012038978A JP5926576B2 (ja) 2012-02-24 2012-02-24 半導体装置及び半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012038978A JP5926576B2 (ja) 2012-02-24 2012-02-24 半導体装置及び半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013175586A JP2013175586A (ja) 2013-09-05
JP5926576B2 true JP5926576B2 (ja) 2016-05-25

Family

ID=49268248

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012038978A Expired - Fee Related JP5926576B2 (ja) 2012-02-24 2012-02-24 半導体装置及び半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP5926576B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102164721B1 (ko) 2014-11-19 2020-10-13 삼성전자 주식회사 반도체 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3443355B2 (ja) * 1999-03-12 2003-09-02 三洋電機株式会社 半導体装置の製造方法
JP2000312002A (ja) * 1999-04-27 2000-11-07 Sanyo Electric Co Ltd 半導体装置とその製造方法
US6987052B2 (en) * 2003-10-30 2006-01-17 Agere Systems Inc. Method for making enhanced substrate contact for a semiconductor device
JP2009245998A (ja) * 2008-03-28 2009-10-22 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
JP5239548B2 (ja) * 2008-06-25 2013-07-17 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
JP5492610B2 (ja) * 2010-03-11 2014-05-14 パナソニック株式会社 半導体装置及びその製造方法
JP5374553B2 (ja) * 2011-08-01 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
JP2013175586A (ja) 2013-09-05

Similar Documents

Publication Publication Date Title
JP6048317B2 (ja) 炭化珪素半導体装置
JP6588685B2 (ja) 炭化ケイ素ｍｏｓｆｅｔセルの形成方法
US9478656B2 (en) Method for fabricating a field effect transistor with local isolations on raised source/drain trench sidewalls
CN107452738B (zh) 包括伪栅极结构的集成电路及其形成方法
US20110012132A1 (en) Semiconductor Device
JP5925740B2 (ja) トンネル電界効果トランジスタ
US9184287B2 (en) Native PMOS device with low threshold voltage and high drive current and method of fabricating the same
US10062704B2 (en) Buried-channel MOSFET and a surface-channel MOSFET of a same type and fabrication method thereof
KR101543792B1 (ko) 반도체 장치 및 그 제조 방법
US10910493B2 (en) Semiconductor device and method of manufacturing the same
JP2009272453A (ja) トランジスタ、半導体装置及びその製造方法
JP2016058626A (ja) 半導体装置およびその製造方法
CN106206578B (zh) 半导体结构及其制造方法
JPWO2008123491A1 (ja) 電離衝突によるキャリア増倍を用いた半導体素子及びその作製方法
JP2014053435A (ja) 半導体装置
US9484443B2 (en) Semiconductor device
JP5926576B2 (ja) 半導体装置及び半導体装置の製造方法
TWI453834B (zh) Semiconductor device and method for manufacturing semiconductor device
US10868115B2 (en) High voltage device and manufacturing method thereof
US20170263770A1 (en) Semiconductor device and manufacturing method of the same
JP5784652B2 (ja) 半導体装置
JP2010206096A (ja) 半導体装置及びその製造方法
KR20100020688A (ko) Ｌｄｍｏｓ 반도체 소자와 그 제조 방법
JP2010056216A (ja) 半導体装置およびその製造方法
KR100587605B1 (ko) 고전압 트랜지스터 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20141225

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20151225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160112

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160229

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160419

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160422

R150 Certificate of patent or registration of utility model

Ref document number: 5926576

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees