JPWO2008123491A1 - 電離衝突によるキャリア増倍を用いた半導体素子及びその作製方法 - Google Patents

Abstract

本発明は、インパクトイオン化ＭＯＳＦＥＴの特性ならびに信頼性を向上させることができ、かつ特性ばらつきを小さくできる構造及び製造方法を提供することを目的とする。インパクトイオン化ＭＯＳＦＥＴは、第１導電型半導体基板１１と、半導体基板１１の主面上に設けられた第２導電型の半導体層２１と、半導体層２１上に設けられた第２導電型のドレイン領域２２と、ドレイン領域２２上に設けられた第１導電型のチャネル領域２３と、チャネル領域２３上に設けられた第１導電型の電離衝突領域２３’と、電離衝突領域２３’上に設けられた第１導電型のソース領域２４と、チャネル領域２３の側面に設けられたゲート絶縁膜１５と、ゲート絶縁膜１５を介してチャネル領域２３と反対側に設けられたゲート電極３１を備え、チャネル領域２３及び電離衝突領域２３’は、真性半導体もしくはソース領域２４よりも不純物濃度が低くなっている（図１）。

Description

（関連出願についての記載）
本願は、先の日本特許出願２００７−０９２０８７号（２００７年３月３０日出願）の優先権を主張するものであり、前記先の出願の全記載内容は、本書に引用をもって繰込み記載されているものとみなされる。
本発明は、電離衝突によるキャリアのアバランシェ増倍を原理とするインパクトイオン化ＭＯＳＦＥＴとその製造方法に関する。

電離衝突（インパクトイオン化）によるキャリア（電子及び正孔）のアバランシェ増倍の原理を用いた半導体素子として、インパクトイオン化ＭＯＳＦＥＴが提案・研究されている。インパクトイオン化ＭＯＳＦＥＴは、アバランシェ増倍が発生すると、流れる電流が急激に増加する特性を半導体素子のオン−オフ特性の急峻化に応用した半導体素子で、ＭＯＳＦＥＴに代わる半導体開閉素子としての応用が期待されている。

これまで提案されているインパクトイオン化ＭＯＳＦＥＴであるプレーナ型の典型例については、非特許文献１に報告例及び作製例を認めることが出来る。

以下、図１１を参照して、インパクトイオン化ＭＯＳＦＥＴの構造及び動作原理を説明する。

図１１（Ａ）と図１１（Ｂ）は、プレーナ型のインパクトイオン化ＭＯＳＦＥＴの断面図である。図１１（Ａ）は、オフ状態の様子を、図１１（Ｂ）はオン状態の様子を示している。

図１１（Ａ）、（Ｂ）において、１０１は不純物濃度の低い半導体領域（ｉ領域）、１０２は素子分離領域、１０３はドレイン領域（高濃度ｎ型）、１０４はソース領域（高濃度ｐ型）、１０５はゲート酸化膜、１０６はゲート電極、である。

オフ状態（図１１（Ａ））では、ゲート絶縁膜（ゲート酸化膜）１０５の下にはチャネルは形成されていない。ドレイン電圧ＶＤがソース電圧ＶＳより高い電圧条件で、ドレイン−ソース間の電位差（ＶＤＳ）を増加させていくと、ほとんどの電圧はドレイン領域１０３とソース領域１０４間のｉ領域に加わり、ＶＤＳが十分大きくなると、ｉ領域は完全に空乏化される。このときのドレイン電流は、Ｐ−Ｉ−Ｎ接合の逆バイアス状態における逆方向飽和電流となるため、ほとんど流れない。

ＶＤＳをある程度高い電圧にした状態で、ゲート電圧ＶＧを大きくしていくと、ゲート絶縁膜１０５の下のｉ領域の表面付近が反転状態となり、チャネル２００が形成される。

これによって、ｉ領域に形成された空乏層の横方法の実効的な幅が狭くなるため、空乏層内の電界強度が強くなり、ソース領域１０４から空乏層に注入された電子がインパクトイオン化を発生させる。インパクトイオン化は、空乏層の中で連鎖的に発生（アバランシェ増倍）し、ドレイン電流は急激に増加する。この様子を図１１（Ｂ）に示す。

従って、ドレイン−ソース間電圧ＶＤＳは、チャネル２００が形成されていないときには、インパクトイオン化を発生させないが、チャネル２００が形成された場合にはインパクトイオン化が発生するような範囲に設定する必要がある。

インパクトイオン化を生じさせるために必要な電界強度（ＭＶ／ｃｍ）は、ｉ領域の材料によって決まり、バンドギャップが狭いほど必要な電界強度は小さくなる傾向がある。

以降、チャネル２００を形成するために必要なゲート電圧を「ゲートしきい電圧」と呼び、チャネル２００が形成された状態で、インパクトイオン化を発生させるために必要なドレイン−ソース間電圧ＶＤＳを「ドレインしきい電圧」と呼ぶ。

さらに、ドレイン領域１０３とソース領域１０４の間のｉ領域のうち、ゲート電圧の増加によってチャネルが形成される領域をチャネル領域、チャネルが形成されない方の領域を「電離衝突領域」と呼ぶ。

チャネル２００は、通常のＭＯＳＦＥＴと同様に、チャネル領域の表面付近にのみ形成される。

このため、チャネルの横方向の抵抗が大きく、ドレイン−ソース間に加えられた電圧のうちチャネル領域に加わる成分が大きくなり、電離衝突領域に実際に加わる電圧の比率は小さくなる。

さらに、チャネル２００がチャネル領域の表面付近にのみ形成されるため、電離衝突領域の電界強度も表面付近が最も大きくなり、ほとんどのインパクトイオン化は、電離衝突領域の表面付近で発生する。

このため、インパクトイオン化によって発生したエネルギーの高いキャリアが、ゲート酸化膜１０５の直下を流れることになり、ゲート酸化膜１０５へのキャリア注入によるゲートしきい電圧を変動させる原因となる。

ドレインしきい電圧は、ｉ領域の材料と長さによって大きく変わり、バンドギャップの小さい半導体を用いるほど低電圧化することが出来る。

ｉ領域の長さは、短いほどドレインしきい電圧を低電圧化することが出来るが、電離衝突領域の長さを短くする方がチャネル領域の長さを短くするよりも低電圧化の効果は大きい。

電離衝突領域とソース領域１０４との境界における不純物濃度の勾配によっても、ドレインしきい電圧は影響を受ける。

この勾配は急峻なほどドレインしきい電圧の低電圧化には望ましい。この勾配が緩やかな場合には、不純物濃度が変化している領域での電界強度が弱くなるため、インパクトイオン化の生じる領域が狭くなる。従って、この場合には、オン時のドレイン電流の減少も問題となる。

チャネル領域の実効的な長さは、ゲート電極１０６のゲート長と、ドレイン領域１０３とｉ領域との境界のドレイン領域１０３側の濃度勾配によって影響を受ける。

濃度勾配が緩やかであるほど、チャネル領域の実行的な長さは大きくなる。チャネル領域の実効的な長さが短いほど、ドレイン−ソース間電圧ＶＤＳのうちチャネル領域に加わる電圧が少なくなるため、ドレインしきい電圧を低電圧化できる。

これより、ドレイン領域１０３とｉ領域との境界のドレイン領域１０３側の濃度勾配は、急峻なほど望ましい。

以上の説明より、インパクトイオン化ＭＯＳＦＥＴにおいて、チャネル領域及び電離衝突領域の長さと、ドレイン領域１０３とｉ領域、ソース領域１０４とｉ領域との境界での不純物濃度の急峻性が、動作電圧の低電圧化、特性ばらつきの低減のために重要であることが分かる。

以下、図１２を参照しながら、従来のインパクトイオン化ＭＯＳＦＥＴの製造方法と、その問題点を説明する。図１２（Ａ）、図１２（Ｃ）、図１２（Ｅ）、図１２（Ｇ）は、それぞれ、図１２（Ｂ）、図１２（Ｄ）、図１２（Ｆ）、図１２（Ｈ）の平面図のＸ−Ｘ’断面を示しており、製造工程を工程順に示した断面図である。

不純物濃度の低いシリコン基板１に、通常のＭＯＳＦＥＴで用いられるのと同様の方法で、素子分離領域２を形成する。その上に、ゲート絶縁膜５’、ゲート電極膜６’を成膜する。さらにその上に、フォトリソグラフィー技術を用いて、ゲート電極の形状加工のためのレジストマスク７を形成する（図１２（Ａ）、図１２（Ｂ））。

上記インパクトイオン化ＭＯＳＦＥＴの動作原理で説明したように、レジストマスク７の寸法は、ドレインしきい電圧の大きさ及びばらつきにとって非常に重要である。

レジストマスク７をマスクとしてゲート電極膜６’及びゲート絶縁膜５’をエッチングして、ゲート電極６及びゲート絶縁膜５を形成する。レジストマスク７を除去した後、改めてドレイン領域３形成のためのイオン注入マスクとして、レジストマスク８を形成する（図１２（Ｃ）、図１２（Ｄ））。

レジストマスク８の端は、ゲート電極６の上に形成される必要があり、微細化によってゲート長が短くなるに従い、より精度の高いフォトリソグラフィー技術が必要となる。

レジストマスク８をマスクとして、ｎ型不純物（ヒ素、燐など）をイオン注入し、レジストマスク８を除去した後、改めてソース領域４形成のためのイオン注入マスクとして、レジストマスク９を形成する（図１２（Ｅ）、図１２（Ｆ））。

レジストマスク９の端とゲート電極６との距離が、電離衝突領域の長さとなるため、前記レジストマスク８の形成と同様に、微細化に伴ってより精度の高いフォトリソグラフィー技術が必要となる。

レジストマスク９をマスクとして、ｐ型不純物（ボロン、ＢＦ２など）をイオン注入し、レジストマスク９を除去した後、不純物活性化のためのアニールを施す（図１２（Ｇ）、図１２（Ｈ））。

図１２（Ｇ）、図１２（Ｈ）の工程以降、層間絶縁膜の成膜、コンタクトホールの形成、配線の形成を経てインパクトイオン化ＭＯＳＦＥＴは作製されるが、この工程は、通常のＭＯＳＦＥＴと同様である。

Ｋ．Ｇｏｐａｌａｋｒｉｓｈｎａｎ，Ｐ．Ｂ．Ｇｒｉｆｆｉｎ ａｎｄ Ｄ．Ｐｌｕｍｍｅｒ，ＩＥＥＥ ＩＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ，２００２，ｐｐ．２８９−２９２．

以上の非特許文献１の開示事項は、本書に引用をもって繰り込み記載されているものとする。以下に本発明による関連技術の分析を与える。
上記した、従来のプレーナ型のインパクトイオン化ＭＯＳＦＥＴでは、チャネルがチャネル領域の表面近傍にのみ形成されるため、チャネルの抵抗が大きく、インパクトイオン化を発生させるために必要なソース‐ドレイン間電圧を小さくできない、という問題がある。

さらに、チャネルがチャネル領域の表面近傍にのみ形成されるということは、電離衝突領域の電界分布が深さ方向に一様ではなく、表面に近いほど電界強度が強くなる、という結果をもたらす。このため、インパクトイオン化は電離衝突領域の表面付近でのみ集中的に発生し、ゲート絶縁膜へのホットキャリア注入による信頼性低下が問題となる。

さらに、上記インパクトイオン化ＭＯＳＦＥＴの動作原理で説明したように、ドレイン領域とｉ領域、ソース領域とｉ領域との境界での不純物濃度の急峻性が、電気特性上重要であるが、従来のプレーナ型インパクトイオン化ＭＯＳＦＥＴ構造及び製造方法では、イオン注入によって、不純物領域の形成を行っているため、急峻なプロファイルを持つ境界を作製することが難しい、という問題がある。

さらに、従来のプレーナ型インパクトイオン化ＭＯＳＦＥＴの構造及び製造方法では、ゲート長及び電離衝突領域の最小寸法は、フォトリソグラフィー技術の精度で決まる。

このため、微細化に伴い露光装置を始めとするフォトリソグラフィー装置のために高額な設備投資が必要となる。

したがって、本発明は上記事情を鑑みてなされたものであり、その目的は、チャネルの抵抗値を下げ、インパクトイオン化を発生させるために必要なソース‐ドレイン間電圧を下げられるようにする半導体装置を提供することにある。

本発明の他の目的は、ゲート絶縁膜の信頼性を向上させる半導体装置を提供することにある。

本発明の他の目的は、ゲート絶縁膜へのキャリアの注入を低減して、ゲート絶縁膜の信頼性を向上させる半導体装置を提供することにある。

本発明の他の目的は、不純物領域の境界を急峻に作製可能とする製造方法を提供することにある。

本発明の他の目的は、ドレインしきい電圧の低電圧化を行い、かつチャネル領域の長さ及び電離衝突領域の長さの寸法ばらつきの低減を行う製造方法を提供することにある。

本発明の他の目的は、微細化のための設備投資に掛かるコストを低減する製造方法を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面（アスペクト）に係る半導体素子は、第１の導電型（例えばｐ型）を有する半導体基板と、前記半導体基板の主面上に設けられた第２導電型（例えばｎ型）の第１の半導体領域と、前記第１の半導体領域上に設けられた第２導電型の第２の半導体領域（ドレイン領域）と、前記第２の半導体領域（ドレイン領域）上に設けられた第１導電型又は真性半導体である、第３の半導体領域（チャネル領域と、前記チャネル領域上に設けられた電離衝突領域）と、前記第３の半導体領域の電離衝突領域の上に設けられた第１導電型の第４の半導体領域（ソース領域）と、前記第３の半導体領域のチャネル領域の側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域と反対側に設けられたゲート電極とを備えたインパクトイオン化ＭＯＳＦＥＴであって、前記第３の半導体領域（チャネル領域及び前記電離衝突領域）の不純物濃度は前記第４の半導体領域（ソース領域）の不純物濃度よりも低いことを特徴とする。この発明は特許請求の範囲の請求項１に対応する。

本発明において、前記ゲート電極の下面が、前記第２の半導体領域と前記第３の半導体領域のチャネル領域との境界と同じ高さであるか、又は、前記境界の下にある。

本発明の他の側面に係る半導体素子は、第２の導電型（例えばｎ型）の半導体基板と、前記半導体基板の主面上に設けられた第１導電型（例えばｐ型）の第１の半導体領域と、前記第１の半導体領域上に設けられた第１導電型の第１の半導体領域（ソース領域）と、前記第２の半導体領域（ソース領域）上に設けられた、第１導電型又は真性半導体である、第３の半導体領域（電離衝突領域と、前記電離衝突領域上に設けられたチャネル領域）と、前記第３の半導体領域のチャネル領域上に設けられた第２導電型（ｎ型）の第４の半導体領域（ドレイン領域）と、前記第３の半導体領域の前記チャネル領域の側面に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域と反対側に設けられたゲート電極とを備えたインパクトイオン化ＭＯＳＦＥＴであって、前記第３の半導体領域（チャネル領域及び前記電離衝突領域）の不純物濃度は前記ソース領域の不純物濃度よりも低いことを特徴とする。この発明は、特許請求の範囲の請求項３の発明に対応する（なお、請求項３では、半導体基板を第１導電型（例えばｎ型）、第１、第２の半導体領域を第２導電型（例えばｐ型）、第３の半導体領域を第１導電型又は真性半導体、第４の半導体領域を第１導電型と表記している）。

本発明においては、前記ゲート電極の上面が、前記第４の半導体領域と前記第３の半導体領域のチャネル領域の境界と同じ高さであるか、又は前記境界の上にある。

本発明において、前記ゲート電極は、前記ゲート絶縁膜を介して、前記第３の半導体領域のチャネル領域の側面に沿って周囲を囲む構成としてもよい。

本発明において、前記ゲート電極を複数備え、複数の前記ゲート電極は、前記ゲート絶縁膜を介して前記第３の半導体領域のチャネル領域の反対側に形成されている、構成としてもよい。

本発明において、前記第３の半導体領域の電離衝突領域及び前記第４の半導体領域の、基板垂直方向から見たときの形状を、円形又は楕円形としてもよい。

本発明において、前記第３の半導体領域の、基板垂直方向から見たときの形状を、長方形又は多角形としてもよい。

本発明において、前記第１の半導体領域のうち、前記第２の半導体領域が形成される領域を除いた領域がシリサイド化してもよい。

本発明において、前記第２の半導体領域の膜厚を５ｎｍ〜５０ｎｍとしてもよい。

本発明において、前記第３の半導体領域の膜厚を５０ｎｍ〜１００ｎｍとしてもよい。

本発明において、前記第４の半導体領域の膜厚を１０ｎｍ〜５０ｎｍとしてもよい。

本発明において、前記第４の半導体領域と前記第３の半導体領域の境界において、不純物濃度が変化する領域の長さを５ｎｍ以下としてもよい。

本発明において、前記第４の半導体領域と前記第３の半導体領域の境界において、不純物濃度が変化する領域の長さを２．５ｎｍ以下としてもよい。

本発明において、前記第２の半導体領域と前記第３の半導体領域の境界において、不純物濃度が変化する領域の長さを１０ｎｍ以下としてもよい。

前記第２の半導体領域と前記第３の半導体領域の境界において、不純物濃度が変化する領域の長さを２．５ｎｍ以下としてもよい。

本発明において、前記不純物濃度が変化する領域の長さは、例えば０．５４ｎｍ以上とされる。

本発明の別の側面において、前記第４の半導体領域（ソース領域）と前記第３の半導体領域の電離衝突領域の境界が、前記第３の半導体領域（電離衝突領域）に向かって凸型の形状としてもよい。

本発明において、前記第１の半導体領域の不純物濃度を５×１０^１８ｃｍ^−３以上としてもよい。

本発明において、前記第２の半導体領域の不純物濃度を１×１０^１９ｃｍ^−３以上としてもよい。

本発明において、前記第４の半導体領域の不純物濃度を１×１０^１９ｃｍ^−３以上としてもよい。なお、本発明において、上記した第１、第２、第４の半導体領域に関する不純物濃度は例えば１×１０^２１ｃｍ^−３以下とされる。

本発明において、前記第３の半導体領域の不純物濃度を１×１０^１７ｃｍ^−３以下としてもよい。

さらに本発明の別の側面において、前記ドレイン領域、前記チャネル領域、前記電離衝突領域及び前記ソース領域は、シリコンよりバンドギャップの狭い半導体からなる。

本発明においては、前記ドレイン領域、前記チャネル領域、前記電離衝突領域及び前記ソース領域は、それぞれ別々の単元素半導体（Ｓｉ、Ｇｅ、など）もしくは複数の元素で構成される半導体（ＳｉＧｅ、ＧｅＳｎ、など）であっても良く、複数の元素で構成される半導体を用いた電極もしくは領域において、その組成比を基板と垂直方向に次第に変化させるようにしても良い。

本発明においては、前記ゲート電極は、前記チャネル領域の反対側のみならず、その一部が前記ゲート絶縁膜を介して前記ドレイン領域の一部の反対側に設けられるような構造としても良い。

本発明の１つの側面に係る製造方法によれば、第１導電型の半導体基板の一主面に、第２導電型の不純物領域を形成する工程と、
前記半導体基板及び前記不純物領域の上に、第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜の上に、導電膜を形成して、レジストマスク技術とエッチング技術によりゲート電極膜の形状を加工する工程と、
前記ゲート電極膜及び前記第１の層間絶縁膜の上に、第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜、前記ゲート電極膜、及び、前記第１の層間絶縁膜を貫通して、前記第２導電型の不純物領域まで達するホールを形成する工程と、
表面全体をダミー膜で覆った後に、エッチバックを行って、前記ホールの側面にダミー膜の側壁を残す工程と、
前記ホールの内部に半導体をエピタキシャル成長させる工程と、
前記ダミー膜で形成した側壁を選択的に除去する工程と、
前記エピタキシャル成長した半導体の露出した部分に、絶縁膜を形成すると共に、前記ダミー膜を除去した後の空隙を前記絶縁膜で埋める工程と、
前記第２の層間絶縁膜の表面から前記ゲート電極まで達する第１のビアホールを形成する工程と、
前記第２の層間絶縁膜の表面から前記第２導電型の不純物領域まで達する第２のビアホールを形成する工程と、
前記エピタキシャル成長した半導体材料の表面の絶縁膜のみを除去して、前記半導体表面を露出させる工程と、
前記第１のビアホール、前記第２のビアホール及び前記露出させた半導体の表面に電極を形成する工程を含む。

本発明に係る製造方法においては、前記ホールの内部に半導体をエピタキシャル成長させる工程が、
前記ホール内に、ドレイン領域をなす第２導電型の第２の半導体領域と、
前記第２の半導体領域上に設けられ、チャネル領域及び電離衝突領域をなす第１導電型又は真性半導体である第３の半導体領域と、
前記第３の半導体領域上に設けられ、ソース領域をなす第１導電型の第４の半導体領域と、
をそれぞれ順にエピタキシャル成長させる工程を含み、前記第３の半導体領域の不純物濃度は、前記第４の半導体領域の不純物濃度よりも低い。

本発明に係る製造方法においては、前記ホールの内部に半導体をエピタキシャル成長させる工程が、
前記ホール内に、ソース領域をなす第２導電型の第２の半導体領域と、
前記第２の半導体領域上に設けられ、チャネル領域及び電離衝突領域をなす第１導電型又は真性半導体である第３の半導Ｎ体領域と、
前記第３の半導体領域上に設けられ、ドレイン領域をなす第１導電型の第４の半導体領域と、をそれぞれ順にエピタキシャル成長させる工程を含み、前記第３の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度よりも低い。

あるいは、本発明に係る製造方法においては、前記製造方法の前記ホールの内部に半導体をエピタキシャル成長させる工程につづいて
前記エピタキシャル成長した半導体の表面を、中心部が窪むようにエッチングする工程と、
前記エッチングした部分に新たに半導体をエピタキシャル成長させる工程と、
前記ダミー膜で形成した側壁のみを選択的に除去する工程と、
前記エピタキシャル成長した半導体の露出した部分に、酸化により絶縁膜を形成すると共に、前記ダミー膜を除去した後の空隙をその絶縁膜で埋める工程と、
を含み、つづいて、前記第２の層間絶縁膜の表面から前記ゲート電極まで達する第１のビアホールを形成する工程以降を行うようにしてもよい。

上記した構成の本発明によれば、チャネルの抵抗値を下げ、インパクトイオン化を発生させるために必要なソース‐ドレイン間電圧を下げることができる。

本発明によれば、チャネル領域の電界分布が均一化され、チャネル領域全体にチャネルが形成されるようになる。また、これにより電離衝突領域の電界分布も均一化されるため、電離衝突領域全体でインパクトイオン化が発生するようになる。このため、ゲート絶縁膜の信頼性を向上させる。

さらに、本発明によれば、ソース領域と電離衝突領域との境界の形状を、電離衝突領域に向かって凸型の形状にすることによって、電界を電離衝突領域の中央部分に集中させることが出来るので、インパクトイオン化によって生じたキャリアがチャネル領域の中央部分を流れるようになる。このため、ゲート絶縁膜から離れた位置を流れるキャリアが増えるため（ゲート絶縁膜へのキャリアの注入を低減し）、ゲート絶縁膜の信頼性を向上させる。

本発明によれば、第４の半導体領域と第３の半導体領域の不純物領域の境界を急峻に作製することが出来る。

本発明によれば、ゲート長、チャネル領域の長さ及び電離衝突領域の長さを、短くかつ精度良く作製することが出来る。従って、ドレインしきい電圧が小さくなると共に、ゲートしきい電圧及びドレインしきい電圧のばらつきが小さいインパクトイオン化ＭＯＳＦＥＴが得られる。すなわち、微細化のための寸法の縮小は、基板垂直方向からみたときのエピタキシャル層の寸法のみにすることができる。

本発明によれば、高精度なフォトリソグラフィー設備が必要な工程が少なくなることから、微細化に伴う設備投資及び露光マスク等、微細化のための設備投資に掛かるコストを低減する。すなわち、本発明によれば、ゲート長及びチャネル領域、電離衝突領域の長さを膜厚で制御することによって、フォトリソグラフィー精度で寸法を決める場合に比べて、より小さく、より精度良く作製することが出来る。

（Ａ）及び（Ｂ）は本発明の第１の実施の形態の平面及び断面構造を示す図である。 （Ａ）〜（Ｄ）は本発明の第１、第２の実施の形態の半導体装置の断面を製造工程順に示す図である。 （Ａ）〜（Ｄ）は本発明の第１の実施の形態の半導体装置の断面を製造工程順に示す図である。 （Ａ）及び（Ｂ）は本発明の第２の実施の形態の平面及び断面構造を示す図である。 （Ａ）〜（Ｃ）は本発明の第２の実施の形態の半導体装置の断面を製造工程順に示す図である。 （Ａ）〜（Ｃ）は本発明の第２の実施の形態の半導体装置の断面を製造工程順に示す図である。 （Ａ）及び（Ｂ）は本発明の第３の実施の形態の平面及び断面構造を示す図である。 （Ａ）及び（Ｂ）は本発明による第４の実施の形態の平面及び断面構造を示す図である。 本発明の第５の実施の形態の平面構造を示す図である。 （Ａ）及び（Ｂ）は本発明の第６の実施の形態の平面及び断面構造を示す図である。 （Ａ）及び（Ｂ）は従来の典型的なインパクトイオン化ＭＯＳＦＥＴの断面構造図及び動作原理を説明する図である。 （Ａ）及び（Ｂ）、（Ｃ）及び（Ｄ）、（Ｅ）及び（Ｆ）、（Ｇ）及び（Ｈ）、従来のインパクトイオン化ＭＯＳＦＥＴの平面及び断面を製造工程順に示す図である。

符号の説明

１ シリコン基板
２ 素子分離領域
３ ドレイン領域
４ ソース領域
５ ゲート絶縁膜
５’ ゲート絶縁膜
６ ゲート電極
６’ ゲート電極膜
７ レジストマスク
８ レジストマスク
９ レジストマスク
１１、１１’ 半導体基板
１２、１３ 層間絶縁膜
１５ ゲート絶縁膜
１５’ 酸化膜層
１８ ダミーゲート絶縁膜側壁
１８’ ダミーゲート絶縁膜
２１、２１’ 第１半導体領域
２２ 第２半導体領域
２３、２３’ 第３半導体領域
２４ 第４半導体領域
３１、３２ ゲート電極
３１’ ポリシリコン膜
４１ ソース配線
４２ ドレイン配線
４３、４４ ゲート配線
５２〜５４ ビアホール
６１ シリサイド層
１０１ 不純物濃度の低い半導体領域（ｉ領域）
１０２ 素子分離領域
１０３ ドレイン領域
１０４ ソース領域
１０５ ゲート酸化膜
１０６ ゲート電極
１２３ 第３半導体領域
２００ チャネル

図面を参照して、本発明の実施の形態を説明する。以下の各図において、同一の要素には同一の参照符号を付し、重複する説明は適宜省略するものとする。

＜第１の実施の形態＞
本発明の第１の実施の形態のインパクトイオン化ＭＯＳＦＥＴについて説明する。図１（Ａ）は、本発明の第１の実施の形態のｎ型インパクトイオン化ＭＯＳＦＥＴの構成を示す平面図であり、図１（Ｂ）は、図１（Ａ）に示すｎ型インパクトイオン化ＭＯＳＦＥＴのＡ−Ａ’線の断面を模式的に示した図である。

本実施の形態のインパクトイオン化ＭＯＳＦＥＴは、半導体基板１１の主面上に形成された第１半導体領域２１と、第１半導体領域２１の上に設けられた第２半導体領域２２（ドレイン領域）、第２半導体領域２２の上に設けられた第３半導体領域２３（チャネル領域）及び２３’（電離衝突領域）、第３半導体領域２３’の上に形成された第４半導体領域２４（ソース領域）及び、ゲート絶縁膜１５、ゲート絶縁膜１５を介して第３半導体領域２３と反対側に形成されたゲート電極３１とを有している。

半導体基板１１は例えばｐ型にドーピングされたシリコン基板であり、そのドーピング濃度は、１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３程度である。

半導体基板１１の主面上には、ｎ型にドーピングされた第１半導体領域２１が形成されている。第１半導体領域２１は、半導体基板１１へのｎ型不純物イオンの注入と活性化アニールによって形成される。第１半導体領域２１の抵抗値は低いほどＶＤＳのうち電離衝突領域に実際に加わる電圧が大きくなるので、第１半導体領域２１の厚さは出来るだけ厚く、かつ高濃度にドーピングされることが望ましい。例えば、厚さ１００ｎｍ程度、ドーピング濃度５×１０^１８ｃｍ^−３以上が望ましい。

第１半導体領域２１の上には、下から順番に、
ドレイン領域としての第２半導体領域２２、
チャネル領域及び電離衝突領域としての第３半導体領域２３及び２３’、
ソース領域としての第４半導体領域２４が、
基板と垂直方向に形成されている。

第１半導体領域２１及び第２半導体領域２２は、同一の導電型にドーピングされており、その境界ではオーミック接触が形成されている。

なお、半導体領域２２、２３、２３’及び２４の平面形状は、鋭角部への電界集中により、電離衝突領域内で均一にインパクトオン化が発生しなくなること避けるため、円形もしくは楕円形であることが望ましい。

しかし、平面的な限られた面積の範囲で、電流が流れる領域を増やすことを目的として、多角形やその他の形状にしても良い。

また、図１（Ｂ）に示す例では、断面形状は垂直であるが、これに限定されるものではなく、テーパーをつけることによって、上部になるほど広くしたり、逆に小さくなるようにしても良い。

半導体領域２２、２３、２３’及び２４は、例えばシリコンのエピタキシャル成長によって形成されており、不純物ドーピングはエピタキシャル成長と同時に行われる。

第２半導体領域２２は、ｎ型にドーピングされており、その抵抗値は出来るだけ小さい方が望ましい。このため、ドーピング濃度は出来るだけ多く、膜厚は出来るだけ薄い方が望ましいが、膜厚を薄くしすぎると、ゲート電極３１と第１半導体領域２１との間の絶縁性が確保できなくなる。これらより、ドーピング濃度１×１０^１９ｃｍ^−３以上、膜厚５ｎｍ〜５０ｎｍ程度が望ましい。

第３半導体領域２３及び２３’は、真性半導体もしくはｐ型にドーピングされており、そのドーピング濃度は、チャネル領域にチャネルが形成されていないときには、第３半導体領域２３及び２３’が完全に空乏化するように低くしておく必要がある。Ｓｉの階段接合を考えると、薄い方の濃度が１×１０^１７ｃｍ^−３のときの最大空乏層幅は約１００ｎｍとなる。これより、第３半導体領域２３及び２３’のドーピング濃度は、１×１０^１７ｃｍ^−３以下が望ましく、出来れば真性半導体であることが望ましい。

第４半導体領域２４は、ｐ型にドーピングされており、そのドーピング濃度は、第２半導体領域２２の抵抗値の場合と同じ理由により、出来るだけ多く、膜厚は出来るだけ薄い方が望ましいが、後の工程で行われるゲート絶縁膜１５の形成で消費される膜厚とエッチバックに対するプロセスマージンを確保する必要があるため、ドーピング濃度１×１０^１９ｃｍ^−３以上、膜厚５ｎｍ〜５０ｎｍ程度が望ましい。

なお、第１半導体領域２１、第２半導体領域２２、第４半導体領域２４のドーピング濃度は、基板に生じる欠陥等を考慮して、例えば１×１０^２１ｃｍ^−３以下とする。

第３半導体領域２３及び２３’を合わせた膜厚は、必要なドレインしきい電圧及び、チャネルが形成されていないときのドレイン−ソース間耐圧の設計によって変わる。

ドレインしきい電圧の低電圧化としては、膜厚は薄い方が望ましいが、薄すぎるとインパクトイオン化によるキャリアのアバランシェ増倍が生じる距離が短くなるので、オン時のドレイン電流が低下してしまう。これらを考慮すると、５０ｎｍ〜１００ｎｍ程度が望ましい。

第３半導体領域２３’と第４半導体領域２４との境界での不純物濃度の勾配は、ドレインしきい電圧の低電圧化のためには、より急峻である方が望ましい。上述したように、第４半導体領域２４の望ましい膜厚は１０ｎｍ〜５０ｎｍ程度であり、プロセスマージン確保の観点から、境界における不純物濃度が変化する領域の長さは、例えば５ｎｍ以下が望ましい。

さらには、第３半導体領域２３及び２３’を合わせた膜厚が５０ｎｍの場合の５％以下にすることが出来れば、エピタキシャル成長における不純物濃度がばらついた場合でも、その影響を５％以下に抑えることができるので、境界における不純物濃度が変化する領域の長さが２．５ｎｍ以下であることが望ましい。なお、境界における不純物濃度が変化する領域の長さの下限は０．５４ｎｍ以上とされる（０．５４ｎｍはシリコン基板として用いられる（００１）における原子間隔に対応している）。

第３半導体領域２３と第２半導体領域２２の境界における、第２半導体領域２２側の不純物濃度が変化する領域の長さは、ドレインしきい電圧の低電圧化及び耐圧の点から、より短い方が望ましい。上述したように、第２半導体領域２２の膜厚は５０〜５ｎｍ程度が望ましいことから、不純物濃度が変化する領域の長さは１０ｎｍ以下が望ましい。さらには、最低膜厚が５ｎｍ程度であることを考慮すると、２．５ｎｍ以下がより望ましい。

上記エピタキシャル層はシリコンであるが、電離衝突領域の材料としてバンドギャップの小さいものを用いることによって、インパクトイオン化が生じる電界を小さく出来るので、上記エピタキシャル層に、Ｇｅ、ＳｉＧｅ、Ｓｎ、ＧｅＳｎ、ＳｉＧｅＳｎを用いても良い。

ゲート絶縁膜１５は、例えば半導体領域２２、２３、２３’及び２４の側面を熱酸化することによって形成された熱酸化膜（ＳｉＯ_２膜）である。ゲート絶縁膜１５の厚さは、インパクトイオン化ＭＯＳＦＥＴを駆動するときのゲート電圧によって変わるが、例えば数ｎｍ程度である。

ゲート電極３１は、ゲート絶縁膜１５を介して第３半導体領域２３の周りに設けられている。

後に作製方法のところで詳しく述べるが、ゲート絶縁膜１５は熱酸化によって形成されるため、ゲート電極３１の材料は熱酸化の温度でも安定している必要がある。このため、ゲート電極３１はポリシリコンもしくはアモルファスシリコンが望ましい。

さらに、上述したようにエピタキシャル層の材料としてシリコン以外の材料（Ｇｅ、ＳｉＧｅ、Ｓｎ、ＧｅＳｎ、ＳｉＧｅＳｎ）を用いた場合には、ゲート電極３１の材料も同様のものを用いた方が、プロセスが容易となるため、望ましい。

また、ゲート電極３１の上部の高さは、第４半導体領域２４の下部の高さより低くなっており、ゲート電極３１の上部の高さと第４半導体領域２４の下部の高さの差として、電離衝突領域の長さＬＩが決められる。

また、チャネル領域の長さＬＧは、第２半導体領域２２の上部から第３半導体領域２３’の下部まで、となる。

ＬＩが大きすぎると、インパクトイオン化を発生させるために必要なドレイン−ソース間電圧が大きくなりすぎる問題がある。

一方、ＬＩが小さすぎると、キャリアがアバランシェ増倍される距離が短くなるため、オン電流の低下につながる。

図１（Ｂ）では、ゲート電極３１の底部の高さを、第３半導体領域２３と第２半導体領域２２との境界の高さと一致させる例が示されているが、この関係（高さ関係）は、かかる構成にのみ限定されるものでないことは勿論である。

ゲート電極３１の底部の高さが、第３半導体領域２３と第２半導体領域２２との境界より下になっても良い。

半導体領域２２、２３、２３’、２４及びゲート電極３１、第１半導体領域２１は、層間絶縁膜１２及び層間絶縁膜１３で覆われている。層間絶縁膜１２及び１３は、例えばプラズマＣＶＤ法によって形成される酸化珪素膜や窒化珪素膜である。

層間絶縁膜１２及び１３は、同一種の膜である必要はなく、例えば層間絶縁膜１２は酸化珪素、層間絶縁膜１３は窒化珪素膜などのように異なっていても良い。

層間絶縁膜１２の厚さは、例えば５０ｎｍ程度であり、より好ましくは、層間絶縁膜１２の耐圧がインパクトイオン化ＭＯＳＦＥＴの耐圧以上になるように設定される。

層間絶縁膜１３の厚さは、ＬＩと第４半導体領域２４の厚さの合計になるように設定される。

層間絶縁膜１２及び１３には、第１半導体領域２１から層間絶縁膜１３の表面に達するビアホール５２が形成されている。第１半導体領域２１は、ビアホール５２の内部及び層間絶縁膜１３の上に形成されたドレイン配線４２と接続されている。

さらに、層間絶縁膜１３には、ゲート電極３１から層間絶縁膜１３の表面に達するビアホール５３が形成されている。ゲート電極３１は、ビアホール５３の内部及び層間絶縁膜１３の上に形成されたゲート配線４３と接続されている。

第４半導体領域２４の上部は、層間絶縁膜１３の表面に達しており、第４半導体領域２４は、層間絶縁膜１３の上に形成されたソース配線４１と接続されている。

なお、第４半導体領域２４の上部と層間絶縁膜１３の上部の高さは、必ずしも一致させる必要はなく、第４半導体領域２４が層間絶縁膜１３の上部から突き出してソース配線４１と接続される構成としても良い。

一方、第４半導体領域２４の上面が層間絶縁膜１３の上面より低い場合には、第４半導体領域２４の上面から層間絶縁膜１３の上面に達するビアホールを形成して、ソース配線４１と接続される構成としても良い。

本実施の形態におけるインパクトイオン化ＭＯＳＦＥＴは、半導体基板１１及び半導体領域２１、２２、２３、２３’、２４を備えたインパクトイオン化ＭＯＳＦＥＴであるが、エピタキシャル層にシリコン以外の材料を用いた場合には、プロセスが容易となることから、エピタキシャル層で用いた材料と同じ材料の半導体基板を用いることが望ましい。

本実施の形態におけるインパクトイオン化ＭＯＳＦＥＴの平面形状は、ビアホール５２及び５３、第４半導体領域（高濃度ｐ型エピタキシャル層）２４の最上部が同一直線上に並ぶ場合のみに限定されるものでないことは勿論である。

上記で説明したように、本発明によるインパクトイオン化ＭＯＳＦＥＴの構造では、ゲート電極３１が第３半導体領域２３を取り囲むように配置されているため、従来のプレーナ型インパクトイオン化ＭＯＳＦＥＴに比べて、ゲート電圧の印加効率が大きくなる。

また、チャネル領域内の電界分布も一様になる。

このため、形成されるチャネルの抵抗値が下がり、電離衝突領域に効率良く電圧を加えることが出来るようになる。

さらに、電離衝突領域全域でインパクトイオン化が発生するようになるため、ゲート酸化膜に注入されるキャリアが減少する効果が得られる。

さらに、本発明によるインパクトイオン化ＭＯＳＦＥＴの構造にすることによって、ドレインしきい電圧を決める寸法要因であるゲート長、チャネル領域の長さ及び電離衝突層の長さを、フォトリソグラフィー技術を用いることなく決定することが可能となる。

特に、チャネル領域の長さ及び電離衝突層の長さはエピタキシャル成長により制御することが可能であり、数原子層オーダーでの膜厚制御が可能となることから、フォトリソグラフィー技術を用いる場合に比べ、ドレインしきい電圧のばらつきを小さくすることが出来る。

さらに、本実施の形態におけるインパクトイオン化ＭＯＳＦＥＴの微細化は、基板垂直方向からみたときの各エピタキシャル層の寸法のみを小さくすることで実現できる。

このため、高価なフォトリソグラフィー装置や露光マスクは、エピタキシャル成長を行う領域の寸法を決定する露光工程にのみ用いれば良く、コストの削減効果も得られる。

＜第１の実施の形態の製造方法＞
次に製造方法について説明する。図２（Ａ）乃至図２（Ｄ）と、図３（Ａ）乃至図３（Ｄ）は、本発明の第１の実施の形態のインパクトイオン化ＭＯＳＦＥＴの製造方法を工程順に示す断面図である。なお、図２と図３は単に図面作成の都合で分図されている。

図２（Ａ）は、ｐ型半導体基板１１にｎ型不純物をイオン注入して、第１半導体領域２１を形成し、その上に層間絶縁膜１２、ポリシリコン膜３１’を形成した段階の断面構成を示す図である。

ｎ型不純物がイオン注入される領域以外の領域はフォトレジストで覆い、イオン注入後にフォトレジストは除去されている。

ここで、イオン注入の条件としては、例えばイオン注入種としてヒ素、エネルギーは１０ｋｅＶ前後、ドーズ量は５×１０^１５ｃｍ^−２程度である。

また、層間絶縁膜１２は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）で成膜された酸化珪素膜で、膜厚は５０ｎｍ程度、ポリシリコン膜３１’は、例えばＣＶＤで成膜され、膜厚は２５ｎｍ程度である。

ポリシリコン膜３１’の導電型及び不純物のドーピング濃度は、ゲートしきい電圧によって変わるが、例えばｎ型で１×１０^２０ｃｍ^−３程度である。

その後、第１半導体領域２１の不純物活性化のため、例えば１０００℃で１０秒程度の熱アニールが施される。

図２（Ｂ）は、ポリシリコン膜３１’（図２（Ａ）参照）の上にフォトレジストのマスクを形成してポリシリコン膜３１’をエッチング後、フォトレジストを除去して、層間絶縁膜１３を形成した段階の断面構成を示す図である。

フォトレジストのマスクで覆われる領域は、ゲート電極として必要な領域で、エッチングには、反応性ドライエッチングなどの異方性の強いエッチングが用いられる。層間絶縁膜１３は、例えばプラズマＣＶＤで成膜された酸化珪素膜で、膜厚は５０ｎｍ程度である。図２（Ｂ）において、ポリシリコン膜３１’をレジストマスク、エッチングによりパターン形成することで得られたゲート電極３１が示されている。

図２（Ｃ）は、層間絶縁膜１３の上にフォトレジストのマスクを形成して、エピタキシャル成長させるための領域をエッチング後、フォトレジストを除去して、ダミーゲート絶縁膜１８’を形成した段階の断面構成を示す図である。

フォトレジストの工程では、エピタキシャル成長させるための領域のみを残して、それ以外の領域はマスクで覆われている。

その後、層間絶縁膜１３及びゲート電極３１、層間絶縁膜１２をエッチングして、第１半導体領域２１の表面まで達するホールを形成する。

このときのエッチングには、例えば反応性ドライエッチングなどの異方性の強いエッチングが用いられる。

ダミーゲート絶縁膜１８’は、層間絶縁膜及びｎ型不純物領域に対して高い選択比でエッチング可能な材料が用いられ、例えば多結晶炭素膜（膜厚２ｎｍ程度）である。

なお、ダミーゲート絶縁膜１８’は、多結晶炭素膜に限定されるものではなく、窒化珪素膜であっても良い。

図２（Ｄ）は、ダミーゲート絶縁膜１８’をエッチバックして、ホールの側面にダミーゲート絶縁膜側壁１８を形成した段階の断面構成を示す図である。

ダミーゲート絶縁膜１８’のエッチバックには、反応性ドライエッチングなどの異方性の強いエッチングが用いられる。

図３（Ａ）は、ホール内にエピタキシャル成長を行った図である。第２半導体領域２２は例えばヒ素プレドープのＳｉ膜であり、例えば１×１０^１９ｃｍ^−３程度のドーピング濃度で、膜厚５０ｎｍ程度である。

第３半導体領域２３及び２３’は、例えばボロンプレドープのＳｉ膜であり、例えば１×１０^１６ｃｍ^−３程度のドーピング濃度で、合計の膜厚として５０ｎｍ程度である。

第４半導体領域２４は例えばボロンプレドープのＳｉ膜であり、例えば５×１０^１９ｃｍ^−３程度のドーピング濃度で、膜厚５０ｎｍ程度である。

図３（Ｂ）は、ダミーゲート絶縁膜側壁１８を除去後、ゲート酸化を行った後の図である。

なお、半導体領域２２、２３、２３’及び２４は、Ｓｉに限定されるものではなく、ドレインしきい電圧の低電圧化のため、ＳｉＧｅ、Ｇｅ、ＧｅＳｎ、ＳｉＧｅＳｎのエピタキシャル層を用いても良い。さらに、前記エピタキシャル層は、層毎に材料やその組成を変更しても良い。

ダミーゲート絶縁膜側壁１８は、例えば酸素アッシングによる灰化によって、選択的に除去される。ダミーゲート絶縁膜側壁１８の除去によって露出した前記半導体領域２２、２３、２３’及び２４の側面及び第１半導体領域２１の表面を、例えば高カバレッジの酸化が可能な水蒸気を用いた方法によって酸化することによって、酸化膜層１５’を形成する。

このとき、半導体領域２２、２３、２３’及び２４の側壁は酸化によって膨張するため、層間絶縁膜１２及び１３との間にある空隙は塞がれて、例えば３ｎｍ程度の酸化膜層１５’が形成される。

図３（Ｃ）は、層間絶縁膜１３の上にフォトレジストのマスクを形成してゲート電極３１及び第１半導体領域２１に対するビアホール５２及び５３を形成後、酸化膜層１５’の表面をエッチングして、第４半導体領域２４の表面を露出させた段階の断面構成を示す図である。

フォトレジストの工程では、ビアホールの領域のみを残して、それ以外の領域はマスクで覆われている。その後、層間絶縁膜１３及び１２をエッチングして、第１半導体領域２１及びゲート電極３１まで達するビアホール５２及び５３を形成する。このときのエッチングには、例えば反応性ドライエッチングなどの異方性の強いエッチングが用いられる。フォトレジストの除去後、例えば反応性ドライエッチングなどの異方性の強いエッチングを用いて、第４半導体領域２４の上の酸化膜層のみをエッチングして、ゲート絶縁膜１５を形成する。

図３（Ｄ）は、ソース配線４１、ドレイン配線４２及びゲート配線４３を形成した図である。配線の材料には、例えばＡｌ（膜厚２００ｎｍ程度）が用いられる。前記配線のパターニングにはフォトレジストのマスクを用い、エッチングは、例えば反応性ドライエッチングなどの異方性の強いエッチングが用いられる。

なお、配線材料は、Ａｌに限定されるものではなく、Ｃｕ、Ｗ、Ｔａ、Ｔｉ等の金属及びこれらの合金を用いても良い。

＜第２の実施の形態＞
図４（Ａ）は、本発明の第２の実施の形態を示す平面図であり、図４（Ｂ）は、図４（Ａ）に示すインパクトイオン化ＭＯＳＦＥＴのＢ−Ｂ’線の断面を示す図である。

図４（Ａ）、図４（Ｂ）に示すように、本実施の形態が、前記第１の実施の形態（図１（Ａ）、（Ｂ）参照）と相違する点は、第４半導体領域２４と第３半導体領域２３’との境界の形状が、第３半導体領域２３’（電離衝突領域）に向かって凸型となっている点である。

具体的には、あらかじめ層間絶縁膜１３の上面の高さまで第３半導体領域２３’を成膜し、第３半導体領域２３’の表面を例えばアルカリ溶液（ＫＯＨ、ＴＭＨなど）で＜１１１＞面が出るようにエッチングを行って、その上に第４半導体領域２４をエピタキシャル成長させることによって形成する。

第３半導体領域２３’（電離衝突領域）の最も窪んだ位置は、基板上面から見たときのエピタキシャル層の中心部付近である方が、信頼性向上の点から望ましい。

さらに、半導体領域２２、２３、２３’及び２４の上から見たときの寸法は、ゲート電極３１にゲートしきい電圧以上の電圧が加えられたときに、第３半導体領域のチャネル領域２３全てにチャネルが形成されるように設計されることが望ましく、例えば１０ｎｍ〜１００ｎｍ程度の円形である。

また、半導体領域２２、２３、２３’及び２４の平面形状は円形に限定されるものではなく、多角形やその他の形状であっても良い。特に、アルカリ溶液を用いて選択的に＜１１１＞面を出して、凸型の形状を形成する場合には、長方形が望ましい。

第４半導体領域２４と第３半導体領域２３’との境界の形状を、第３半導体領域２３’に向かって凸型とすることによる第１の作用は、境界が第３半導体領域（電離衝突領域）２３’に向かって凸になっているため、電界集中効果により中心部分に近いほど電界が強くなることである。

同じ電圧をソース領域（ソース配線４１）とドレイン領域（ドレイン配線４２）に加えた場合、凸型の場合の電界は、同様の距離ＬＩをもつ平坦な境界の場合に比べて大きくなる。これによって、インパクトイオン化を生じさせるために必要な、ソース配線４１とドレイン配線４２との間に加える電圧（ドレインしきい電圧）を小さくできる効果がある。

第２の作用は、電界が中心部に集中するため、インパクトイオン化が側面付近ではなく、電離衝突領域２３’の中心部付近で発生することである。

インパクトイオン化によって発生したエネルギーの高いキャリアは、電離衝突領域２３’の中心部付近を移動しながらアバランシェ増倍を繰り返し、チャネル領域２３の中心部付近に到達する。その後も、エネルギーの高いキャリアはチャネル領域２３の中心部付近を流れ、側面付近にはほとんど流れない。このため、ゲート絶縁膜１５へのキャリア注入が生じにくく、信頼性が向上する効果がある。

＜第２の実施の形態の製造方法＞
次に、本発明の第２の実施の形態の製造方法について説明する。図２（Ａ）乃至（Ｄ）、図５（Ａ）乃至図（Ｃ）、図６（Ａ）乃至図（Ｃ）は、その製造方法を工程順に示す断面図である。なお、図６、図７は単に図面作成の都合で分図されている。なお、図２（Ａ）乃至（Ｄ）は前記第１の実施の形態と同一である。

本実施の形態の製造方法は、前記第１の実施の形態（図２及び図３）の製造方法とほとんど同じであるが、第３半導体領域１２３を形成した後に、エッチングを行って凸型の形状を形成して、その後に第４半導体領域２４を形成する点が相違している（図５（Ａ）〜図５（Ｃ））。

図５（Ａ）に示したように、第３半導体領域１２３を例えば１００ｎｍエピタキシャル成長させて、ほぼ層間絶縁膜１３の高さまで成膜する。その後、例えばＫＯＨアルカリ溶液を用いてエッチングを行うと、＜１１１＞面に沿ってエッチングが進行するため、図５（Ｂ）に示したように、下に向かって凸型の形状が形成される。

この上に、第４半導体領域２４を形成した状態を示したものが、図５（Ｃ）である。この後の工程は、前記第１の実施の形態の図３（Ｂ）以降と同様である。

＜第３の実施の形態＞
図７（Ａ）は、本発明の第３の実施の形態を示す平面図であり、図７（Ｂ）は、図７（Ａ）に示すインパクトイオン化ＭＯＳＦＥＴのＣ−Ｃ’線の断面を示す図である。第１の実施の形態との違いは、第１半導体領域２１の表面の一部にシリサイド層６１が形成されている点である。

シリサイド層６１は、通常のＭＯＳＦＥＴ製造工程におけるソース・ドレイン拡散層のシリサイド工程と同様の方法で形成できる。

具体的には、第１半導体領域２１にｎ型不純物を注入するためのイオン注入工程後、アッシングによるレジスト除去、不純物の活性化アニール、保護酸化膜の成膜、シリサイド化領域のパターニング、シリサイド処理により、以降の工程で第２半導体領域２２が形成される領域とプロセスマージンを考慮した範囲を除いた領域に、シリサイド層６１が形成される。

これにより、ドレイン配線４２と第２半導体領域２２の間の寄生抵抗が減少するため、電離衝突領域２３’に効率良く電圧を加えることが出来るという効果が得られる。

＜第４の実施の形態＞
図８（Ａ）は、本発明の第４の実施の形態を示す平面図であり、図８（Ｂ）は、図８（Ａ）に示すインパクトイオン化ＭＯＳＦＥＴのＤ−Ｄ’線の断面を示す図である。第１の実施の形態との違いは、ゲート電極４３が第３半導体領域２３の周囲全部ではなく、ゲート絶縁膜１５を挟んだ反対側の一部にのみ形成されている点である。

ゲート電極３１を一部にのみ形成するためには、ゲート電極３１のゲート絶縁膜１５と接する側の端がエピタキシャル成長させる領域に包含されるように、レイアウト設計を行えばよい。本実施の形態の製造方法は、前記図２及び図３を参照して説明した第１の実施の形態の製造方法と同じである。

これにより、エピタキシャル成長させる領域とビアホール５２のマージンを小さくすることができるため、レイアウト面積縮小の効果が得られる。

＜第５の実施の形態＞
図９は、本発明の第５の実施の形態を示す平面図である。図９を参照すると、本実施の形態が、図１に示した前記第１の実施の形態と相違する点は、第３半導体領域２３のゲート絶縁膜１５を挟んだ反対側に、分離された第１のゲート電極３１と第２のゲート電極３２が形成されている点である。

ゲート電極３１及びゲート電極３２を形成するためには、ゲート電極の平面形状加工のパターニングでは１つのパターンとして加工した後、それを２つに分離するように、エピタキシャル成長させる領域が形成されるようにレイアウト設計を行えばよく、作製工程は第１の実施の形態と同じである。より具体的には、第４半導体領域２４が２つのゲート電極３１及び３２を繋ぐ領域より大きければよい。

これにより、チャネル領域に電位変動を与える端子が２つになるため、チャネルが形成されるゲート電圧の範囲が広がるという効果がある。

なお、本実施の形態は、２つのゲート電極のみに限定されるものではなく、同様の拡張により３つ以上の分離されたゲート電極を形成することが出来る。

＜第６の実施の形態＞
図１０（Ａ）は、本発明の第６の実施の形態を示す平面図であり、図１０（Ｂ）は、図１０（Ａ）に示すインパクトイオン化ＭＯＳＦＥＴのＥ−Ｅ’線の断面を示す図である。

図１０（Ａ）及び（Ｂ）を参照すると、本実施の形態のインパクトイオン化ＭＯＳＦＥＴは、半導体基板１１’の主面上に形成された第１半導体領域２１’と、第１半導体領域２１’の上に設けられた第４半導体領域層２４（ソース領域）、第４半導体領域２４の上に設けられた第３半導体領域２３’（電離衝突領域）及び２３（チャネル領域）、第３半導体領域２３の上に形成された第２半導体領域２２（ドレイン領域）及び、ゲート絶縁膜１５、ゲート絶縁膜１５を介して第３半導体領域２３と反対側に形成されたゲート電極３１とを有している。

半導体基板１１’は例えばｎ型にドーピングされたシリコン基板であり、そのドーピング濃度は、好ましくは、１×１０^１６ｃｍ^−３〜１×１０^１８ｃｍ^−３程度である。

半導体基板１１’の主面上には、第１半導体領域２１’が形成されている。この第１半導体領域２１’は、半導体基板１１’へのｐ型不純物イオンの注入と活性化のためのアニールによって形成される。第１半導体領域２１’の抵抗値は低いほどＶＤＳのうち電離衝突領域に実際に加わる電圧が大きくなるので、第１半導体領域２１’は、その厚さが出来るだけ厚く、かつ、高濃度にドーピングされることが望ましい。例えば、厚さ１００ｎｍ程度、ドーピング濃度５×１０^１８ｃｍ^−３以上が望ましい。

以上の説明で分かるように、本実施の形態は、前記第１の実施の形態のソース領域とドレイン領域とを入れ換え、ゲート電極３１の上面の高さを第３半導体領域２３の上面の高さに変更した構造である。

また、本実施の形態の半導体素子においては、ソース領域とドレイン領域での導電型が異なるため、本実施の形態では、半導体基板１１’及び第１半導体領域２１’の導電型が、第１の実施の形態とは逆になっている。

本実施の形態の製造方法は、図２及び図３を参照して説明した前記第１の実施の形態の製造方法とほとんど同一の工程であり、
各半導体領域の導電型を変更することと、
層間絶縁膜１２の膜厚を、第４半導体領域２４の膜厚と第３半導体領域２３’との膜厚の合計膜厚に変更することで、本実施の形態のインパクトイオン化ＭＯＳＦＥＴが製造出来る。

本実施の形態においても、前記第１の実施の形態と同様に、第１半導体領域２１’にシリサイド化を適用する（第３の実施の形態）、ゲート電極３１を第３半導体領域２３の周囲全部ではなく一部にのみ形成する（第４の実施の形態）、分離された複数のゲート電極を第３半導体領域２３の周囲に形成する（第５の実施の形態）構造とすることによって、前記第１の実施の形態と同様の効果が得られる。

以上、最初のインパクトイオン化を起こすキャリアとして、高濃度ｐ型ソース領域から注入される電子が用いられるｎ型のインパクトイオン化ＭＯＳＦＥＴについて示してきたが、不純物の導電型を反対にすることによって、最初のインパクトイオン化を起こすキャリアが高濃度ｎ型ソース領域から注入される正孔となる、ｐ型のインパクトイオン化ＭＯＳＦＥＴを同様に形成することが出来る。その際、半導体基板１１の導電型を反転させても良いし、半導体基板表面に半導体基板とは異なる導電型のウェルを形成して用いても良い。

上記した各実施の形態の半導体装置によれば、チャネル領域の周囲がゲート電極により囲まれるようになり、チャネル領域の電界分布が均一化され、チャネル領域全体にチャネルが形成されるようになる。また、これにより電離衝突領域の電界分布も均一化されるため、電離衝突領域全体でインパクトイオン化が発生するようになる。

さらに、ソース領域と電離衝突領域との境界の形状を、電離衝突領域に向かって凸型にすれば、電界を電離衝突領域の中央部分に集中させることが出来るので、インパクトイオン化によって生じたキャリアがチャネル領域の中央部分を流れるようになる。

ゲート長およびチャネル領域、電離衝突領域の長さを、膜厚で制御することによって、フォトリソグラフィー精度で寸法を決める場合に比べて、より小さく、より精度良く作製することが出来る。

また、微細化のための寸法の縮小は、基板垂直方向からみたときのエピタキシャル層の寸法のみにすることができる。

本発明は、中央演算装置やＡＳＩＣなどの半導体集積回路へ適用して好適とされる。なお、上記非特許文献の各開示を、本書に引用をもって繰り込むものとする。また、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。

Claims (39)

1. 第１導電型の半導体基板と、
   前記半導体基板の主面上に設けられた第２導電型の第１の半導体領域と、
   前記第１の半導体領域上に設けられた第２導電型の第２の半導体領域と、
   前記第２の半導体領域上に設けられた、第１導電型又は真性半導体である、第３の半導体領域と、
   前記第３の半導体領域上に設けられた第１導電型の第４の半導体領域と、
   前記第３の半導体領域の側面の一部又は全域に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記第３の半導体領域の反対側に設けられたゲート電極と、
   を備え、前記第３の半導体領域の不純物濃度は、前記第４の半導体領域の不純物濃度よりも低い、ことを特徴とする半導体素子。
2. 前記ゲート電極の下面が、前記第２の半導体領域と前記第３の半導体領域のチャネル領域との境界と同じ高さであるか、又は、前記境界の下にある、ことを特徴とする請求項１に記載の半導体素子。
3. 第１導電型の半導体基板と、
   前記半導体基板の主面上に設けられた第２導電型の第１の半導体領域と、
   前記第１の半導体領域上に設けられた第２導電型の第２の半導体領域と、
   前記第２の半導体領域上に設けられた、第２導電型又は真性半導体である、第３の半導体領域と、
   前記第３の半導体領域上に設けられた第１導電型の第４の半導体領域と、
   前記第３の半導体領域の側面の一部又は全域に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜を介して前記第３の半導体領域の反対側に設けられたゲート電極と、
   を備え、前記第３の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度よりも低い、ことを特徴とする半導体素子。
4. 前記ゲート電極の上面が、前記第４の半導体領域と前記第３の半導体領域のチャネル領域の境界と同じ高さであるか、又は前記境界の上にある、ことを特徴とする請求項３に記載の半導体素子。
5. 前記ゲート電極が、前記ゲート絶縁膜を介して、前記第３の半導体領域のチャネル領域の反対側の一部に形成されている、ことを特徴とする請求項１から４のいずれか一項に記載の半導体素子。
6. 前記ゲート電極が、前記ゲート絶縁膜を介して、前記第３の半導体領域のチャネル領域の側面に沿って周囲を囲んでいる、ことを特徴とする請求項１から４のいずれか一項に記載の半導体素子。
7. 前記ゲート電極を複数備え、
   複数の前記ゲート電極は、前記ゲート絶縁膜を介して前記第３の半導体領域のチャネル領域の反対側に形成されている、ことを特徴とする請求項１から４のいずれか一項に記載の半導体素子。
8. 前記第３の半導体領域の電離衝突領域及び前記第４の半導体領域の、基板垂直方向から見たときの形状が、円形又は楕円形である、ことを特徴とする請求項１から７のいずれか一項に記載の半導体素子。
9. 前記第３の半導体領域の、基板垂直方向から見たときの形状が、長方形又は多角形である、ことを特徴とする請求項１から７のいずれか一項に記載の半導体素子。
10. 前記第１の半導体領域のうち、前記第２の半導体領域が形成される領域を除いた領域がシリサイド化されている、ことを特徴とする請求項９に記載の半導体素子。
11. 前記第２の半導体領域の膜厚が、５ｎｍ〜５０ｎｍである、ことを特徴とする請求項１から１０のいずれか一項に記載の半導体素子。
12. 前記第３の半導体領域の膜厚が、５０ｎｍ〜１００ｎｍである、ことを特徴とする請求項１から１１のいずれか一項に記載の半導体素子。
13. 前記第４の半導体領域の膜厚が、１０ｎｍ〜５０ｎｍである、ことを特徴とする請求項１から１２のいずれか一項に記載の半導体素子。
14. 前記第４の半導体領域と前記第３の半導体領域の境界において、不純物濃度が変化する領域の長さが５ｎｍ以下である、ことを特徴とする請求項１から１３のいずれか一項に記載の半導体素子。
15. 前記第４の半導体領域と前記第３の半導体領域の境界において、不純物濃度が変化する領域の長さが２．５ｎｍ以下である、ことを特徴とする請求項１から１３のいずれか一項に記載の半導体素子。
16. 前記第２の半導体領域と前記第３の半導体領域の境界において、不純物濃度が変化する領域の長さが１０ｎｍ以下である、ことを特徴とする請求項１から１５のいずれか一項に記載の半導体素子。
17. 前記第２の半導体領域と前記第３の半導体領域の境界において、不純物濃度が変化する領域の長さが２．５ｎｍ以下である、ことを特徴とする請求項１から１５のいずれか一項に記載の半導体素子。
18. 前記第４の半導体領域と前記第３の半導体領域の境界が、前記第３の半導体領域に向かって凸型の形状をしている、ことを特徴とする請求項１、２、請求項５から１７のいずれか一項に記載の半導体素子。
19. 前記第１の半導体領域の不純物濃度が５×１０^１８ｃｍ^−３以上である、ことを特徴とする請求項１から１８のいずれか一項に記載の半導体素子。
20. 前記第２の半導体領域の不純物濃度が１×１０^１９ｃｍ^−３以上である、ことを特徴とする請求項１から１９のいずれか一項に記載の半導体素子。
21. 前記第４の半導体領域の不純物濃度が１×１０^１９ｃｍ^−３以上である、ことを特徴とする請求項１から２０のいずれか一項に記載の半導体素子。
22. 前記第３の半導体領域の不純物濃度が１×１０^１７ｃｍ^−３以下である、ことを特徴とする請求項１から２１のいずれか一項に記載の半導体素子。
23. 前記ドレイン領域、前記第３の半導体領域のチャネル領域、前記第３の半導体領域の電離衝突領域及び前記第３の半導体領域のいずれか又は全てが、
    Ｓｉ、Ｇｅ、Ｓｎ、ＳｉＧｅ、ＧｅＳｎ、ＳｉＧｅＳｎ
    のうちから選択された少なくとも１つを含む、請求項１から２２のいずれか一項に記載の半導体素子。
24. 第１導電型の半導体基板の一主面に、第２導電型の不純物領域を形成する工程と、
    前記半導体基板及び前記不純物領域の上に、第１の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜の上に、導電膜を形成して、レジストマスク技術とエッチング技術によりゲート電極膜の形状を加工する工程と、
    前記ゲート電極膜及び前記第１の層間絶縁膜の上に、第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜、前記ゲート電極膜、及び、前記第１の層間絶縁膜を貫通して、前記第２導電型の不純物領域まで達するホールを形成する工程と、
    表面全体をダミー膜で覆った後に、エッチバックを行って、前記ホールの側面にダミー膜の側壁を残す工程と、
    前記ホールの内部に半導体をエピタキシャル成長させる工程と、
    前記ダミー膜で形成した側壁を選択的に除去する工程と、
    前記エピタキシャル成長した半導体の露出した部分に、絶縁膜を形成すると共に、前記ダミー膜を除去した後の空隙を前記絶縁膜で埋める工程と、
    前記第２の層間絶縁膜の表面から前記ゲート電極まで達する第１のビアホールを形成する工程と、
    前記第２の層間絶縁膜の表面から前記第２導電型の不純物領域まで達する第２のビアホールを形成する工程と、
    前記エピタキシャル成長した半導体材料の表面の絶縁膜のみを除去して、前記半導体表面を露出させる工程と、
    前記第１のビアホール、前記第２のビアホール及び前記露出させた半導体の表面に電極を形成する工程を含む、
    ことを特徴とする、インパクトイオン化ＭＯＳＦＥＴの製造方法。
25. 第１導電型の半導体基板の一主面に、第２導電型の不純物領域を形成する工程と、
    前記半導体基板及び前記不純物領域の上に第１の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜の上に導電膜を形成して、レジストマスク技術とエッチング技術によりゲート電極膜の形状を加工する工程と、
    前記ゲート電極膜及び前記第１の層間絶縁膜の上に第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜、前記ゲート電極膜及び第１の層間絶縁膜を貫通して、
    前記第２導電型の不純物領域まで達する、縦方向のホールを形成する工程と、
    表面全体をダミー膜で覆った後に、エッチバックを行って前記ホールの側面のみにダミー膜の側壁を残す工程と、
    前記ホールの内部に半導体をエピタキシャル成長させる工程と、
    前記エピタキシャル成長した半導体の表面を、中心部が窪むようにエッチングする工程と、
    前記エッチングした部分に新たに半導体をエピタキシャル成長させる工程と、
    前記ダミー膜で形成した側壁のみを選択的に除去する工程と、
    前記エピタキシャル成長した半導体の露出した部分に、酸化により絶縁膜を形成すると共に、前記ダミー膜を除去した後の空隙をその絶縁膜で埋める工程と、
    前記第２の層間絶縁膜の表面から前記ゲート電極まで達する第１のビアホールを形成する工程と、
    前記第２の層間絶縁膜の表面から前記第２導電型の不純物領域まで達する第２のビアホールを形成する工程と、
    前記エピタキシャル成長した半導体材料の表面の絶縁膜のみを除去して、前記半導体表面を露出させる工程と、
    前記第１のビアホール、前記第２のビアホール及び前記露出させた半導体の表面に電極を形成する工程、
    を含むことを特徴とする、インパクトイオン化ＭＯＳＦＥＴの製造方法。
26. 前記ダミー膜として、多結晶炭素膜もしくは窒化珪素膜を用いる、ことを特徴とする請求項２４又は２５に記載のインパクトイオン化ＭＯＳＦＥＴの製造方法。
27. 前記ホールの内部に半導体をエピタキシャル成長させる工程が、
    前記ホール内に、
    ドレイン領域をなす第２導電型の第２の半導体領域と、
    前記第２の半導体領域上に設けられ、チャネル領域及び電離衝突領域をなす第１導電型又は真性半導体である第３の半導体領域と、
    前記第３の半導体領域上に設けられ、ソース領域をなす第１導電型の第４の半導体領域と、
    をそれぞれ順にエピタキシャル成長させる工程を含み、
    前記第３の半導体領域の不純物濃度は、前記第４の半導体領域の不純物濃度よりも低い、ことを特徴とする請求項２４に記載のインパクトイオン化ＭＯＳＦＥＴの製造方法。
28. 前記ホールの内部に半導体をエピタキシャル成長させる工程が、
    前記ホール内に、
    ソース領域をなす第２導電型の第２の半導体領域と、
    前記第２の半導体領域上に設けられ、チャネル領域及び電離衝突領域をなす第１導電型又は真性半導体である第３の半導体領域と、
    前記第３の半導体領域上に設けられ、ドレイン領域をなす第１導電型の第４の半導体領域と、
    をそれぞれ順にエピタキシャル成長させる工程を含み、
    前記第３の半導体領域の不純物濃度は、前記第２の半導体領域の不純物濃度よりも低い、ことを特徴とする請求項２４に記載のインパクトイオン化ＭＯＳＦＥＴの製造方法。
29. 前記ホールの内部に半導体をエピタキシャル成長させる工程が、
    前記ホール内に、第２導電型の第２の半導体領域と、
    前記第２の半導体領域上に設けられた、第１導電型又は真性半導体である第３の半導体領域と、
    をそれぞれ順にエピタキシャル成長させる工程を含み、
    前記第３の半導体領域の不純物濃度が、前記エッチングした部分に新たにエピタキシャル成長させた半導体の不純物濃度よりも低い、ことを特徴とする請求項２５記載のインパクトイオン化ＭＯＳＦＥＴの製造方法。
30. 表面に不純物領域が形成された半導体基板の上に設けられた第１の層間絶縁膜の上にゲート電極膜をパターン形成する工程と、
    前記第１の層間絶縁膜及び前記ゲート電極膜を覆って第２の層間絶縁膜を形成したのち、前記第２の層間絶縁膜、前記ゲート電極膜、及び前記第１の層間絶縁膜を貫通して基板表面の前記不純物領域に達するホールを形成する工程と、
    表面全体をダミー膜で覆った後にエッチバックを行って前記ホールの側面にダミー膜の側壁を残す工程と、
    前記ホールの内に、ドレイン領域、チャネル領域及び電離衝突領域、ソース領域の各半導体を、それぞれエピタキシャル成長させる工程と、
    前記ダミー膜で形成した側壁を選択的に除去し、前記エピタキシャル成長した半導体の露出した部分に、絶縁膜を形成すると共に、前記ダミー膜を除去した後の空隙を前記絶縁膜で埋め、ゲート絶縁膜を形成する工程と、
    を含み、前記ソース領域は前記ドレイン領域とは逆導電型である、ことを特徴とする、インパクトイオン化ＭＯＳＦＥＴの製造方法。
31. ドレイン領域と、前記ドレイン領域に隣るチャネル領域と、前記チャネル領域に隣る電離衝突領域と、前記電離衝突領域に隣るソース領域とを含む積層体を、半導体基板上に備えたＭＯＳＦＥＴを有し、
    前記ソース領域は、前記ドレイン領域とは逆導電型とされ、
    前記積層体の側壁の外周方向に関して少なくとも１部の縁に沿って、且つ、前記積層体の側壁の高さ方向に関して少なくとも前記チャネル領域の側面に当接してなるゲート絶縁膜と、
    前記ゲート絶縁膜が前記チャネル領域側面と当接する部位と反対側で前記ゲート絶縁膜に当接してなるゲート電極と、
    を備えている半導体装置。
32. 前記チャネル領域及び前記電離衝突領域をなす半導体層は、真性半導体よりなる、請求項３１記載の半導体装置。
33. 前記チャネル領域及び前記電離衝突領域をなす半導体層は、前記ソース領域よりも低濃度でドープされた、前記ソース領域と同一導電型の半導体よりなる、請求項３１記載の半導体装置。
34. 前記チャネル領域及び前記電離衝突領域をなす半導体層は、前記チャネル領域にチャネルが形成されないときは、前記チャネル領域及び前記電離衝突領域を空乏化させる不純物濃度にてドープされた、前記ソース領域と同一導電型の半導体よりなる、請求項３１記載の半導体装置。
35. 前記ドレイン領域は、前記積層体のボトムに位置し、
    前記半導体基板表面に前記ドレイン領域と同一導電型の不純物領域を備え、
    前記ドレイン領域は、前記半導体基板表面の前記不純物領域の上に設けられ、
    前記半導体基板表面に設けられた前記不純物領域には、層間絶縁膜に設けられた、ドレイン配線をなすビア配線が接続され、
    前記ゲート電極には、層間絶縁膜に設けられ、ゲート配線をなすビア配線が接続され、
    前記ソース領域は、前記積層体のトップに位置し、ソース配線に接続される、請求項３１記載の半導体装置。
36. 前記ソース領域は、前記積層体のボトムに位置し、
    前記半導体基板表面に前記ソース領域と同一導電型の不純物領域を備え、
    前記ソース領域は、前記半導体基板表面において前記不純物領域の上に設けられ、
    前記半導体基板表面に設けられた前記不純物領域には、層間絶縁膜に設けられた、ソース配線をなすビア配線が接続され、
    前記ゲート電極には、層間絶縁膜に設けられ、ゲート配線をなすビア配線が接続され、
    前記ドレイン領域は、前記積層体のトップに位置し、ドレイン配線に接続される、請求項３１記載の半導体装置。
37. 前記ゲート絶縁膜は、前記半導体基板表面の前記不純物領域に一側で当接し、前記半導体基板表面から上方側に延在され、前記積層体の側壁と当接する、筒状構造を有し、
    前記ゲート電極は、前記チャネル領域に対応する高さにて、前記ゲート絶縁膜の外周の全て又は一部を囲む、請求項３５又は３６記載の半導体装置。
38. 前記ゲート絶縁膜は、断面が矩形形状の筒状構造を有し、
    前記ゲート電極として、前記チャネル領域に対応する高さにて、前記ゲート絶縁膜の少なくとも一つの辺に当接するゲート電極を含む、請求項３７記載の半導体装置。
39. 前記積層体を構成する半導体層は、Ｓｉ、Ｇｅ、Ｓｎ、ＳｉＧｅ、ＧｅＳｎ、及びＳｉＧｅＳｎからなるグループから選択された少なくとも１つを含む、請求項３１記載の半導体装置。

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