JP5925740B2 - トンネル電界効果トランジスタ - Google Patents

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Description

本発明による実施形態は、半導体装置に関する。
近年、電子の量子力学的効果を用いたＴＦＥＴ（Tunnel Field-Effect Transistor）が開発されている。ＴＦＥＴは、ゲート電極に電圧を印加することにより、ソースとチャネルとの間にバンド間トンネリング（ＢＴＢＴ(Band To Band Tunneling)）が生じる。これにより、ＴＦＥＴはオン状態となる。
このようなＴＦＥＴにおいて、急峻なサブスレッショルド特性を得るためには、ソース層の不純物濃度プロファイルを急峻にすることが考えられる。不純物濃度プロファイルを急峻にするためには、ソース層を形成するためのイオン注入は浅くかつ高ドーズ量で実行される必要がある。一般に、浅くかつ高濃度に形成された拡散層の不純物濃度プロファイルは、その後の熱処理等によってウェハ面内で大きくばらつくことが知られている。不純物濃度プロファイルのばらつきは、ＴＦＥＴの電気特性（例えば、閾値電圧）のばらつきにつながる。例えば、閾値電圧のばらつきが大きいと、回路内には閾値電圧の高いＴＦＥＴが含まれることを考慮して、その回路の電源電圧を低下させることができない。従って、従来のＴＦＥＴでは、電源電圧を低く抑えた低電力な回路を構成することが困難であった。
Jean-Pierre Colinge et. al. "Nanowire transistors without junctions"pp.225-229 NATURE NANOTECHNOLOGY; VOL 5; MARCH 2010
電源電圧を低く抑えることができるトンネル型半導体装置を提供する。
本実施形態によるトンネル電界効果トランジスタは、半導体層を備える。ゲート絶縁膜は、半導体層表面上に設けられている。ゲート電極は、半導体層上にゲート絶縁膜を介して設けられている。第１導電型のドレイン層は、ゲート電極の一端側にある半導体層内に設けられている。第２導電型のソース層は、ゲート電極の他端側にある半導体層内に設けられている。第２導電型のチャネル部は、ゲート電極の下側の半導体層内に設けられ、その不純物濃度がソース層の不純物濃度と略均一または実質的に等しい。ゲート電極の下側においてソース層の不純物濃度は略均一である。ゲート電極およびドレイン層には同一符号の電圧が印加される。
第１の実施形態によるＴＦＥＴ１００の構成の一例を示す断面図。 第１の実施形態によるＴＦＥＴ１００の動作の一例を示すエネルギーバンド図。 ＴＦＥＴ１００のゲート電極４０、ドレイン層５０およびソース層６０を示す平面図。 ゲート電極４０のゲート長Ｌｇ１〜Ｌｇ３とドレイン電流Ｉｄ（オン電流）との関係を示すグラフ。 第１の実施形態に従ったＴＦＥＴ１００の製造方法の一例を示す断面図。 図５に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。 図６に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。 図７に続く、ＴＦＥＴ１００の製造方法の一例を示す断面図。 第２の実施形態によるＴＦＥＴ２００の構成の一例を示す断面図。 第２の実施形態に従ったＴＦＥＴ２００の製造方法の一例を示す断面図。 図１０に続く、ＴＦＥＴ２００の製造方法の一例を示す断面図。 第３の実施形態によるＴＦＥＴ３００の構成の一例を示す断面図。 第３の実施形態に従ったＴＦＥＴ３００の製造方法の一例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、半導体層の上下方向は、半導体素子が設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
（第１の実施形態）
図１は、第１の実施形態によるＴＦＥＴ１００の構成の一例を示す断面図である。ＴＦＥＴ１００は、マイクロプロセッサまたはＡＳＩＣ（Application Specific Integrated Circuit）等のロジック型半導体集積回路に用いられ得る。
ＴＦＥＴ１００は、ＢＯＸ（Buried Oxide）層１０と、半導体層２０と、ゲート絶縁膜３０と、ゲート電極４０と、ドレイン層５０と、エクステンション層５５と、ソース層６０と、シリサイド層７０と、スペーサ４７と、側壁膜５７と、層間絶縁膜９０とを備えている。
半導体層２０は、ＢＯＸ層１０上に設けられたＳＯＩ（Silicon On Insulator）層である。ゲート絶縁膜３０は、半導体層２０表面上に設けられた絶縁膜であり、例えば、シリコン酸化膜またはシリコン酸化膜よりも比誘電率の高い高誘電材料を用いて形成される。
ゲート電極４０は、半導体層２０上にゲート絶縁膜３０を介して設けられている。ゲート電極４０は、例えば、ｎ型ドープドポリシリコン等の導電材料を用いて形成されている。
ｎ型ドレイン層５０は、ゲート電極４０の一端Ｅ１側にある半導体層２０内に設けられている。ｎ型のエクステンション層５５は、ドレイン層５０からゲート電極４０へ延伸するように半導体層２０の表面側に設けられている。尚、エクステンション層５５を設けることなく、深いドレイン層５０がゲート電極４０の一端Ｅ１まで延伸している場合、スタンバイ（オフ）時においてＧＩＤＬ（Gate Induced Drain Leakage）電流が発生し、かつ、サブスレッショルド・スウィング（Sub-threshold Swing）特性（以下、ＳＳ特性ともいう）が劣化する場合がある。このようなＳＳ特性の劣化を抑制するために浅くかつ低濃度のエクステンション層５５を形成する。
ｐ型ソース層６０は、ゲート電極４０の他端Ｅ２側およびゲート電極４０の下側にある半導体層２０内に設けられている。本実施形態において、ゲート電極４０の底面のほとんどはソース層６０に対向している。即ち、ソース層６０は、半導体層２０において、ゲート電極４０の他端Ｅ２からゲート電極４０の底面の下方を亘ってゲート電極４０の一端Ｅ１の近傍まで延伸するように設けられている。従って、ゲート電極４０の下のチャネル部ＣＨはソース層６０と同じ導電型であり、チャネル部ＣＨの不純物の濃度はソース層６０の不純物濃度と実質的に等しい。即ち、ソース層６０とチャネル部ＣＨとの間にはｐｎジャンクションが無く、濃度勾配も緩やかである。ソース層６０およびチャネル部ＣＨは、略均一の不純物濃度で延伸している。これにより、チャネル部ＣＨは、ゲート電極４０の底面とソース層６０との対向領域として規定される。
シリサイド層７０は、ゲート電極４０、ドレイン層５０およびソース層６０上に設けられている。シリサイド層７０は、例えば、Ｎｉ、Ｃｏ、Ｔｉ等の金属とシリコンとを反応させた金属シリサイドである。
スペーサ４７および側壁膜５７は、ゲート電極４０の側面に設けられている。スペーサ４７および側壁膜５７は、例えば、ＴＥＯＳ（Tetraethylorthosilicate）膜またはシリコン窒化膜(Ｓｉ３Ｎ４)等の絶縁膜からなる。
層間絶縁膜９０は、ゲート電極４０、ドレイン層５０、ソース層６０等を被覆する。層間絶縁膜９０は、例えば、ＴＥＯＳ膜またはシリコン酸化膜等の絶縁膜からなる。図示されていないが、さらに、コンタクト、金属配線、層間絶縁膜等からなる配線構造が層間絶縁膜９０内または層間絶縁膜９０上に設けられている。
本実施形態において、ソース層６０は、ゲート電極４０の一端Ｅ１側の領域において（一端Ｅ１側近傍で）、ドレイン層５０（エクステンション層５５）と接合している。ソース層６０とドレイン層５０（エクステンション層５５）との間には、イントリンシック層（以下、ｉ層ともいう）が設けられていない。尚、イントリンシック層は、不純物を含まない（１０１６／ｃｍ３以下の不純物濃度の半導体層）真性半導体層である。
通常のＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）を用いた半導体集積回路は、素子の寸法を縮小して電源電圧の低減を可能にしている。しかし、通常のＭＩＳＦＥＴでは、微細化によってゲート電極が細線化（ショートチャネル化）する。それに伴い、ＳＳ特性の劣化またはＤＩＢＬ (Drain Induced Barrier Lowering)等の短チャネル効果が生じてしまう。そこで、ゲート絶縁膜の薄膜化およびチャネルの高濃度化が必要となる。しかし、この場合、ゲートリーク電流またはＧＩＤＬの増大が問題となる。従って、通常のＭＩＳＦＥＴでは、更なる微細化が困難になってきている。
これに対し、本実施形態によるＴＦＥＴ１００は、ゲート電極４０、ソース層６０およびドレイン層５０に印加する電圧をＭＩＳＦＥＴのそれらとほぼ同一としながら、電子のトンネル効果を用いてオン／オフ制御される。これにより、急峻なＳＳ特性が得られる。以下、本実施形態によるＴＦＥＴ１００の動作についてさらに説明する。
図２（Ａ）および図２（Ｂ）は、第１の実施形態によるＴＦＥＴ１００の動作の一例を示すエネルギーバンド図である。図２（Ａ）は、ＴＦＥＴ１００がオフ状態である場合のエネルギーバンド図であり、図２（Ｂ）は、ＴＦＥＴ１００がオン状態である場合のエネルギーバンド図である。また、図２（Ａ）および図２（Ｂ）は、図１の破線Ａ−Ａ線に沿った位置におけるエネルギーバンド図を示す。尚、ＣＢは、導電帯のエネルギー準位を示し、ＶＢは、価電子帯のエネルギー準位を示す。
本実施形態によるＴＦＥＴ１００では、ゲート電極４０およびドレイン層５０（エクステンション層５５）には同一符号の電圧が印加される。例えば、ソース層６０に０Ｖ、ドレイン層５０（エクステンション層５５）に正電圧（例えば、１Ｖ）が印加されているものとする。即ち、図２（Ａ）に示すように、ソース層６０とドレイン層５０との間の接合部に逆バイアスが印加されているものとする。さらに、ＴＦＥＴ１００をオン状態にするときには、ゲート電極４０に正電圧が印加される。
ゲート電極４０が閾値電圧未満であるときに、ＴＦＥＴ１００はオフ状態である。このとき、ソース層６０の価電子帯のエネルギー準位ＶＢとチャネル部ＣＨの導電帯のエネルギー準位ＣＢが略同一のエネルギーを有していないため、電子のトンネルが禁制される。即ち、ソース層６０とドレイン層５０との間の接合部には、逆バイアスによる非常に小さい電流（オフリーク）が流れるが、ＴＦＥＴ１００はオフ状態とみなすことができる。
例えば、ＣＭＯＳインバータ等におけるＰ型ＴＦＥＴの場合、ソースに正電圧が印加されており、ゲート電圧を０Ｖにすることによってオン状態になり、ゲート電圧を電源電圧（例えば、１Ｖ）にすることによってオフ状態となる。
ソース電圧に対してゲート電極に正電圧を印加するとチャネル部ＣＨが空乏化し始める。このとき、チャネル部ＣＨのエネルギーバンドは、図２（Ｂ）に示すように価電子帯に向かって曲げられる。ソース層６０の価電子帯のエネルギー準位Ｌｖとチャネル部ＣＨの表面の導電帯のエネルギー準位Ｌｃとが等しくなったときに、電子のバンド間遷移（以下、ＢＴＢＴ（Band To Band Tunneling）ともいう）がソース層６０側からチャネル部ＣＨ側へ生じる。ＢＴＢＴが生じるときのゲート電極４０の電圧を閾値電圧と呼ぶ。この閾値電圧は、ＴＦＥＴのオン状態を示すゲート電圧である。
更に閾値電圧より高い電圧をゲート電極４０に印加すると、ＢＴＢＴが生じるチャネル部ＣＨはドレイン層５０側からソース層６０側へと広がっていく。即ち、チャネル部ＣＨの表面の導電帯のエネルギー準位Ｌｃがソース層６０の価電子帯のエネルギー準位Ｌｖ以下となる領域がドレイン層５０（エクステンション層５５）側からソース層６０側へと広がる。
さらに、ゲート電極４０の電圧を上昇させると、ＢＴＢＴは、ゲート電極４０の底面が対向するソース層６０の領域全体（チャネル部ＣＨの全体）において生じる。このため、ゲート電圧４０の電圧を上昇させていくことにより電流（Ｉｄ）が増加していく。オン状態において、ＢＴＢＴはゲート電極４０の底面が対向するソース層６０の領域（チャネル部ＣＨ）において生じるので、ＴＦＥＴ１００は、チャネル部ＣＨの面積（チャネル長×チャネル幅）に依存した電流が得られる。
尚、ドレイン層５０やエクステンション層５５がゲート電極４０の底面と対向しているドレイン対向領域はチャネル部ＣＨに含まれない。しかし、ドレイン対向領域が一定とすれば、ゲート電極４０の底面の面積を調整することによって、チャネル部ＣＨの面積を調整することができる。従って、オン状態における電流値は、ゲート電極４０の底面の面積に依存すると言ってもよい。さらに、上記ドレイン対向領域がほとんど無い場合には、ゲート電極４０の底面全体がソース層６０と対向する。この場合、ゲート電極４０の底面の面積とチャネル部ＣＨの面積とはほぼ等しくなる。
以上のように、本実施形態によるＴＦＥＴ１００では、ソース層６０が、半導体層２０内において、ゲート電極４０の他端Ｅ２からゲート電極４０の一端Ｅ１の近傍まで延伸している。これにより、ゲート電極４０の底面のほとんどはソース層６０に対向しており、ソース層６０がチャネル部ＣＨの全体に形成されている。即ち、チャネル部ＣＨの不純物濃度は、ソース層６０の不純物濃度と実質的に等しく形成されている。従って、ソース層６０およびチャネル部ＣＨにおける不純物濃度プロファイルは、略均一であり、なだらかである。このようにソース層６０からチャネル部ＣＨにかけて不純物濃度プロファイルを略均一にすることによって、ウェハ面内においても不純物濃度プロファイルのばらつきを抑制することができる。これにより、ウェハ面内におけるＴＦＥＴ１００の電気特性（例えば、閾値電圧）のばらつきが抑制され、半導体集積回路を構成する複数のＴＦＥＴ１００の閾値電圧はほぼ設計値通りに形成され得る。その結果、半導体集積回路の電源電圧を低下させることが可能になり、消費電力を低く抑えることができる。
さらに、本実施形態によるＴＦＥＴ１００では、ゲート電極４０の面積（ゲート長×ゲート幅）を調整することによって、チャネル部ＣＨの面積（チャネル長×チャネル幅）を調整することができる。例えば、図３は、ＴＦＥＴ１００のゲート電極４０、ドレイン層５０およびソース層６０を示す平面図である。図３に示すように、チャネル部ＣＨの面積（ゲート電極４０とソース層６０との対向面積）は、ゲート電極４０のゲート長Ｌｇおよびゲート幅Ｗｇによって調整可能である。従って、オン電流は、ゲート電極４０のサイズ（ゲート長および／またはゲート幅）を調整することによって制御することができる。例えば、図４は、ゲート電極４０のゲート長Ｌｇ１〜Ｌｇ３とドレイン電流Ｉｄ（オン電流）との関係を示すグラフである。尚、Ｌｇ１＜Ｌｇ２＜Ｌｇ３である。図４に示すように、ゲート長をＬｇ１からＬｇ３へと大きくすると、オン状態におけるドレイン電流Ｉｄは上昇する。オン状態におけるドレイン電流Ｉｄが変化すると、ＳＳ特性も変わる。従って、本実施形態によれば、急峻なＳＳ特性を得ることができるだけでなく、ゲート電極４０のサイズを調節することによって、多様な用途に対応した閾値電圧を有するＴＦＥＴ１００を形成することができる。
図５（Ａ）から図８は、第１の実施形態に従ったＴＦＥＴ１００の製造方法の一例を示す断面図である。
まず、図５（Ａ）に示すように、半導体層２０上にゲート絶縁膜３０を成膜する。半導体層２０は、ＳＯＩ基板のＳＯＩ層であってもよく、シリコン基板を用いて形成されたシリコン層であってもよく、あるいは、ＩＩＩ−Ｖ族化合物半導体基板を用いた半導体層であってもよい。また、半導体層２０は、任意の基板上にエピタキシャル成長させた半導体層であってもよい。例えば、半導体層２０は、ＳＯＩ基板またはバルク基板上にエピタキシャル成長されたＳｉＧｅ層であってもよい。
ゲート絶縁膜３０は、半導体層２０を熱酸化して得られた熱酸化膜であってもよく、あるいは、ＣＶＤ(Chemical Vapor Deposition)法によって成膜されたＴＥＯＳ膜、シリコン窒化膜(Ｓｉ３Ｎ４等) 、ＳｉＯＮまたは高誘電体膜等でもよい。
次に、図５（Ｂ）に示すように、イオン注入によってソース層６０およびチャネル部ＣＨを形成する。注入されるイオン種は、例えば、Ｂ、ＢＦ２等のＰ型不純物である。その後、ＲＴＡ(Rapid Thermal Annealing)等の活性化アニールを行う。これにより、ソース層６０およびチャネル部ＣＨが略均一の不純物濃度に形成される。
次に、ゲート絶縁膜３０上にゲート電極４０の材料を堆積し、ゲート電極４０の材料上にハードマスク４５の材料を堆積する。ゲート電極４０の材料は、例えば、リン、ヒ素等のＮ型不純物を添加した多結晶シリコンを用いて形成される。ハードマスク４５の材料は、例えば、シリコン窒化膜等の絶縁膜を用いて形成される。次に、リソグラフィ技術およびＲＩＥ（Reactive Ion Etching）法を用いて、ハードマスク４５の材料をゲート電極４０のレイアウトパターンに加工する。ハードマスク４５をマスクとして用いて、ゲート電極４０およびゲート絶縁膜３０をＲＩＥ法で加工する。これにより、図６（Ａ）に示す構造が得られる。ここで、ゲート電極４０およびゲート絶縁膜３０の組み合わせは、ポリシリコンおよびＳｉＯＮの組み合わせ、あるいは、金属ゲートおよび高誘電体膜の組み合わせであってもよい。また、ゲート電極４０およびゲート絶縁膜３０の組み合わせが金属ゲートおよび高誘電体膜の組み合わせである場合、金属ゲートの材料はＴｉＮ、ＴａＯｘ等でよく、高誘電体膜は、ＨｆＯｘ、ＨｆＯＮ、Ａｌ２Ｏ３等でよい。尚、ｘは正数である。さらに、ゲート電極４０の形状は、Ｆｉｎ型ゲートまたは多層ゲート構造であってもよい。
次に、ＣＶＤ法を用いて、ゲート電極４０の側面およびハードマスク４５の上面にＴＥＯＳ等の絶縁膜を堆積させる。次に、ＲＩＥ法を用いて、絶縁膜を異方的にエッチングすることによって、図６（Ｂ）に示すようにゲート電極４０の側面にスペーサ４７を残置させる。
次に、リソグラフィ技術を用いて、図７（Ａ）に示すように、ソース層６０をフォトレジスト４９で被覆する。フォトレジスト４９をマスクとして用いて、ｎ型不純物（例えば、リンまたはヒ素）をドレイン側の半導体層２０へイオン注入する。このとき、ｎ型不純物の注入によって、ドレイン側の半導体層２０をＰ型からＮ型へ変更する。また、半導体層２０の浅い位置にｎ型不純物が局所的に注入されるように制御する。これにより、エクステンション層５５が形成される。
フォトレジスト４９の除去後、ＣＶＤ法を用いて、スペーサ４７およびハードマスク４５上にＴＥＯＳ等の絶縁膜をさらに堆積させる。次に、ＲＩＥ法を用いて、絶縁膜を異方的にエッチングすることによって、図７（Ｂ）に示すようにスペーサ４７の側面にさらに側壁膜５７を残置させる。これにより、ゲート電極４０の側面には、スペーサ４７および側壁膜５７が形成される。
次に、リソグラフィ技術を用いて、ソース層６０をフォトレジスト５９で被覆する。フォトレジスト５９をマスクとして用いて、ｎ型不純物（例えば、リンまたはヒ素）をドレイン側の半導体層２０へイオン注入する。ここで、エクステンション層５５の形成時より深い位置までｎ型不純物が注入されるように制御する。その後、ＲＴＡ法等を用いて活性化アニールを行う。このようにして、ドレイン層５０およびエクステンション層５５が形成される。
フォトレジスト５９を除去した後、ウェットエッチングを用いてハードマスク４５を除去する。次に、ＰＶＤ (Physical Vapor Deposition)法を用いて、Ｎｉ、Ｃｏ、Ｔｉ等の金属をゲート電極４０、ソース層６０およびドレイン層５０（あるいはエクステンション層５５）上に堆積する。金属層とシリコンとを反応させることによって、ゲート電極４０、ソース層６０およびドレイン層５０（あるいはエクステンション層５５）上にシリサイド層７０を形成する。
その後、層間絶縁膜９０、コンタクト（図示せず）、金属配線（図示せず）等を形成することによって、図１に示すＴＦＥＴ１００が完成する。上記実施形態では、ｎ型ＴＦＥＴを説明したが、不純物の導電型を変更することによって、ｐ型ＴＦＥＴも容易に形成することができる。
本実施形態において、図５（Ｂ）に示すように、ソース層６０およびチャネル部ＣＨの拡散層は、同時に形成され、略均一の不純物濃度を有する。従って、本実施形態によれば、ソース層６０からチャネル部ＣＨにかけて不純物濃度プロファイルを略均一にすることができ、ソース層６０とチャネル部ＣＨとの間にジャンクションが形成されない。これにより、上述の通り、ウェハ面内におけるＴＦＥＴ１００の電気特性のばらつきが抑制され、半導体集積回路を構成する複数のＴＦＥＴ１００の閾値電圧はほぼ設計値通りに形成され得る。これにより、電源電圧を低減することが可能となり、消費電力の低減につながる。
（第２の実施形態）
図９は、第２の実施形態によるＴＦＥＴ２００の構成の一例を示す断面図である。第２の実施形態によるＴＦＥＴ２００は、ドレイン層５０とソース層６０との間に低濃度層８０が設けられている。低濃度層８０は、例えば、エピタキシャル成長されたシリコン結晶層を用いて形成されている。低濃度層８０は、ソース層６０、ドレイン層５０およびチャネル部ＣＨよりも不純物濃度の低い半導体層である。低濃度層８０は、例えば、不純物ドーピングの無いシリコン層を成膜することで形成される。さらに、ＴＦＥＴ２００は、エクステンション層５５を有さない。従って、ドレイン層５０は、ゲート電極４０の直下から離隔しており、ソース層６０は、ゲート電極４０の一端側の領域において低濃度層８０と接合している。即ち、ドレイン層５０は、チャネル部ＣＨからオフセットしている。
ＴＦＥＴ２００は、ソース層６０上にｐ型拡散層６５を備えている。拡散層６５は、低濃度層８０と同時にエピタキシャル成長されたシリコン結晶層である。拡散層６５は、ソース層６０と同様にｐ型不純物を含み、ソース層の一部として機能する。従って、拡散層６０および６５をまとめてソース層６０、６５とも呼ぶ。尚、拡散層６５は設けられていなくとも、ＴＦＥＴ２００の特性に影響を与えない。第２の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。
第２の実施形態によれば、ソース層６０およびチャネル部ＣＨにおける不純物濃度プロファイルは、略均一であり、なだらかである。また、第２の実施形態によるＴＦＥＴ２００も、ゲート電極４０の面積（ゲート長×ゲート幅）を調整することによって、チャネル部ＣＨの面積（チャネル長×チャネル幅）を調整することができる。従って、第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
さらに、ソース層６０（チャネル部ＣＨ）とドレイン層５０との間に低濃度層８０が挿入されている。従って、第２の実施形態は、接合リーク（オフリーク）およびＧＩＤＬ電流をさらに低減させることができる。従って、第２の実施形態は、消費電力をさらに低減させることができる。
図１０（Ａ）から図１１（Ｂ）は、第２の実施形態に従ったＴＦＥＴ２００の製造方法の一例を示す断面図である。
図５（Ａ）から図６（Ｂ）に示す工程を経た後、リソグラフィ技術を用いて、図１０（Ａ）に示すように、ソース層６０をフォトレジスト４９で被覆する。フォトレジスト４９をマスクとして用いて、ドレイン側の半導体層２０を、表面側から底面には達しない深さまでＲＩＥ法でエッチングする。
フォトレジスト４９の除去後、ノンドープドシリコンをドレイン領域およびソース領域上に選択的にエピタキシャル成長させる。これにより、図１０（Ｂ）に示すように、単結晶層９５がドレイン領域およびソース領域上に形成される。ここで、ゲート電極４０の上面および側面は、ハードマスク４５およびスペーサ４７によって被覆されている。このため、単結晶層９５は、ゲート電極４０に接触しない。ドレイン領域に形成された単結晶層９５は、その後の工程を経て低濃度層８０になる。ソース層６０上の単結晶層９５は、その後の工程を経て拡散層６５となる。
尚、フォトレジスト４９に代えて、絶縁膜を用いたハードマスクを用いてもよい。この場合、単結晶層９５をエピタキシャル成長させる際に、ハードマスクをそのまま残置させる。これにより、単結晶層９５をソース層６０上に形成することなく、ドレイン領域上に形成することができる。即ち、単結晶層９５をドレイン領域上に選択的に成長させることができる。
次に、ＣＶＤ法を用いて、スペーサ４７およびハードマスク４５上にＴＥＯＳ等の絶縁膜をさらに堆積させる。次に、ＲＩＥ法を用いて、絶縁膜を異方的にエッチングすることによって、図１１（Ａ）に示すようにスペーサ４７の側面にさらに側壁膜５７を残置させる。これにより、ゲート電極４０の側面には、スペーサ４７および側壁膜５７が形成される。
次に、リソグラフィ技術を用いて、ソース層６０をフォトレジスト５９で被覆する。フォトレジスト５９をマスクとして用いて、ｎ型不純物（例えば、リンまたはヒ素）をドレイン側の半導体層２０へイオン注入する。その後、ＲＴＡ法等を用いて活性化アニールを行う。これにより、図１１（Ａ）に示すように、ドレイン層５０が形成されるとともに、ドレインおよびソース領域上の単結晶層９５は、それぞれ低濃度層８０および拡散層６５となる。例えば、ドレイン層５０にはリンまたはヒ素が導入されている。ソース層６０にはボロンが導入されている。ボロンは、リンまたはヒ素よりも拡散し易いので、アニールによって拡散層６５はソース層６０とほぼ同程度の不純物濃度になり得る。一方、低濃度層８０は、高濃度のドレイン層５０からｎ型不純物の拡散を受け、並びに、ソース層６０からｐ型不純物の拡散を受ける。従って、低濃度層８０は、上記アニールによって低濃度のｎ型半導体層または低濃度のｐ型半導体層でｐｎ接合が形成される。あるいは、低濃度層８０は、真性半導体層を含む。
フォトレジスト５９を除去した後、ウェットエッチングを用いてハードマスク４５を除去する。次に、ＰＶＤ法を用いて、Ｎｉ、Ｃｏ、Ｔｉ等の金属をゲート電極４０、拡散層６５（またはソース層６０）およびドレイン層５０上に堆積する。金属層とシリコンとを反応させることによって、図１１（Ｂ）に示すように、ゲート電極４０、拡散層６５（またはソース層６０）およびドレイン層５０上にシリサイド層７０を形成する。
その後、層間絶縁膜９０、コンタクト（図示せず）、金属配線（図示せず）等を形成することによって、図９に示すＴＦＥＴ２００が完成する。第２の実施形態では、ｎ型ＴＦＥＴを説明したが、不純物の導電型を変更することによって、ｐ型ＴＦＥＴも容易に形成することができる。
このように、第２の実施形態では、ソース層６０（チャネル部ＣＨ）とドレイン層５０との間に低濃度層８０（例えば、真性半導体層）が形成され得る。従って、第２の実施形態は、接合リーク（オフリーク）をさらに低減させることができる。
（第３の実施形態）
図１２は、第３の実施形態によるＴＦＥＴ３００の構成の一例を示す断面図である。第３の実施形態によるＴＦＥＴ３００は、バルク半導体基板１２上に形成されている。第３の実施形態において、半導体層２０は、バルク半導体基板１２の表面に形成されている。バルク半導体基板１２は、例えば、バルクシリコン基板またはバルクＳｉＧｅ基板でよい。半導体層２０は、バルクシリコン基板上に形成されたシリコン層またはＳｉＧｅ層でもよく、バルクＳｉＧｅ基板上に形成されたシリコン層またはＳｉＧｅ層でもよい。第３の実施形態のその他の構成は、第１の実施形態の対応する構成と同様でよい。従って、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
以下、バルクシリコン基板上に形成されたＳｉＧｅ層を半導体層２０としたＴＦＥＴ３００の製造方法を説明する。
図１３（Ａ）および図１３（Ｂ）は、第３の実施形態に従ったＴＦＥＴ３００の製造方法の一例を示す断面図である。例えば、図１３（Ａ）に示すように、バルクシリコン基板１２上にＳｉ１−ｘＧｅｘ層２０をエピタキシャル成長させる。尚、ｘは正数である。Ｓｉ１−ｘＧｅｘは、シリコンに比べてＢＴＢＴの生じやすい材料である。
次に、図１３（Ｂ）に示すように、Ｓｉ１−ｘＧｅｘ層２０上にゲート絶縁膜３０を形成し、イオン注入によってソース層６０およびチャネル部ＣＨを形成する。
その後、図６（Ａ）〜図８に示す工程を経て、ＴＦＥＴ３００が完成する。第３の実施形態によれば、バルク半導体基板を用いるため、従来のＣＭＯＳと混載させることが容易である。さらに、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
勿論、第３の実施形態は、第２の実施形態と組み合わせることができる。即ち、第３の実施形態におけるバルク半導体基板１２上に第２の実施形態に従ったＴＦＥＴ２００を形成することもできる。これにより、第３の実施形態は、第２の実施形態と同様の効果を得ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１００、２００、３００…ＴＦＥＴ、１０…ＢＯＸ層、１２…バルク基板、２０…半導体層、３０…ゲート絶縁膜、４０…ゲート電極、４７…スペーサ、５０…ドレイン層、５５…エクステンション層、５７…側壁膜、６０…ソース層、７０…シリサイド層、８０…低濃度層、９０…層間絶縁膜

Claims (4)

  1. 半導体層と、
    前記半導体層表面上に設けられたゲート絶縁膜と、
    前記半導体層上に前記ゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極の一端側にある前記半導体層内に設けられた第１導電型のドレイン層と、
    前記ゲート電極の他端側にある前記半導体層内に設けられた第２導電型のソース層と、
    前記ゲート電極の下側の前記半導体層内に設けられ、不純物濃度が前記ソース層の不純物濃度と略均一または実質的に等しい第２導電型のチャネル部と、を備え、
    前記ゲート電極および前記ドレイン層には同一符号の電圧が印加される、トンネル電界効果トランジスタ。
  2. 前記ソース層または前記チャネル部は、前記ゲート電極の下側で少なくとも該ゲート電極の前記一端側近傍まで延伸する、請求項１に記載のトンネル電界効果トランジスタ。
  3. 半導体層と、
    前記半導体層表面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極の一端側にある前記半導体層内に設けられた第１導電型のドレイン層と、
    前記ドレイン層から前記ゲート電極へ延伸するように前記半導体層の表面側に設けられた第１導電型のエクステンション層と、
    前記ゲート電極の他端側にある前記半導体層内に設けられた第２導電型のソース層と、
    前記ゲート電極の下側の前記半導体層内に設けられ、不純物濃度が前記ソース層の不純物濃度と略均一または実質的に等しい第２導電型のチャネル部と、を備え、
    前記ソース層は、前記ゲート電極の前記他端側および前記下側に亘って設けられており、前記ゲート電極の前記一端側近傍で前記エクステンション層と接合している、トンネル電界効果トランジスタ。
  4. 半導体層と、
    前記半導体層表面上に設けられたゲート絶縁膜と、
    前記半導体層上に前記ゲート絶縁膜を介して設けられたゲート電極と、
    前記ゲート電極の一端側にある前記半導体層内に設けられた第１導電型のドレイン層と、
    前記ゲート電極の他端側にある前記半導体層内に設けられた第２導電型のソース層と、
    前記ソース層と前記ドレイン層との間の前記半導体層に設けられ、前記ソース層および前記ドレイン層よりも不純物濃度の低い低濃度層と、
    前記ゲート電極の下側の前記半導体層内に設けられ、不純物濃度が前記ソース層の不純物濃度と略均一または実質的に等しい第２導電型のチャネル部と、を備え、
    前記ソース層は、前記ゲート電極の前記他端側および前記下側に亘って設けられており、前記ゲート電極の前記一端側近傍で前記低濃度層と接合している、トンネル電界効果トランジスタ。
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