KR20180078042A - 터널 전계 효과 트랜지스터 제조방법 - Google Patents

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Abstract

고유반도체(Intrinsic Semiconductor)층의 기설정된 영역에 유전체 A층이 형성되는 유전체 A층 형성단계; 유전체 A층 형성단계에서 형성된 상기 유전체 A층의 측면에 유전체 B로 더미게이트를 형성되는 더미게이트 형성단계; 상기 더미게이트 형성단계에서 형성된 상기 더미게이트의 측면에 n 또는 p 타입 중 어느 하나인 제1반도체층이 형성되는 제1반도체층 형성단계; 상기 제1반도체층 형성단계 이후에도 노출되어 있는 상기 유전체 A층이 식각되는 유전체 A층 식각단계; 상기 유전체 A층 식각단계에서 노출된 상기 유전체 A층이 있던 위치에 상기 제1반도체층과 상이한 타입의 제2반도체층이 등축 성장되는 제2반도체층 형성단계; 상기 제2반도체층 형성단계에 상기 제1반도체층 위에 형성된 상기 제2반도체층이 식각되는 제2반도체층 식각단계; 상기 더미게이트 형성단계에서 형성된 상기 더미게이트가 식각되고 상기 더미 게이트가 식각된 위치에 게이트가 형성되는 게이트 형성단계; 및 상기 제1반도체층, 상기 제2반도체층 및 상기 게이트 각각에 단자가 형성되는 단자 형성단계; 를 포함하는 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
본 발명에 따르면, 세밀한 마스킹 공정 없이 TFET를 제조할 수 있다.

Description

터널 전계 효과 트랜지스터 제조방법{TFET Fabrication Method}
본 발명은 터널 전계 효과 트랜지스터(Tunnel Field Effect Transistor; 이하 TFET)를 제조하는 방법에 관한 발명으로서, 더욱 구체적으로는 더미 게이트로서 유전체층을 이용하여 TFET를 제조하는 방법에 관한 발명이다.
TFET는 일반 전계 효과 트랜지스터(Field Effect Transistor; 이하 FET)에 비해 가파른 스위칭 특성이 있고, 개방 상태(Off)일 때 누전 전류가 매우 낮은 특징이 있는 것으로 알려졌다.
그러나, TFET는 게이트 단자(gate)를 중심으로 소스와 드레인 단자가 서로 상반된 타입으로 도핑되는 구조여야 한다. 따라서 제조 공법이 어렵고, 제조 과정에서 정밀화에 한계가 있는 단점이 있다.
도 1은 일반 FET와 TFET의 페르미 에너지 준위를 나타낸 그래프와 각각의 구조도이다.
일반 FET의 경우 게이트단자에 전압이 작용할 경우 고유반도체의 접합 부분에 캐리어(carrier)가 밀집하고, 페르미 준위가 천이한다. FET구조에서 고유반도체 영역의 페르미 준위는 포텐셜 벽(Potential well)과 유사한 역할을 하므로, 장벽이 낮아지면 전류가 더 쉽게 흐르게 된다. 따라서, 실질적으로 FET의 게이트단자는 저항의 크기를 제어하는 역할을 한다. 이때, 저항의 크기는 크게 변하기는 하지만, 극단적인 변화는 보이지 않는다.
TFET는 게이트단자에 전압이 작용할 경우 고유반도체의 페르미 준위가 천이하여 일측에 극단적인 밴드 격차를 일으킨다. 따라서, 일측의 컨덕팅 밴드와 타측의 밸런스 밴드가 근접하여 전자가 직접 이동할 수 있다. 이 현상을 터널링 현상이라고 한다.
이 경우 전류의 양은 밴드 간 근접한 정도에 극히 민감하게 반응하므로, 전류가 흐르기 시작하는 시점 전후의 스위칭 효과는 일반 FET와 비교할 수 없는 정도로 가파르다.
또한 GaAs와 같은 기판에 이종 접합으로 PIN구조(p-type intrinsic n-type 구조)를 형성했을 때, 다양한 장점이 있는 것으로 알려졌다. 그러나 다음과 같은 제작상의 어려움 때문에 현재까지 정밀공정에 적용되지 못하고 있다.
도 2는 일반 FET와 TFET의 제조 공정을 나타낸 도면이다.
일반 FET는 고유반도체 기판에 산화막을 입히고(a), 게이트를 형성한 후(b), 게이트 이외의 산화막을 제거한다(c). 그리고 게이트 양단에 p 또는 n타입의 도핑을 수행하여 FET를 제작한다(d). 따라서 한 번의 마스킹 공정만으로 제작할 수 있어 간단하다.
그러나 TFET는 양단을 서로 다른 타입의 도펀트(dopant)로 도핑해야 하므로 양단을 서로 다른 포토리소그래피 공정으로 개방하여 각각 도핑해야 하는 어려움이 있었다. 즉, 고유반도체 기판에 산화막을 입히고(a), 게이트를 형성한 후(b), 측벽에 스페이서를 형성한다(c). 그 후 일측 단자가 형성될 부분에 포토리소그래피로 특정 타입의 도핑을 하고(d), 타측 단자에 포토리소그래피로 다른 타입의 도핑을 하여(e) TFET를 제작한다(f). 이러한 공정은 매우 좁은 영역인 게이트를 중심으로 마스크를 정밀하게 두 차례에 걸쳐 구현해야 하므로, 수득률이 떨어지고, 미세 공정화에도 한계가 있었다.
Tunneling FET Fabrication and Characterization, T, Yu et al
본 발명은 TFET를 제조하는 공정에서 드레인과 소스를 정밀하게 형성하는 방법을 제공하는데에 그 목적이 있다.
본 발명의 일 실시예에 따르면, 고유반도체(Intrinsic Semiconductor)층의 기설정된 영역에 유전체 A층이 형성되는 유전체 A층 형성단계; 상기 유전체 A층 형성단계에서 형성된 상기 유전체 A층의 측면에 유전체 B로 더미게이트를 형성되는 더미게이트 형성단계; 상기 더미게이트 형성단계에서 형성된 상기 더미게이트의 측면에 n 또는 p 타입 중 어느 하나인 제1반도체층이 형성되는 제1반도체층 형성단계; 상기 제1반도체층 형성단계 이후에도 노출되어 있는 상기 유전체 A층이 식각되는 유전체 A층 식각단계; 상기 유전체 A층 식각단계에서 노출된 상기 유전체 A층이 있던 위치에 상기 제1반도체층과 상이한 타입의 제2반도체층이 등축 성장되는 제2반도체층 형성단계; 상기 제2반도체층 형성단계에 상기 제1반도체층 위에 형성된 상기 제2반도체층이 식각되는 제2반도체층 식각단계; 상기 더미게이트 형성단계에서 형성된 상기 더미게이트가 식각되고 상기 더미 게이트가 식각된 위치에 게이트가 형성되는 게이트 형성단계; 및 상기 제1반도체층, 상기 제2반도체층 및 상기 게이트 각각에 단자가 형성되는 단자 형성단계;를 포함하는 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 유전체 A층과 상기 유전체 B는 식각선택비(Etch selectivity)를 가진 유전체로 선택된 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 고유반도체층은 단결정인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 유전체 A층은 SiO2이고, 상기 유전체 B는 Al2O3인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 유전체 B는 ALD(atomic layer deposition)방식으로 증착된 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 더미게이트 형성단계는, 상기 고유반도체층 및 상기 유전체 A층 위에 상기 유전체 B층이 증착되는 유전체 B층 증착단계; 및 상기 유전체 B층을 상기 유전체 B층의 증착두께만큼 식각하는 유전체 B 식각단계; 를 포함하는 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 유전체 B층을 식각하는 방법은 드라이 에칭(dry etching)인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 제1반도체층 형성단계에서, 상기 제1반도체층은 이온주입법에 의하여 형성된 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 고유반도체층은 기판 또는 박막인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 유전체 A층 식각단계는, 상기 유전체 A층이 식각된 부분의 상기 고유반도체층이 기설정된 깊이만큼 식각되는 단계를 더 포함한 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 제2반도체층 형성단계는, 상기 제2반도체층이 등축 성장되기 전에 상기 유전체 B층의 측면의 상기 고유반도체층이 식각되는 단계를 포함한 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 제1반도체층과 상기 제2반도체층은 등축성장 방식으로 형성되며, 상기 고유반도체층과 상이한 반도체 물질인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 고유반도체층은 InGaAs층인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 제1반도체층과 상기 제2반도체층은 서로 다른 타입으로 도핑된 InGaAs층인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 제1반도체층은 p타입 GaSb층이고 상기 제2반도체층은 n타입 InGaAs층인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
이 실시예에서, 상기 단자 형성단계에서, 상기 단자는 상기 제1반도체층 또는 상기 제2반도체층의 도핑 타입에 따라 오믹접합(ohmic contact)되는 물질로 선택된 것을 특징으로 하는 터널 전계 트랜지스터 제조방법을 제공한다.
본 발명의 실시예에 따르면, 각 단자를 순차적으로 특정함으로써, 공정 중 세밀한 제어가 필요한 부분이 최소화되어 TFET제작이 용이해지는 효과가 있다.
도 1은 일반 FET와 TFET의 페르미 에너지 준위를 나타낸 그래프와 각각의 구조도이다.
도 2는 일반 FET와 TFET의 제조 공정을 나타낸 도면이다.
도 3은 본 발명의 실시예에 따른 TFET 제조방법을 나타낸 순서도이다.
도 4는 본 발명의 일 실시예에 따른 유전체 A층이 형성된 반도체구조의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 유전체 B층이 형성된 반도체 구조의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 제1반도체층이 형성된 반도체 구조의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 유전체 A층이 식각된 반도체 구조의 단면도이다.
도 8은 본 발명의 일 실시예에 따른 제2반도체층이 증착된 반도체 구조의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 제1반도체층 위에 형성된 제2반도체층이 식각된 반도체 구조의 단면도이다.
도 10은 본 발명의 일 실시예에 따른 게이트 형성과정을 설명하기 위한 반도체 구조의 단면도이다.
도 11은 본 발명의 일 실시예에 따른 전극이 연결된 반도체 구조의 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 TFET구조를 나타낸 반도체 구조의 단면도이다.
도 13, 도 14 및 도 15는 본 발명의 또 다른 실시예에 따른 TFET구조를 나타낸 반도체 구조의 단면도이다.
이하 기술하는 구현 예들은 본 발명의 개시를 설명하기 위해 제공된다. 이러한 이점들 및 효과들은 본 명세서의 개시를 읽은 해당 분야의 통상의 지식을 가진 자에게는 명백할 수 있다. 또한, 본 발명은 기타 다른 구현예들에 의해 수행되거나 적용될 수 있다. 본 명세서의 상세는 여러 주안점과 적용들을 기초로 할 수 있으며, 많은 수정들 및 변형들이 본 발명의 정신을 탈피하지 않고서도 만들어질 수 있다.
본 명세서에서 설명하는 실시예는 처음에 p타입 단자를 형성할 영역을 정의하는 방법을 개시한다. 그러나 본 발명은 어느 타입의 단자를 먼저 구현하여도 무방한 방법이다. 따라서 n타입의 단자가 형성될 영역을 먼저 정의하는 방법 역시 본 발명의 권리범위 내에 속한다.
본 명세서에서 "식각한다"는 표현은 특별한 설명이 없는 한, 습식 식각(wet etching)과 건식 식각(dry etching)을 포함하는 개념이다. "포토리소그래피를 통해 식각한다."는 표현은 마스킹과 감광, 현상, 식각 공정을 모두 포함하여 수행하는 것을 의미한다.
본 발명은 유전체로 특정된 영역의 측면에 더미게이트를 형성하는 방법을 통해 2 이상의 영역을 특정하여 세밀한 마스킹 공정 없이 PIN구조를 형성하는 방법에 있다. 2차원 박막의 표면에 마스킹 공정으로 정밀한 구조를 형성하는 것은 어렵지만, 2차원 박막에 적층된 층의 두께는 비교적 손쉽게 제어할 수 있는 기술적 특성을 이용한 것이다.
도 3은 본 발명의 실시예에 따른 TFET 제조방법을 나타낸 순서도이다.
본 발명은 고유반도체(Intrinsic Semiconductor)층의 기설정된 영역에 유전체 A층이 형성되는 유전체 A층 형성단계(S100), 유전체 A층 형성단계에서 형성된 상기 유전체 A층의 측면에 유전체 B로 더미게이트를 형성되는 더미게이트 형성단계(S200), 상기 더미게이트 형성단계에서 형성된 상기 더미게이트의 측면에 n 또는 p 타입 중 어느 하나인 제1반도체층이 형성되는 제1반도체층 형성단계(S300), 상기 제1반도체층 형성단계 이후에도 노출되어 있는 상기 유전체 A층이 식각되는 유전체 A층 식각단계(S400), 상기 유전체 A층 식각단계에서 노출된 상기 유전체 A층이 있던 위치에 상기 제1반도체층과 상이한 타입의 제2반도체층이 등축 성장되는 제2반도체층 형성단계(S500), 상기 제2반도체층 형성단계에 상기 제1반도체층 위에 형성된 상기 제2반도체층이 식각되는 제2반도체층 식각단계(S600), 상기 더미게이트 형성단계에서 형성된 상기 더미게이트가 식각되고 상기 더미 게이트가 식각된 위치에 게이트가 형성되는 게이트 형성단계(S700), 및 상기 제1반도체층, 상기 제2반도체층 및 상기 게이트 각각에 단자가 형성되는 단자 형성단계(S800)를 포함한다.
이하 각 단계별로 반도체구조의 단면도를 참조하여 설명한다. 제1 내지 제8단계에서 형성된 구조는 도 4 내지 도 11과 일대일대응되도록 도시하였다.
도 4는 본 발명의 일 실시예에 따른 유전체 A층이 형성된 반도체구조의 단면도이다. (a)는 유전체 A층을 증착한 구조이고, (b)는 포토리소그래피의 식각을 통해 특정 영역 이외의 영역이 제거된 형태의 구조이다. 고유반도체층(410) 위에 유전체 A층(420)을 증착한다. 유전체 A층(420)을 증착하는 방법은 어떠한 방법도 무방하다. CVD, PVD, ALD 등의 방법이나 이들의 조합으로도 가능하다. 포토리소그래피는 일반적인 공정과 동일하다.
고유반도체층(410)은 도핑되지 않은 반도체층이며, 향후 형성할 제1반도체층 및 제2반도체층과 동일한 결정구조를 가진 반도체층이어야 한다. 고유반도체층(410)은 도핑상태를 특정하기 위해 특정 타입으로 약한 도핑을 수반할 수 있다. 고유반도체층(410)은 기판 그 자체일 수 있으며, 추가적인 효과를 위해 박막으로 형성될 수 있다.
유전체 A층(420)의 영역은 드레인 또는 소스 단자를 형성할 위치를 특정하며, 유전체 A층(420)의 두께는 더미게이트의 역할을 하는 유전체 B의 높이를 특정한다. 유전체 B의 폭은 게이트의 너비를 결정하고, 유전체 B의 높이는 공정상 소스와 드레인 구조의 높이의 상한으로 작용한다. 따라서 유전체 B의 높이는 공정의 안정성을 위해 높은 것이 바람직하다. 유전체 A층(420)의 높이는 이런 측면에서 100nm보다 크게 형성하는 것이 제조 공정상 안정성을 높일 수 있어서 바람직하다.
유전체 A층(420)은 공정 중 제거되고, 최종 TFET의 구조에 포함되지 않는 중간 형성물(Meta-structure)이다. 따라서, 유전체 A층(420)의 전기적, 물리적 특성에 특별한 제약은 없다. 그러나 증착, 제거 공정의 용이성을 위해 열적 허용성(Thermal Budget), 선택적 영역 성장(Selective Area Growth)에의 적합성, 기판과의 접착력(Adhesion)을 갖추는 유전체가 유리하다. 이러한 조건의 유전체 A층(420)으로서 고유반도체층(410)을 Si으로 정하였을 때, SiO2나 SiNx 등의 유전체가 선택될 수 있다.
도 5는 본 발명의 일 실시예에 따른 유전체 B층이 형성된 반도체 구조의 단면도이다. 유전체 A층(420)의 측면에 유전체 B로 더미게이트(510)를 형성한다. 더미게이트(510)를 형성하는 방법은 다음과 같다.
유전체 A층(420)의 상면에 유전체 B층(510)을 증착한다(a). 유전체 B층(510)은 유전체 A층(420)의 측면을 포함한 전면에 증착되어야 하므로, 단차피복성(Step Coverage)이 높은 방법과 유전체가 선택되는 것이 유리하다. 단차피복성이 높은 증착 방법으로서 ALD나 CVD방법이 있다. 증착은 기판과의 열팽창으로 인한 결함을 회피하기 위해 낮은 온도에서 수행되는 것이 유리하다. 따라서, 유전체 B층(510)은 저온에서도 결함(defect)이 적게 증착될 수 있는 Al2O3와 같은 유전체가 적합하다. 유전체 A층(420)과 유전체 B층(510)은 모두 개방된 상태에서 서로 다른 공정으로 식각되어야 한다. 따라서, 유전체 A층(420)과 유전체 B(510)는 식각선택비(etching selectivity)를 갖추어야 한다. 따라서 유전체 A층(420)이 SiO2로 선택되었을 때 유전체 B(510)는 Al2O3로 선택될 수 있다. SiO2의 식각에는 CF4플라즈마가, Al2O3 식각에는 Cl2, BCl3 플라즈마가 선택적으로 적용될 수 있기 때문이다.
유전체 B층(510)의 두께는 게이트의 폭을 결정한다. 따라서 게이트의 두께를 정밀하게 제어하기 위하여, 유전체 B층(510)은 ALD를 통해 증착하는 것이 바람직하다. 이러한 측면에서도 ALD로 박막의 두께를 정밀하게 조절할 수 있는 Al2O3가 유전체 B층(510)으로서 바람직하다.
유전체 B층(510)을 드라이 에칭(Dry Etching)한다(b). 드라이 에칭은 플라즈마 기체를 이용하는 경우 특정 방향으로 비등방성 식각이 가능하다. 따라서, 유전체 B층(510)의 상방을 유전체 B층(510)의 두께만큼 비등방성 드라이 에칭하는 경우 유전체 A층(420)의 측면에 유전체 A층(420)의 두께만큼을 제외한 유전체 B층(510)은 식각된다. 따라서, 특별한 마스킹 공정이 없어도, 유전체 A층(420)의 측면에 유전체 B층(510)을 증착한 두께만큼 더미게이트(510)가 형성된다(c). 이때 더미게이트(510)가 형성된 정밀도는 주로 유전체 B층(510)이 증착될 때의 단차피복성에 의해 결정된다.
도 6은 본 발명의 일 실시예에 따른 제1반도체층이 형성된 반도체 구조의 단면도이다. 더미게이트(510)의 측면에 제1반도체층(610)을 형성한다. 제1반도체층(610)은 p타입 또는 n타입 중 어느 것을 선택하여도 무방하며, 등축성장, 이온주입방식 등 어느 방식을 사용하여도 가능하다. 그러나 제2반도체층이 등축성장을 통해서만 형성할 수 있으므로, 제1반도체층(610)도 등축성장을 통해 형성하는 것이 대칭적 구조를 위해 바람직하다. 또한, 제2반도체층을 형성하기 전에, 고유반도체층(410)을 식각하여 최종적으로 형성하는 단자를 오목구조(Recessed Structure)로 형성할 수 있다. 제1반도체층(610)을 형성은 특별한 마스킹 공정 없이 전면에 대하여 수행할 수 있다. 등축성장 또는 이온주입은 유전체층에 의해 차단되므로, 제1반도체층(610)은 단순한 증착 또는 이온주입으로도 더미게이트(510) 측면에 형성된다. 제1반도체층(610)을 등축성장시킨 경우 향후 성장시킬 제2반도체층의 두께를 함께 고려하여 더미게이트(510)의 상면을 덮지 않을 수 있는 두께로 성장시켜야 한다. 등축성장의 경우 동일한 재질의 반도체로 성장시키는 것이 일반적이다. 그러나 동일한 결정구조와 유사한 격자간격을 가지고 있어서 등축성장이 가능하다면, 상이한 소재로 성장시켜서 이종접합 구조를 형성하는 것도 가능하다.
도 7은 본 발명의 일 실시예에 따른 유전체 A층이 식각된 반도체 구조의 단면도이다. 유전체 A층(420)을 식각한다. 유전체 A층(420)은 표면에 개방되어 있으므로, 유전체 A층(420) 전면을 식각할 수 있다. 유전체 A층(420)과 유전체 B(510)는 식각 선택비를 갖춘 유전체로 선택되었으므로, 유전체 A층(420)이 식각되는 동안 더미게이트(510)는 손상이 최소화된 채 유지될 수 있다.
도 8은 본 발명의 일 실시예에 따른 제2반도체층이 증착된 반도체 구조의 단면도이다. 제1반도체층(610)과 상이한 타입으로 제2반도체층(810)이 등축성장된다. TFET는 상이한 타입의 소스-드레인 단자를 갖으므로 제2반도체층(810)은 제1반도체층(610)과 상이한 타입으로 선택한다. 이때, 제1반도체층(610)과 마찬가지로, 제2반도체층(810)의 성장 전에 고유반도체층(410)을 식각하여 제2반도체층(810)을 오목구조로 형성할 수 있다. 제2반도체층(810)의 등축성장에 있어서, 별도의 마스킹공정이 없으므로, 등축성장이 가능한 제1반도체층(610)의 상면에도 제2반도체층(810)이 형성된다. 그러나 더미게이트(510)의 상면에는 결정구조가 상이하여 제2반도체층(810)이 성장되지 않으며, 더미게이트(510)는 노출된 채 유지된다. 제2반도체층(810) 역시 제1반도체층(610)과 마찬가지로 이종 반도체로 등축성장할 수 있다.
도 9는 본 발명의 일 실시예에 따른 제1반도체층 위에 형성된 제2반도체층이 식각된 반도체 구조의 단면도이다. 제1반도체층(610) 위에 형성된 제2반도체층(810)을 식각한다. 제2반도체층(810)은 일반적인 포토리소그래피 공정으로 식각할 수 있다.
이때 리소그래피는 PIN구조 자체를 결정짓는 공정이 아니므로, 일반적인 TFET를 제조할 때와 같이 세밀한 공정일 필요는 없다. 포토리소그래피 공정으로 식각할 때, 제2반도체층(810) 뿐만 아니라 제1반도체층(610) 역시 식각될 수 있다. 따라서, 도시된 바와 같이, 제1반도체층(610)의 두께를 제2반도체층(810)의 두께보다 크게 형성하여 식각공정의 편의를 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 게이트 형성과정을 설명하기 위한 반도체 구조의 단면도이다. 더미게이트(510)가 식각되고, 식각된 위치에 게이트가 형성되는 단계이다.
본 공정에 있어서, 제1반도체층(610)과 제2반도체층(810)이 충분히 낮게 형성된다면, 더미게이트(510)를 고유반도체층(410)에 근접하도록 식각하는 방법으로 직접 게이트 전극의 절연막으로 사용할 수 있다. 그러나, 이러한 방법은 현실적으로 일반적인 TFET공정보다 정밀한 공정이 필요하므로, 다음과 같은 방법으로 게이트 전극을 형성한다.
우선, ILD(910;Interlayer Dielectric)를 증착하여 더미게이트(510)를 제외한 구조를 보호한다(a). ILD(910)는 유전체 B층(510)과 상이한 물질로 식각되는 유전체를 선택한다. 더미게이트(510)가 TFET구조에서 가장 높은 구조물이므로, 화학적 기계적 연마 공정(Chamical Mechanical Polishing)으로 더미게이트(510)만이 노출될 때까지 ILD(910)를 연마할 수 있다. 더미게이트(510)가 노출될 때까지 ILD(910)를 연마한다(b). 노출된 더미게이트(510)를 전부 식각한다(c). 여기서 더미게이트(510)가 Al2O3라면 Cl2나 BCl3 플라즈마로 식각할 수 있다. 더미게이트(510)가 있던 공간을 절연성 유전체(1010)로 표면만을 증착한다(d). 절연성 유전체(1010)는 누설전류(Leakage Current)를 최소화할 수 있고, 높은 유전율을 가지고 있어서, 절연기능이 높은 것이 바람직하다. 또한, 절연능력이 높다면, 증착을 통해 얇은 막이 손쉽게 형성되어야 유리하므로 전연성 유전체(1010)는 높은 단차 피복성을 갖는 소재가 바람직하다. 이러한 소자로서 Al2O3를 다시 증착하거나, HfO2, ZrO2, 또는 이들의 조합으로 증착할 수 있다.
더미게이트(510)가 있던 공간의 표면을 제외한 남은 공간에 금속전극(1020)을 형성한다(e).
도 11은 본 발명의 일 실시예에 따른 전극이 연결된 반도체 구조의 단면도이다. 제1반도체층(610) 및 제2반도체층(810)에 전극(1110)을 연결한다.
제1반도체층(610) 및 제2반도체층(810)의 상부에 있는 ILD(910)를 제거하고 제1반도체층(610) 및 제2반도체층(810)에 전극(1110)을 연결한다.
이상의 단계를 사용하여 TFET 또는 이종접합 FET구조를 형성할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 TFET구조를 나타낸 반도체 구조의 단면도이다.
p타입과 n타입 반도체는 오믹 접촉(Ohmic contact)하는 전극 소자가 상이하다. 따라서 전극과 제1반도체층(610), 및 제2반도체층(810) 사이의 원활한 접합을 위해 제1반도체층(610)과 제2반도체층(810) 각각의 타입에 맞는 소재을 선택하여 전극을 형성할 수 있다. 따라서, 특정 타입의 반도체층에 연결된 전극(1110)과 상이한 타입의 반도체층에 적합한 전극(1210)은 서로 다른 소재로 구성할 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 TFET구조를 나타낸 반도체 구조의 단면도이다.
고유반도체층(410)은 기판 뿐만 아니라, 박막으로 형성될 수 있다. 고유반도체층(410)이 박막으로 형성될 경우, 양자우물(Quentum Well)이나 완전 고갈 채널(Fully Depleted Channel)로 동작할 수 있다. 본 구조는 산화물(Oxide) 또는 반절연반도체기판(1310; Semi-insulating semiconductor) 상에 고유반도체층(410)을 등축성장시킨 플레이트(Plate)을 사용함으로써 제작될 수 있다.
이때, 고유반도체층(410), 제1반도체층(610) 및 제2반도체층(810)은 등축성장을 통해 형성할 수 있으므로, 기판(1310)과 유사한 결정구조 및 크기라면 어떠한 원소도 선택될 수 있다.
이들 층이 3-5족 반도체로 형성할 경우 작은 밴드갭(small band gap)을 이용할 수 있으며, GaAs를 사용할 경우 직접천이 밴드갭(direct bandgap)의 특성을 이용할 수 있다. 따라서, 고유반도체층(410)은 intrinsic InGaAs를 사용하고, 제1반도체층(610)과 제2반도체층(810)을 서로 다른 타입의 InGaAs층으로 구성하여 저발열, 고성능(high mobility) TFET를 제조할 수 있다. 이때, InGaAs 뿐만 아니라 GaAs, InAs, GaSb 역시 적용 가능하다.
또는 고유반도체층(410)을 intrinsic InGaAs로 선택하고 제1반도체층(610)을 p타입 GaSb로, 제2반도체층(810)을 n타입 InGaAs로 선택하여 이종접합구조의 TFET구조를 형성할 수 있다. 이때, 이종접합구조로 형성된 비틀린 밴드갭(staggered band gap)이나 깨진 밴드갭(broken band gap)구조를 이용할 수 있다.
물론 Si, SiGe, GeSn, 탄소 도핑된 Si 등 단일한 반도체 소재를 이용한 TFET역시 제조 가능하다.
도 14는 본 발명의 또 다른 실시예에 따른 TFET구조를 나타낸 반도체 구조의 단면도이다.
전술한 바와 같이 제1반도체층(610)과 제2반도체층(810)을 형성하기에 앞서 고유반도체층(410)을 식각하는 공정을 수행할 수 있다. 이 경우 제1반도체층(610)과 제2반도체층(810)은 게이트가 위치한 고유반도체층(410)보다 낮은 위치에 형성된다. 특히 식각 공정이 등방성을 가진 공정이라면, 유전체 B층(510) 하단을 파고드는 형태로 식각된다. 따라서 완성된 TFET는 게이트 하단의 드레인-소스 단자가 밀접한 오목구조(recessed structure)를 가질 수 있다. 오목구조의 TFET는 게이트에 인가되는 전기장이 오목구조에 집중되므로 낮은 전압에도 구동되는 효과를 얻을 수 있다. 또한, 오목구조의 TFET는 게이트 하부의 고유반도체층(410)의 양단에 직접 소스-드레인 단자가 접촉한다. 따라서, 소스-드레인 전압이 게이트전압과 수직에 가깝게 인가된다. 또한, 게이트 하부의 고유반도체층(410)과 접촉하는 면적이 증대되어 터널링 현상이 오목구조가 아닌 경우보다 손쉽게 일어날 수 있다.
도 15는 본 발명의 또 다른 실시예에 따른 TFET구조를 나타낸 반도체 구조의 단면도이다.
도 14에서 설명한 오목구조를 식각할 때 식각 방법에 따라 하방이 둥글게 형성되도록 오목구조를 형성할 수 있다. 오목구조의 하방이 둥글게 식각된 경우 고유반도체층(410)의 게이트 부분이 깔때기 모양으로 형성되므로, 게이트에 전압이 인가되면, 고유반도체층(410) 전면으로부터 캐리어가 게이트 하단면에 손쉽게 집중된다. 이로 인해 더 낮은 전압에도 구동되는 효과를 얻을 수 있다.
하방이 둥글게 형성될 때의 오목구조는 오목구조의 장점이 그대로 유지된다. 한편, 하방이 둥글게 식각된 경우 게이트 하단에 근접할수록 소스-드레인 단자 사이의 거리가 좁아진다. 이로 인해 소스-드레인 단자 사이의 전계가 게이트 하단에 근접할수록 집중되는 효과가 있다. 게이트 전압은 게이트 바로 아래 지점의 물성을 변화시키는 역할을 하므로, 소스-드레인 단자 사이의 최단 거리를 게이트 바로 아래에 형성하는 본 구조는 구동전압을 낮추는 효과가 있다.
상기 상술된 상세한 구현예들은 단지 본 발명에 의한 바람직한 구현을 설명하기 위한 것에 불과하며, 이는 본 발명의 범주를 한정하기 위한 것이 아니다. 따라서, 해당 기술분야에서 통상의 지식을 가진 자에 의하여 완성된 다수의 수정들 및 변형들은 첨부된 특허청구항들로서 정의된 본 발명의 범주 내에 있는 것이다.
410: 고유반도체층 420: 유전체 A층
510: 유전체 B층, 더미게이트 610: 제1반도체층
810: 제2반도체층 910: ILD층
1010: 게이트 절연막 1020: 게이트 단자

Claims (16)

  1. 고유반도체(Intrinsic Semiconductor)층의 기설정된 영역에 유전체 A층이 형성되는 유전체 A층 형성단계;
    상기 유전체 A층 형성단계에서 형성된 상기 유전체 A층의 측면에 유전체 B로 더미게이트를 형성되는 더미게이트 형성단계;
    상기 더미게이트 형성단계에서 형성된 상기 더미게이트의 측면에 n 또는 p 타입 중 어느 하나인 제1반도체층이 형성되는 제1반도체층 형성단계;
    상기 제1반도체층 형성단계 이후에도 노출되어 있는 상기 유전체 A층이 식각되는 유전체 A층 식각단계;
    상기 유전체 A층 식각단계에서 노출된 상기 유전체 A층이 있던 위치에 상기 제1반도체층과 상이한 타입의 제2반도체층이 등축 성장되는 제2반도체층 형성단계;
    상기 제2반도체층 형성단계에 상기 제1반도체층 위에 형성된 상기 제2반도체층이 식각되는 제2반도체층 식각단계;
    상기 더미게이트 형성단계에서 형성된 상기 더미게이트가 식각되고 상기 더미 게이트가 식각된 위치에 게이트가 형성되는 게이트 형성단계; 및
    상기 제1반도체층, 상기 제2반도체층 및 상기 게이트 각각에 단자가 형성되는 단자 형성단계;
    를 포함하는 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  2. 제1항에 있어서,
    상기 유전체 A층과 상기 유전체 B는 식각선택비(Etch selectivity)를 가진 유전체로 선택된 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  3. 제1항에 있어서,
    상기 고유반도체층은 단결정인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  4. 제2항에 있어서,
    상기 유전체 A층은 SiO2이고, 상기 유전체 B는 Al2O3인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  5. 제3항에 있어서,
    상기 유전체 B는 ALD(atomic layer deposition)방식으로 증착된 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  6. 제1항에 있어서,
    상기 더미게이트 형성단계는,
    상기 고유반도체층 및 상기 유전체 A층 위에 상기 유전체 B층이 증착되는 유전체 B층 증착단계; 및
    상기 유전체 B층을 상기 유전체 B층의 증착두께만큼 식각하는 유전체 B 식각단계;
    를 포함하는 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  7. 제6항에 있어서,
    상기 유전체 B층을 식각하는 방법은 드라이 에칭(dry etching)인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  8. 제1항에 있어서,
    상기 제1반도체층 형성단계에서, 상기 제1반도체층은 이온주입법에 의하여 형성된 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  9. 제1항에 있어서,
    상기 고유반도체층은 기판 또는 박막인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  10. 제1항에 있어서,
    상기 유전체 A층 식각단계는,
    상기 유전체 A층이 식각된 부분의 상기 고유반도체층이 기설정된 깊이만큼 식각되는 단계를 더 포함한 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  11. 제10항에 있어서,
    상기 제2반도체층 형성단계는,
    상기 제2반도체층이 등축 성장되기 전에 상기 유전체 B층의 측면의 상기 고유반도체층이 식각되는 단계를 포함한 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  12. 제1항에 있어서,
    상기 제1반도체층과 상기 제2반도체층은 등축성장 방식으로 형성되며, 상기 고유반도체층과 상이한 반도체 물질인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  13. 제12항에 있어서,
    상기 고유반도체층은 InGaAs층인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  14. 제13항에 있어서,
    상기 제1반도체층과 상기 제2반도체층은 서로 다른 타입으로 도핑된 InGaAs층인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  15. 제13항에 있어서,
    상기 제1반도체층은 p타입 GaSb층이고 상기 제2반도체층은 n타입 InGaAs층인 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
  16. 제1항에 있어서,
    상기 단자 형성단계에서,
    상기 단자는 상기 제1반도체층 또는 상기 제2반도체층의 도핑 타입에 따라 오믹접합(ohmic contact)되는 물질로 선택된 것을 특징으로 하는 터널 전계 트랜지스터 제조방법.
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