KR20110111743A - 저전력 응용을 위한 터널링 전계효과 트랜지스터 - Google Patents

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Abstract

본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 소스영역과 채널영역이 서로 마주보는 구조를 채택함으로써, 터널링 전류가 흐르는 면적을 증가시켜 구동전류의 향상은 물론 터널링 접합 두께가 소스와 채널 사이의 매우 얇은 반도체 막의 두께로 규정되어 급격한 구동전류의 변화를 가능하게 할 수 있어, 저전력 고효율 전자제품에 응용될 수 있는 터널링 전계효과 트랜지스터에 관한 것이다.

Description

저전력 응용을 위한 터널링 전계효과 트랜지스터{TUNNELING FIELD EFFECT TRANSISTOR FOR LOW POWER APPLICATIONS}
본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 소스영역과 채널영역이 서로 마주보는 구조를 채택함으로써, 터널링 전류가 흐르는 면적을 증가시켜 구동전류의 향상은 물론 터널링 접합 두께가 소스와 채널 사이의 매우 얇은 반도체 막의 두께로 규정되어 급격한 구동전류의 변화를 가능하게 할 수 있어, 저전력 고효율 전자제품에 응용될 수 있는 터널링 전계효과 트랜지스터에 관한 것이다.
터널링 전계효과 트랜지스터(Tunneling Field Effect Transistor: TFET)는 일본의 Hitachi와 영국의 Cambridge 대학에서 그 개념이 최초로 제안되었으나, 1990년대에는 기존의 MOSFET 축소화가 무리없이 진행되었고 에너지 문제도 심각하지 않은 상황이었으므로 터널링 트랜지스터는 널리 연구되지는 못하였다.
그러나, 2000년대에 들어서 MOSFET의 축소화의 한계가 임박하고 에너지 문제도 심각해지면서, 이에 대한 해법의 하나로 터널링 트랜지스터 연구는 각광을 받게 되었다.
이는 반도체 소자의 크기가 작아지고 성능이 향상되는 반대급부로 전력의 소모가 증가하게 되면서, 기존의 MOSFET을 대체하거나 보완할 소자 개발의 필요성이 대두하게 되었기 때문이다.
기존의 MOSFET은 문턱전압이하 기울기(Subthreshold Swing: SS)가 상온에서 60mV/dec 이하로 낮아질 수 없는 물리적 한계가 있어, 구동전압이 낮아지면 상당한 성능 저하가 발생하는 근본적인 문제점이 있어 왔다.
하지만 터널링 전계효과 트랜지스터는 기존 MOSFET의 열전자 방출 (thermionic emission)과는 상이한 터널링 방식으로 전자나 홀의 흐름을 제어하므로 입력전압(구동전압)의 미세한 변화가 출력전류의 큰 변화로 이어질 수 있다.
이는 ON/OFF 상태의 변화가 게이트 전압의 변화에 따라 매우 급격하게 일어남을 시사하며, 낮은 문턱전압이하 기울기(SS)가 가능함을 의미한다.
따라서, 터널링 전계효과 트랜지스터는 1V 이하의 매우 낮은 구동전압 조건에서도 정상적인 동작이 가능할 것으로 예상하고 있으므로, 터널링 트랜지스터를 이용하면 전력을 적게 소모하면서 기존의 MOSFET과 유사한 성능을 얻을 수 있게 되어 고에너지 효율의 반도체 소자를 구현할 수 있을 것으로 기대되어 왔다.
이러한 터널링 전계효과 트랜지스터는 기본적으로, 도 1과 같이, 통상의 MOSFET과 달리 채널영역(210) 양측으로 서로 반대극성을 갖는 불순물로 소스(220)/드레인(240)을 형성하는 구조를 갖는다.
예컨대, n 채널 TFET인 경우, 매몰산화막(100) 상의 P형, N형 혹은 진성 SOI 기판에 채널영역(210) 양측으로 소스(220)는 P+ 영역, 드레인(240)은 N+ 영역으로 형성된다. 여기서, P+ 영역은 P형 불순물의 고농도 도핑층을, N+ 영역은 N형 불순물의 고농도 도핑층을 각각 말한다(이하, 동일함).
상기와 같은 구조에서, 게이트절연막(300) 상의 게이트(400)에 + 구동전압이 인가되고, 소스(220) 및 드레인(240)에 역바이어스 전압이 각각 인가하게 되면, 도 2와 같이, 채널영역(210)과 소스(220) 사이에 에너지 밴드 경사를 갖는 접합(junction)이 형성되어 양자역학적 터널링에 의한 구동전류(ION)가 흐르게 된다.
그러나, 기존 터널링 전계효과 트랜지스터는, 도 3에서 본 발명과 대비되도록 도시된 바와 같이, 게이트 전압의 증가에 따라 채널영역에 형성되는 반전층(inversion layer) 혹은 축적층(accumulation layer)이 각각 P+ 혹은 N+ 영역의 경계면(junction plane)과 수직하게 접촉하는 방식으로 터널링 접합이 형성되어, 터널링이 발생되는 터널링 접합의 면적이 협소하고, 밴드간 터널링 장벽의 두께가 pn접합의 공핍영역의 점진적 변화에 의존하므로, 기존 MOSFET의 구동전류에 비하여 낮은 전류값을 갖는 문제점이 있어 왔다.
이에, 본 발명자는 기존 터널링 전계효과 트랜지스터의 문제점은 반전층(inversion layer) 혹은 축적층(accumulation layer)으로 형성된 채널의 방향이 각각 P+ 혹은 N+ 영역의 경계면(junction plane)과 수직하게 접촉하게 됨으로써, 터널링이 발생되는 터널링 접합의 면적이 협소하고, 밴드간 터널링 장벽의 두께가 pn접합의 공핍영역의 점진적 변화에 의존하기 때문이라는 것을 인식하고, 이를 개선할 수 있는 구조, 즉 터널링 접합 면적을 높이면서 터널링 장벽의 두께를 특정 두께 이하로 한정시켜 높은 구동전류와 급격한 구동전류의 변화가 가능하여 저전력 고효율 전자제품에 응용될 수 있는 터널링 전계효과 트랜지스터의 구조를 제공하는 것을 본 발명의 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 터널링 전계효과 트랜지스터는 반도체 기판과, 상기 반도체 기판에 게이트 절연막을 사이에 두고 형성된 게이트와, 상기 게이트 양측으로 형성된 P+ 영역과 N+ 영역을 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서, 상기 게이트는 상기 P+ 영역과 상기 N+ 영역 중 적어도 하나와 상기 게이트 절연막 및 상기 반도체 기판과 연결된 반도체층을 사이에 두고 접하도록 형성된 것을 특징으로 한다.
여기서, 상기 반도체층은 상기 반도체 기판과 동일한 타입의 반도체 물질이고 상기 게이트에 인가되는 전압에 따라 채널이 형성되도록 하는 것이 바람직하다.
본 발명은 게이트가 P+ 영역과 N+ 영역 중 적어도 하나와 게이트 절연막 및 반도체층을 사이에 두고 접하도록 형성함으로써, 반도체층에 형성된 채널이 소스영역(P+ 혹은 N+ 영역)과 서로 마주보며 형성될 수 있도록 하여, 터널링 전류가 흐르는 면적을 증가시켜 구동전류의 향상은 물론 터널링 접합 두께가 소스와 채널 사이의 반도체층 두께로 규정되어 급격한 구동전류의 변화를 가능하게 한 효과가 있다.
도 1은 종래 터널링 전계효과 트랜지스터(n 채널 TFET)의 기본 구조를 보여주는 단면도이다.
도 2는 도 1의 n 채널 TFET 구조에서 소스/드레인에 역바이어스, 게이트에 +전압이 각각 인가될 때 P+ 영역(소스영역)과 접한 채널영역 사이에 터널링 접합으로 터널링 전류(ON CURRENT: ION)가 발생됨을 보여주는 에너지 밴드도이다.
도 3은 기존 기술과 본 발명에 따른 터널링 전계효과 트랜지스터의 동작원리를 비교하기 위한 개념도이다.
도 4 및 도 6은 각각 본 발명에 따른 터널링 전계효과 트랜지스터의 구조에 관한 일 예시 단면도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
본 발명에 의한 터널링 전계효과 트랜지스터는, 도 1과 같은 통상의 종래 구조와 달리, 기본적으로 반도체 기판과, 상기 반도체 기판에 게이트 절연막을 사이에 두고 형성된 게이트와, 상기 게이트 양측으로 형성된 P+ 영역과 N+ 영역을 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서, 상기 게이트는 상기 P+ 영역과 상기 N+ 영역 중 적어도 하나와 상기 게이트 절연막 및 상기 반도체 기판과 연결된 반도체층을 사이에 두고 접하도록 형성된 것을 특징으로 한다.
보다 구체적으로, 도 4와 같이, 매몰 산화막(10) 위의 반도체 기판(22)에 게이트(40)가 P+ 영역(22)과 N+ 영역(24)을 모두 접하도록 함몰되게 형성되며, 게이트(40)와 P+ 영역(22) 또는 N+ 영역(24) 사이에는 게이트로부터 게이트 절연막(30) 및 반도체 기판(20)과 연결된 반도체층(21)이 형성된 구조를 할 수 있다.
여기서, 상기 반도체 기판은 SOI 기판 뿐만 아니라 벌크 실리콘 기판도 사용될 수 있고, 상기 구조를 제조하기 위해 통상의 함몰 게이트 공정이 이용될 수 있다.
다만, 상기 반도체층(21)은 상기 반도체 기판(20)과 동일한 타입의 반도체 물질을 에피텍셜로 성장시켜 얇은 단결정 반도체막으로 형성하는 것이 바람직하다.
그러나, 상기 반도체층(21)은 상기 반도체 기판(20)과 동일한 물질로 일체로 연결될 수도 있다.
상기와 같이 구성하게 되면, 상기 게이트(40)에 인가된 전압으로 상기 반도체층(21)에는 상기 게이트 절연막(30)과 접한 부위에 채널이 형성하게 되어, 종래보다 터널링 전류가 흐르는 면적을 대폭 증가시킬 수 있고, 터널링 접합 두께를 소스와 채널 사이의 반도체층 두께로 한정시킬 수 있게 되는 장점이 있다.
도 3에서는 도 4에 의한 본 발명의 구조를 기존 구조와 대비하며, 게이트 전압 증가에 따른 반전층(inversion layer; 반도체 기판 및 반도체층이 p형일 경우)으로 채널이 형성되는 모습과, 각 채널의 방향이 P+ 영역(반도체 기판 및 반도체층이 p형일 경우 소스영역이 됨)의 경계면(junction plane)과 어떻게 접하게 되는지, 그리고 이에 따른 터널링 전류의 세기를 직관적으로 보여주고 있다.
기타, 도 4에서는 P+ 영역(22)을 소스영역으로 하기 위해 상기 반도체 기판(20) 및 상기 반도체층(21)을 p형 반도체 물질로 하였으나, 상기 반도체 기판(20) 및 상기 반도체층(21)을 n형 반도체 물질로 하고 N+ 영역(24)을 소스영역으로 동작되도록 할 수 있음은 물론이다.
본 발명에 의한 터널링 전계효과 트랜지스터의 다른 구체적 모습은, 도 5와 같은 단면이 되도록 할 수 있는데, 이는 도 4와 달리, 함몰된 게이트(40a) 부위, 이를 둘러싸는 게이트 절연막(30a) 및 반도체층(21a)이 각각 라운딩 될 수 있음을 보여준다. 이렇게 되면, 채널과 마주보는 소스영역[n 채널 소자일 경우는 P+ 영역(22a), p 채널 소자의 경우는 N+ 영역(24a)]의 경계면을 넓혀, 결과적으로 4의 구조보다 터널링 전류가 흐르는 면적을 더 넓힐 수 있는 장점이 있다.
한편, 도 6과 같이, N+ 영역(24b)을 돌출시켜 메사 구조로 형성한 다음, 게이트(40b)는 돌출된 상기 N+ 영역(24b)의 측벽과 접하며 게이트 절연막(30b) 및 반도체층(21b) 상에 형성될 수 있다. 이때, 반도체 기판(20a) 및 반도체층(21b)는 n형 반도체 물질로 하여 상기 N+ 영역(24b)을 소스영역으로 동작되도록 함이 바람직하다.
물론, N+ 영역(24b) 대신 P+ 영역(22b)을 돌출시키고 반도체 기판(20a) 및 반도체층(21b)을 p형 반도체 물질로 하여 상기 P+ 영역(22b)을 소스영역으로 동작시킬 수 있다.
상기 구조를 제조하기 위해 통상의 측벽 공정 및 메사구조 형성 공정이 이용될 수 있다.
그리고, 도 4 내지 도 6에 도시된 상기 게이트(40, 40a, 40b)가 상기 게이트 절연막(21, 21a, 21b)을 사이에 두고 상기 반도체층(21, 21a, 21b)을, 앞뒤 양측으로 또는 삼면을 둘러싸며 각각 더블게이트(double-gate) 구조 및 트리플게이트(triple-gate) 구조를 가질 수도 있다. 나아가, 도면에는 미도시되었으나, 게이트 절연막을 사이에 두고 반도체층의 사면을 둘러싸며 GAA(Gate-All-Around) 구조로 게이트가 형성될 수도 있다.
이상으로, 본 발명의 바람직한 실시예에 대하여 설명하였으나, 당해 기술분야에서 통상의 지식을 가진자라면 상기 실시예를 기초로 다양하게 응용하여 실시할 수 있는바, 기타 응용의 구체적인 예에 대해서는 그 설명을 생략한다.
10: 매몰 산화막(BOX) 20, 20a: 반도체 기판
22, 22a, 22b: P+ 영역 24, 24a, 24b: N+ 영역
30, 30a, 30b: 반도체층 40, 40a, 40b: 게이트

Claims (9)

  1. 반도체 기판과, 상기 반도체 기판에 게이트 절연막을 사이에 두고 형성된 게이트와, 상기 게이트 양측으로 형성된 P+ 영역과 N+ 영역을 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서,
    상기 게이트는 상기 P+ 영역과 상기 N+ 영역 중 적어도 하나와 상기 게이트 절연막 및 상기 반도체 기판과 연결된 반도체층을 사이에 두고 접하도록 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트는 상기 P+ 영역과 상기 N+ 영역을 모두 접하도록 함몰된 형상을 갖는 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 게이트는 상기 게이트 절연막 및 상기 반도체층이 라운드 형상으로 둘러싸며 상기 P+ 영역과 상기 N+ 영역을 접하는 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 P+ 영역 또는 상기 N+ 영역이 돌출되고,
    상기 게이트는 돌출된 상기 P+ 영역 또는 상기 N+ 영역의 측벽과 접하도록 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반도체층은 상기 반도체 기판과 동일한 타입의 반도체 물질이고 상기 게이트에 인가되는 전압에 따라 채널이 형성되는 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  6. 제 5 항에 있어서,
    상기 반도체 기판은 SOI 기판 또는 벌크 실리콘 기판인 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  7. 제 5 항에 있어서,
    상기 게이트는 상기 게이트 절연막을 사이에 두고 상기 반도체층을 앞뒤 양측으로 형성된 더블게이트(double-gate) 구조인 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  8. 제 5 항에 있어서,
    상기 게이트는 상기 게이트 절연막을 사이에 두고 상기 반도체층의 삼면을 둘러싸며 형성된 트리플게이트(triple-gate) 구조인 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  9. 제 5 항에 있어서,
    상기 게이트는 상기 게이트 절연막을 사이에 두고 상기 반도체층의 사면을 둘러싸며 형성된 GAA(Gate-All-Around) 구조인 것을 특징으로 하는 터널링 전계효과 트랜지스터.
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