KR101576267B1 - 순방향 터널링에 의한 저전력 터널링 전계효과 트랜지스터 - Google Patents

순방향 터널링에 의한 저전력 터널링 전계효과 트랜지스터 Download PDF

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Abstract

본 발명은 순방향 터널링에 의한 저전력 터널링 전계효과 트랜지스터를 제공하는 것으로, 통상과 달리 소스 영역과 반대 도전형을 갖는 베이스 영역을 더 구비하고 드레인 영역은 소스 영역과 동일한 도전형으로 형성하되 소스 영역보다 고농도 도핑으로 형성함으로써, 낮은 구동전압에서는 베이스 영역과 드레인 영역 사이 순방향 바이어스에 의한 터널링 전류로 저전력 구동이 가능함과 동시에 높은 구동전압에서는 열전자 방출에 의한 전류도 구동전류로 할 수 있어 종래 낮은 구동전류의 문제점을 해소할 수 있는 효과가 있다.

Description

순방향 터널링에 의한 저전력 터널링 전계효과 트랜지스터{Esaki Tunneling Assisted Tunnel Field-Effect Transistor}
본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 종래 드레인 영역을 베이스 영역으로 하고 베이스 영역과 접하도록 반대 도전형으로 고농도 드레인 영역을 형성한 저전력 터널링 전계효과 트랜지스터에 관한 것이다.
터널링 전계효과 트랜지스터(Tunnel Field-Effect Transistor: TFET)는 일본의 Hitachi와 영국의 Cambridge 대학에서 그 개념이 최초로 제안되었으나, 1990년대에는 기존의 MOSFET 축소화가 무리없이 진행되었고 에너지 문제도 심각하지 않은 상황이었으므로 터널링 트랜지스터는 널리 연구되지는 못하였다.
그러나, 2000년대에 들어서 MOSFET의 축소화의 한계가 임박하고 에너지 문제도 심각해지면서, 이에 대한 해법의 하나로 터널링 트랜지스터 연구는 각광을 받게 되었다.
이는 반도체 소자의 크기가 작아지고 성능이 향상되는 반대급부로 전력의 소모가 증가하게 되면서, 기존의 MOSFET을 대체하거나 보완할 소자 개발의 필요성이 대두하게 되었기 때문이다.
기존의 MOSFET은 문턱전압이하 기울기(Subthreshold Swing: SS)가 상온에서 60mV/dec 이하로 낮아질 수 없는 물리적 한계가 있어, 구동전압이 낮아지면 상당한 성능 저하가 발생하는 근본적인 문제점이 있어 왔다.
하지만 터널링 전계효과 트랜지스터는 기존 MOSFET의 열전자 방출 (thermionic emission)과는 상이한 터널링 방식으로 전자나 홀의 흐름을 제어하므로 입력전압(구동전압)의 미세한 변화가 출력전류의 큰 변화로 이어질 수 있다.
이는 ON/OFF 상태의 변화가 게이트 전압의 변화에 따라 매우 급격하게 일어남을 시사하며, 낮은 문턱전압이하 기울기(SS)가 가능함을 의미한다.
따라서, 터널링 전계효과 트랜지스터는 1V 이하의 매우 낮은 구동전압 조건에서도 정상적인 동작이 가능할 것으로 예상하고 있으므로, 터널링 트랜지스터를 이용하면 전력을 적게 소모하면서 기존의 MOSFET과 유사한 성능을 얻을 수 있게 되어 고에너지 효율의 반도체 소자를 구현할 수 있을 것으로 기대되어 왔다.
이러한 터널링 전계효과 트랜지스터는 기본적으로, 도 1과 같이, 통상의 MOSFET과 달리 채널 영역(20) 양측으로 서로 반대 도전형을 갖는 소스 영역(10)/드레인 영역(30)이 형성된 구조를 갖는다.
예컨대, 도 1과 같이 p 채널 TFET인 경우, P형 불순물이 약하게 도핑된 P- 영역을 채널 영역(20)으로 하고(물론, 불순물이 도핑되지 않은 진성 영역 혹은 N형 불순물이 약하게 도핑된 N- 영역을 채널 영역으로 할 수도 있음), N+ 영역은 소스 영역(10), P+ 영역은 드레인 영역(30)으로 형성된다. 여기서 P+ 영역과 P- 영역은 P형 불순물의 상대적 고농도 도핑층과 저농도 도핑층을, N+ 영역과 N- 영역은 N형 불순물의 상대적 고농도 도핑층과 저농도 도핑층을 각각 말하고(이하, 동일함), 도 1에서 제시한 각 영역의 도핑 농도는 일 예이고 이에 국한되지 않는다.
도 1과 같은 구조에서, 게이트 전극(60)에 음의 - 구동전압을 인가하고, 소스 전극(50) 및 드레인 전극(70) 사이에 역 바이어스 전압을 인가하게 되면, 채널 영역(20)에 채널로 형성된 정공 축적층((hole accumulation layer)과 소스 영역(10) 사이에 에너지 밴드 경사를 갖는 접합(junction)이 형성되어 양자역학적 터널링에 의한 구동전류가 흐르게 된다. 이러한 동작원리를 에너지 밴드도로 도시하면 도 7과 같다. 도 7(a)는 각 전극에 전압이 인가되지 않은 열평형 상태를 도시한 것이고, 도 7(b)는 게이트 전극과 드레인 전극에 각각 -0.7V 보다 작은 동일한 음의 전압을 인가한 경우이고, 도 7(c)는 -0.7V 보다 큰 동일한 음의 전압을 인가한 경우로, 이에 의하면 게이트 전극과 드레인 전극에 보다 큰 음의 전압을 인가할 경우 소스 영역과 채널 사이의 전위차가 커져 결과적으로 밴드 사이 간격이 좁아져 더 많은 터널링 전류가 발생 됨을 알 수 있다.
이와 같이 종래 터널링 전계효과 트랜지스터는 채널과 소스 영역 사이의 터널링 전류를 구동전류로 하고 있어, 도 1과 같은 일반적인 구조로는 동일한 전압조건하에서 통상의 MOSFET에 비해 구동전류가 낮은 문제점이 있어 왔다.
이러한 종래 터널링 전계효과 트랜지스터의 낮은 구동전류의 문제점을 해결하고자 본 출원인은 한국 특허 제10-1137259호(저전력 응용을 위한 터널링 전계효과 트랜지스터) 등을 출원하여 등록받은 바 있는데, 그 중에 상기 선행특허에는 터널링이 발생되는 터널링 접합의 면적을 넓혀 구동전류를 증가시키는 기술이 개시되어 있다.
한편, J. Wan, A. Zaslavsky, C. Le Royer and S. Cristoloveanu, "Novel Bipolar-Enhanced Tunneling FET With Simulated High On-Current,"Electron Device Letters, IEEE, vol. 34, No. 1, pp. 24-26, Jan. 2013에 의하면, 종래 터널링 전계효과 트랜지스터의 드레인 영역을 베이스 영역으로 하고 베이스 영역에 소스 영역과 동일한 농도 및 동일한 도전형을 갖도록 드레인 영역을 형성함으로써, 드레인 영역으로부터 열전자 방출에 의한 구동전류를 증가시키고자 하는 기술(이하, 'BETFET'라 함)이 개시되어 있다.
그런데, 상기 선행특허는 소스 영역(P+ 영역 또는 N+ 영역)과 접하는 채널의 면적을 넓혀주기 반도체층을 적절히 형성시켜주어야 하므로 통상과 다르게 공정을 진행해야 하는 어려움이 있다.
또한, 상기 선행 논문은 도 1의 구조에서 드레인 영역을 베이스 영역으로 하고 베이스 영역에 소스 영역과 동일한 농도 및 동일한 도전형으로 드레인 영역을 형성함으로써(이는 도 2에서 드레인 영역이 N++ 5x1020cm-3이 아닌 소스 영역과 같은 타입과 농도를 갖는 N+ 1020cm-3으로 볼 수 있음), 다음과 같은 문제점이 있다.
첫째로, 동일한 밴드갭을 갖는 반도체 물질로 소스 영역(10), 채널 영역(20), 베이스 영역(80) 및 드레인 영역(30)을 형성할 경우에는 도 7과 대비되는 도 8과 같은 에너지 밴드도로 동작을 하게 되는데, 이에 의하면 소스 전극(50)을 기준으로 게이트 전극(60)과 드레인 전극(70)에 각각 -0.7V 보다 작은 동일한 음의 전압을 인가하게 될 경우에는 베이스 영역(80)과 드레인 영역(30) 사이에 터널링이 일어나기 어려워 터널링 전류에 의한 저전력 구동을 하지 못하게 되는 문제점이 있다.
둘째로, 상기 선행 논문에서 제시한 바와 같이, 베이스 영역(80)을 밴드갭이 작은 반도체 물질로 형성할 경우에는 도 8의 (a) 및 (b)에 대비되는 도 10과 같은 에너지 밴드도로 동작을 하게 되는데, 이에 의하더라도 베이스 영역(80)과 드레인 영역(30) 사이의 터널링 전류에 의한 저전력 구동은 할 수 없음은 물론 이를 구현하기 위해서는 이종접합을 위한 공정을 더 진행해야하는 단점이 있다.
따라서, 본 발명은 상기 제시된 문제점들을 해결하기 위하여 제안된 것으로, 종래 드레인 영역을 베이스 영역으로 하고 베이스 영역과 접하도록 반대 도전형으로 드레인 영역을 형성하되 베이스 영역과 순방향 바이어스에 의한 터널링 전류로 구동 가능하게 도핑농도를 충분히 높인 저전력 터널링 전계효과 트랜지스터를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 터널링 전계효과 트랜지스터는 하나 이상의 반도체 물질로 형성된 소스 영역, 채널 영역 및 드레인 영역과 상기 채널 영역 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극을 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서, 상기 채널 영역과 상기 드레인 영역 사이에 반도체 물질로 상기 드레인 영역과 반대 도전형을 갖는 베이스 영역이 더 형성되고, 상기 드레인 영역은 상기 소스 영역과 동일한 도전형을 갖되 상기 소스 영역보다 고농도로 도핑된 것을 특징으로 한다.
상기 게이트 전극은 상기 소스 영역 측으로 상기 채널 영역 상의 일부에만 형성된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 게이트 전극은 더블 게이트(double gate), 트리플 게이트(triple gate), 핀펫 게이트(finFET gate) 및 게이트 올어라운드(Gate-All-Around: GAA) 중 어느 하나의 형상으로 형성된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 베이스 영역 및 상기 드레인 영역은 소정의 전위장벽보다 낮은 전압으로 구동시 순방향 바이어스에 의한 터널링 전류로 구동 가능하게 도핑된 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 하나 이상의 반도체 물질은 밴드갭이 동일한 물질인 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 채널 영역과 상기 드레인 영역은 각각 상기 소스 영역 및 상기 베이스 영역보다 밴드갭이 작은 반도체 물질로 형성한 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
상기 채널 영역, 상기 베이스 영역 및 상기 드레인 영역은 상기 소스 영역보다 밴드갭이 작은 반도체 물질로 형성한 것을 본 발명에 의한 터널링 전계효과 트랜지스터의 다른 특징으로 한다.
본 발명은 통상과 달리 소스 영역과 반대 도전형을 갖는 베이스 영역을 더 구비하고 드레인 영역은 소스 영역과 동일한 도전형으로 형성하되 소스 영역보다 고농도 도핑으로 형성함으로써, pn 접합에 따른 전위장벽보다 낮은 구동전압에서도 베이스 영역과 드레인 영역 사이 순방향 바이어스에 의한 터널링 전류로 구동 가능하게 되어 저전력 동작 및 터널링 전류에 의하여 급격한 구동전류 변화도 가능하고, 전위장벽보다 높은 구동전압에서는 열전자 방출에 의한 전류도 구동전류로 할 수 있어 종래 낮은 구동전류의 문제점을 해소할 수 있는 효과가 있다.
도 1은 종래 터널링 전계효과 트랜지스터(p 채널 TFET)의 기본 구조, 도핑 농도 및 바이어스 조건을 보여주는 개략도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 터널링 전계효과 트랜지스터의 구조, 도핑 농도 및 바이어스 조건을 보여주는 개략도이다.
도 7은 도 1의 구조를 갖는 종래 터널링 전계효과 트랜지스터의 동작원리를 보여주는 에너지 밴드도로, 도 7(a)는 각 전극에 전압이 인가되지 않은 열평형 상태를 도시한 것이고, 도 7(b)는 게이트 전극과 드레인 전극에 각각 -0.7V 보다 작은 동일한 음의 전압을 인가한 경우이고, 도 7(c)는 -0.7V 보다 큰 동일한 음의 전압을 인가한 경우이다.
도 8은 도 2의 구조에서 드레인 영역이 소스 영역과 동일한 도핑 농도(1020cm-3)로 형성되었을 경우의 동작원리를 보여주는 에너지 밴드도로, 전압 인가조건은 도 7과 동일하다.
도 9는 2의 구조로 형성되었을 경우의 동작원리를 보여주는 에너지 밴드도로, 전압 인가조건은 도 7과 동일하다.
도 10은 도 2의 구조에서 베이스 영역을 다른 영역보다 밴드갭이 작은 물질로 형성하였을 경우의 동작원리를 보여주는 에너지 밴드도로, 전압 인가조건은 도 8의 (a), (b)와 동일하다.
도 11은 도 2의 구조에서 채널 영역과 드레인 영역을 다른 영역보다 밴드갭이 작은 물질로 형성하였을 경우의 동작원리를 보여주는 에너지 밴드도로, 전압 인가조건은 도 10과 동일하다.
도 12는 도 2의 구조에서 채널 영역, 베이스 영역 및 드레인 영역을 소스 영역보다 밴드갭이 작은 물질로 형성하였을 경우의 동작원리를 보여주는 에너지 밴드도로, 전압 인가조건은 도 10과 동일하다.
도 13에서 (a)는 종래 터널링 전계효과 트랜지스터의 등가회로, (b)는 선행 논문에서 개시된 터널링 전계효과 트랜지스터의 등가회로, (c)는 본 발명에 의한 터널링 전계효과 트랜지스터의 등가회로를 각각 나타낸다.
도 14 및 도 15는 본 발명에 의한 터널링 전계효과 트랜지스터(ETFET), 선행 논문에 의한 터널링 전계효과 트랜지스터(BETFET) 및 종래 터널링 전계효과 트랜지스터(TFET)에 대하여 각각 드레인 전극에 큰 음의 전압(VD=-1.5V)과 작은 음의 전압(VD=-0.3V)을 인가한 후 게이트 전극에 인가한 전압(VG)의 크기 변화에 따른 구동전류(ID)를 알아본 시뮬레이션 결과도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
본 발명의 일 실시예에 의한 터널링 전계효과 트랜지스터(ETFET)는, 도 2와 같이, 하나 이상의 반도체 물질로 형성된 소스 영역(10), 채널 영역(20) 및 드레인 영역(30)과 상기 채널 영역 상에 게이트 절연막(40)을 사이에 두고 형성된 게이트 전극(60)을 포함하여 구성되되, 도 1과 같은 통상의 구조와는 달리, 상기 채널 영역(20)과 상기 드레인 영역(30) 사이에 반도체 물질로 상기 드레인 영역(30)과 반대 도전형을 갖는 베이스 영역(80)이 더 형성되고, 상기 드레인 영역(30)은 상기 소스 영역(10)과 동일한 도전형을 갖되 상기 소스 영역보다 고농도로 도핑된 것을 특징으로 한다.
도 2는 p 채널 ETFET의 일 예로 각 영역의 도전형과 도핑 농도를 표시하였으나, 이에 한정되지 아니하나, 드레인 영역(30)은 소스 영역(10)과 동일한 도전형을 갖되 소스 영역보다 고농도로 도핑 된다.
첨부된 도면에서 N++는 n형 불순물로 도핑된 것으로 도전형은 n형이고 N+보다 도핑농도가 상대적으로 높은 것을 의미하고, P+는 p형 불순물로 도핑된 것으로 도전형은 p형이고 P-보다 도핑농도가 상대적으로 높은 것을 의미한다.
또한, 첨부된 도면의 각 실시예에서 채널 영역(20)은 P-로 표시되어 있으나, 불순물이 도핑되지 않은 진성반도체 또는 n형 불순물이 약하게 도핑된 N-로 형성될 수도 있다.
도 2의 실시예에서는, 통상의 구조(도 1)와는 달리, 채널 영역(20)과 드레인 영역(30) 사이에 반도체 물질로 드레인 영역(30)과 반대 도전형(p형)을 갖는 베이스 영역(80)이 더 형성되고, 상기 드레인 영역(30)은 소스 영역(10)과 동일한 도전형(n형)을 갖되 소스 영역(10)의 도핑농도(1020cm-3)보다 고농도(5x1020cm-3)로 도핑된 것을 보여준다. 도 2에서 도면 부호 50은 소스 전극, 70은 드레인 전극이다.
도 2의 실시예에 따른 p 채널 ETFET의 동작원리를 에너지 밴드도로 설명하면 도 9와 같다.
우선, 도 2의 각 전극(50, 60, 70)에 전압이 인가되지 않은 경우에는 도 9(a)와 같은 열평형 상태에 있게 된다. 이때, 드레인 영역(30)은 소스 영역(10)보다 고농도로 도핑되어 있으므로 다수반송자((majority carrier)인 전자(electron)의 축퇴 상태(degenerate state)가 소스 영역(10)보다 더 많게 되므로, 드레인 영역(30)의 전도대 최소값(Ec)은 소스 영역(10)에서보다 페르미 레벨(EF)로부터 더 아래에 형성하게 된다. 그리고 베이스 영역(80)은 p형으로 1019cm-3의 농도를 가지므로 정공(hole)의 축퇴 상태(degenerate state) 존재로 가전자대 최대값(Ev)은 페르미 레벨(EF) 위로 올라가게 된다.
도 9(a)의 열평형 상태에서 소스 전극(50)을 기준으로 게이트 전극(60)과 드레인 전극(70)에 각각 -0.7V 보다 작은 동일한 음의 전압을 인가하게 되면, 도 9(b)와 같이 에너지 밴드도가 그려지게 된다.
즉, 도 9(a)의 열평형 상태에서 소스 전극(50)을 기준으로 게이트 전극(60)과 드레인 전극(70)에 동일한 크기의 음의 전압을 걸어 줄 때, 소스 영역(10)을 기준으로 채널과 드레인 영역의 전위는 각 전극 및 게이트 절연막 등에 의한 전압 분배에 따른 미세한 차이는 있으나, 채널 영역(20)과 드레인 영역(30)의 에너지 밴드는 도 9(b)와 같이 거의 비슷하게 올라가게 된다. 이때, 채널 영역(20)의 에너지 밴드가 올라감에 따라 도 9(b)와 같이 소스 영역(10)으로 전자의 터널링이 발생되고 이때 함께 생성된 정공(hole)은 베이스 영역(80)으로 이동되어 쌓이게 된다. 이러한 베이스 영역(80)에의 정공 쌓임은 베이스 영역(80)의 전위를 높여주게 되어 베이스 영역(80)의 에너지 밴드는 도 9(b)와 같이 아래로 내려오게 된다. 상기 베이스 영역(80)의 에너지 밴드가 내려올 때 드레인 영역(30)에서 축퇴 상태로 충분히 쌓여있던 전자가 베이스 영역(80)의 정공 축퇴 상태를 바라볼 수 있게 되는 한편 베이스 영역(80)과 드레인 영역(30)이 소스 영역(10)과 채널 영역(20)보다 상대적으로 높은 도핑에 의한 pn 접합으로 얇은 공핍층이 형성되어 드레인 영역(30)에 축적된 전자들이 용이하게 터널링하며 베이스 영역(80)으로 들어오게 된다.
상기와 같은 원리로 게이트 전극(60)에 소스 영역(10)과 채널 영역(20) 사이에 터널링이 일어날 정도의 전압만 인가되어도 베이스 영역(80)에는 정공 쌓임으로 에너지 밴드를 내리면서 드레인 영역(30)에 축적된 전자들의 터널링을 유발시켜 터널링 전류로 구동가능하게 되는 효과가 있게 된다.
그리고, 도 9(b)의 상태에서 소스 전극(50)을 기준으로 게이트 전극(60)과 드레인 전극(70)에 각각 -0.7V 보다 큰 동일한 음의 전압을 인가하게 되면, 도 9(c)와 같이 에너지 밴드도가 그려지게 된다.
도 9(c)의 에너지 밴드도는 도 9(b)의 상태보다 큰 음의 전압을 인가하는 임의 순간의 상태를 도시한 것이지 -0.7V가 인가된 상태를 나타낸 것은 아니다.
즉, 도 9(b)의 상태에서 소스 전극(50)을 기준으로 게이트 전극(60)과 드레인 전극(70)에 도 9(b)보다 더 큰 음의 전압을 걸어 줄 때, 소스 영역(10)을 기준으로 채널과 드레인 영역의 전위는 더 올라가게 되어, 도 9(c)와 같이 에너지 밴드도가 그려지게 된다.
이 경우에 소스 영역(10)과 채널 영역(20) 사이의 밴드폭은 더 좁아지게 되어 소스 영역(10)으로 전자의 터널링 확률이 더욱 높아지게 되고 이때 함께 생성된 정공(hole)은 베이스 영역(80)에서 계속 쌓이게 되면서, 드레인 영역(30)의 전도대에 있던 열 전자들은 낮아진 베이스 영역의 전도대 장벽을 넘어 베이스 영역(80)으로 유입하게 되면서 열 전자 방출에 의한 전류가 흐르게 된다. 한편, 소스 영역(10)과 채널 영역(20) 사이에 전자의 터널링으로 발생한 정공은 도 9(c)와 같이 드레인 영역(30)의 가전자대 에너지 장벽이 존재할 경우 드레인 영역(30)으로 흘러가지 못하다가 드레인 전극(70)에 보다 큰 음의 전압이 인가되어 가전자대 에너지 장벽이 없어지면서 드레인 영역(30)으로 정공에 의한 전류도 흐르게 된다(미도시). 여기서, 정공에 의한 전류라 함은 소스 영역(10)과 채널 영역(20) 사이에서 전자의 터널링으로 발생한 정공이 드레인 영역(30)으로 빠지면서 흐르는 전류를 말한다.
따라서, 게이트 전극(60)과 드레인 전극(70)에 소스 영역(10)과 채널 영역(20) 사이에 터널링이 일어날 정도의 작은 음의 전압(예컨대, -0.7V 보다 작은 전압)을 인가할 때는 드레인 영역(30)에 축적된 전자들의 터널링에 의한 저전력 구동이 가능하게 되고(도 9(b) 참조), 보다 큰 음의 전압이 인가될 경우에는 드레인 영역(30)에서 베이스 영역(80)으로 유입되는 열 전자 방출에 의한 구동이 가능하게 되며(도 9(c) 참조), 나아가 드레인 전극(70)에 가전자대 에너지 장벽이 없어질 정도의 충분히 큰 음의 전압이 인가될 경우에는 소스 영역(10)과 채널 영역(20) 사이에 전자의 터널링으로 발생한 정공에 의한 전류가 더해져 높은 구동전류를 얻을 수 있게 된다(미도시).
도 8은 도 2의 구조에서 드레인 영역(30)이 소스 영역(10)과 동일한 도핑 농도(1020cm-3)로 형성되었을 경우의 동작원리를 보여주는 에너지 밴드도로, 도 7 및 도 9와 대비되도록 동일한 전압 인가조건에서 도시한 것이다.
도 8을 참조하면, 도 8(a) 및 도 8(c)는 각각 도 9(a) 및 도 9(c)와 유사하게 되나, 도 8(b)는 드레인 영역(30)의 전도대에 축퇴 상태로 있던 전자는 베이스 영역(80)의 금지대를 바라보게 되고, 베이스 영역(80)과 드레인 영역(30) 사이의 공핍층은 도 9의 경우보다 두꺼워 도 9(b)와 달리 드레인 영역(30)에 축적된 전자들이 베이스 영역(80)으로 터널링하지 못하게 된다.
따라서, 도 8의 경우는 소스 전극(50)을 기준으로 게이트 전극(60)과 드레인 전극(70)에 각각 -0.7V 보다 작은 동일한 음의 전압을 인가하게 될 경우에는 순방향 터널링 전류에 의한 저전력 구동을 하지 못하게 되는 문제점이 있다.
도 10은 도 2의 구조에서 베이스 영역(80)을 다른 영역보다 밴드갭이 작은 물질로 형성하고, 드레인 영역(30)은 소스 영역(10)과 동일한 도핑 농도(1020cm-3)로 형성하였을 경우의 동작원리를 보여주는 에너지 밴드도로, 전압 인가조건은 도 8 및 도 9의 (a), (b)와 동일하다. 이 경우에도 -0.7V 보다 작은 저전압 동작시 도 8(b)와 같이 드레인 영역(30)의 전도대에 축퇴 상태로 있던 전자는 베이스 영역(80)의 금지대를 바라보게 되고, 베이스 영역(80)과 드레인 영역(30) 사이의 공핍층은 두꺼워 도 9(b)와 달리 드레인 영역(30)에 축적된 전자들이 베이스 영역(80)으로 터널링하지 못하게 된다. 다만, 베이스 영역(80)의 밴드갭이 도 8의 예보다 작아 드레인 전극(70)에 도 8(c)보다 작은 음의 전압을 인가하더라도 열 전자 방출에 의한 전류로 구동할 수 있게 된다. 그러나, 도 10의 예는 베이스 영역(80)을 다른 영역과 다른 반도체 물질로 형성하여야 하므로 이종접합을 위한 공정을 더 진행해야하는 단점이 있다.
따라서, 도 9의 예와 같이, 소스 영역(10), 채널 영역(20), 베이스 영역(80) 및 드레인 영역(30)을 밴드갭이 동일한 하나의 반도체물질(예컨대, 실리콘, 게르마늄 등)로 형성함이 공정상 간단하여 바람직하나, 이종접합 공정을 더 진행할 거라면, 도 2의 구조에서 채널 영역(20)과 드레인 영역(30)은 각각 소스 영역(10) 및 베이스 영역(80)보다 밴드갭이 작은 반도체 물질로 형성하거나, 채널 영역(20), 베이스 영역(80) 및 드레인 영역(30) 모두 소스 영역(10)보다 밴드갭이 작은 반도체 물질로 형성하는 것이 바람직하다. 전자의 예는 도 11과 같은 에너지 밴드도로 동작하게 되는데, -0.7V 보다 작은 저전압 동작시 베이스 영역(80)과 드레인 영역(30)의 pn 접합에서 순방향 바이어스(forward bias)에 의한 터널링 전류로 구동이 가능하고, 후자의 예는 도 12와 같은 에너지 밴드도로 동작하여, -0.7V 보다 작은 저전압 동작시에도 베이스 영역(80)과 드레인 영역(30)의 pn 접합에서 순방향 바이어스(forward bias)에 의한 터널링 전류 및 드레인 영역(30)에서 베이스 영역(80)으로의 열 전자 방출에 의한 전류로 구동전류를 증가시킬 수 있는 장점이 있게 된다.
도 13은 각 소자의 등가회로를 도시한 것으로, (a)는 소스 영역과 채널 영역 사이의 터널링 전류로 구동되는 종래 터널링 전계효과 트랜지스터(TFET)를 나타내는 것이고, (b)는 선행 논문에서 개시된 바와 같이 소스 영역과 채널 영역 사이의 터널링 전류 및 드레인 영역에서 베이스 영역을 통해 소스 영역으로의 열전자 방출에 의한 전류로 구동되는 터널링 전계효과 트랜지스터(BETFET)를 나타내는 것이고, (c)는 본 발명에 일 실시예에 의한 터널링 전계효과 트랜지스터(ETFET)를 나타내는 것으로 소스 영역과 채널 영역 사이의 터널링 전류, 드레인 영역에서 베이스 영역을 통해 소스 영역으로의 열전자 방출에 의한 전류 및 베이스 영역과 드레인 영역의 pn 접합에서 순방향 바이어스에 의한 터널링 전류로 구동될 수 있음을 보여준다.
도 14 및 도 15는 본 발명에 의한 터널링 전계효과 트랜지스터(ETFET), 선행 논문에 의한 터널링 전계효과 트랜지스터(BETFET) 및 종래 터널링 전계효과 트랜지스터(TFET)에 대하여 각각 드레인 전극에 큰 음의 전압(VD=-1.5V)과 작은 음의 전압(VD=-0.3V)을 인가한 후 게이트 전극에 인가한 전압(VG)의 크기 변화에 따른 구동전류(ID)를 알아본 시뮬레이션 결과도이다.
도 15에 의하면, 드레인 전극에 작은 음의 전압(VD=-0.3V)을 인가하여 저전력 구동을 시킬 경우, 본 발명에 의한 터널링 전계효과 트랜지스터(ETFET)는 종래 터널링 전계효과 트랜지스터(TFET)는 물론 선행 논문에 의한 터널링 전계효과 트랜지스터(BETFET)보다 훨씬 높은 구동전류를 얻을 수 있었다.
이는 앞서 설명한 바와 같이, 본 발명에 의한 터널링 전계효과 트랜지스터(ETFET)는 게이트 전극(60)에 소스 영역(10)과 채널 영역(20) 사이에 터널링이 일어날 정도의 전압만 인가되어도 베이스 영역(80)에는 정공 쌓임으로 에너지 밴드를 내리면서 드레인 영역(30)에 축적된 전자들이 베이스 영역(80)의 정공 축퇴 상태를 바라볼 수 있게 되면서 그리고 높은 드레인 영역(30)의 도핑에 의한 얇은 공핍층 형성으로 용이하게 베이스 영역과 드레인 영역의 순방향 바이어스에 의한 터널링 전류(이를 간단히 '순방향 터널링 전류'라 함)로 구동할 수 있는 반면, 종래 터널링 전계효과 트랜지스터(TFET) 및 선행 논문에 의한 터널링 전계효과 트랜지스터(BETFET)에서는 구조적으로 상기 순방향 터널링 전류를 발생시키기 어렵기 때문인 것으로 보인다.
도 14에 의하면, 드레인 전극에 큰 음의 전압(VD=-1.5V)을 인가하고 게이트 전극에 인가한 전압(VG)의 크기를 변화시키며 측정한 구동전류(ID)에서도 본 발명에 의한 터널링 전계효과 트랜지스터(ETFET)가 종래 터널링 전계효과 트랜지스터(TFET) 및 선행 논문에 의한 터널링 전계효과 트랜지스터(BETFET)보다 높은 구동전류를 얻을 수 있었다.
그런데, 게이트 전압(VG)의 크기가 점점 증가되어 드레인 전압(VD)과 같아질 때는 본 발명에 의한 터널링 전계효과 트랜지스터(ETFET)에 의한 구동전류와 선행 논문에 의한 터널링 전계효과 트랜지스터(BETFET)의 구동전류의 크기가 같아짐을 볼 수 있다. 이는 양자 모두 소스 영역과 채널 영역 사이의 터널링 전류와 드레인 영역에서 베이스 영역을 통해 소스 영역으로의 열전자 방출에 의한 전류가 구동전류로 동일하게 기여하기 때문인 것으로 파악된다. 특히, 종래 터널링 전계효과 트랜지스터(TFET)와의 차이점은 열전자 방출에 의한 전류가 구동전류로 더 기여하고 있음을 알 수 있다.
상술한 동작 특성이 있도록 하나 이상의 반도체 물질로 소스 영역, 채널 영역, 베이스 영역 및 드레인 영역을 형성하는 한, 게이트 전극을 포함한 구체적인 소자의 구조는 다양할 수 있다.
즉, 도 2의 구조를 응용한 예로, 도 3과 같이, 게이트 절연막(예컨대, 산화막: Oxide, 40) 및 게이트 전극(60)을 소스 영역(10) 측으로 채널 영역(20) 상의 일부에만 형성할 수 있다. 이렇게 함으로써, 게이트 전극(60)에 인가된 게이트 전압이 양으로 감에 따라 채널 영역(20)과 베이스 영역(80) 사이의 원하지 않은 터널링으로 인한 누설전류 문제(ambipolar 동작문제)를 줄일 수 있다.
도 4는 도 3과 동일한 구조를 갖되 소스 영역(10), 베이스 영역(80) 및 드레인 영역(30)을 도 3과 반대 도전형을 갖도록 형성하여 n 채널 ETFET로 구현한 예를 보여준다. 도 4의 실시예에서 채널 영역(20)은 진성 또는 N- 영역으로도 형성할 수 있다.
도 5는 도 2의 구조에서 게이트 절연막(40)과 게이트 전극(60)이 하부 반대편에도 도면 부호 42, 62로 더 형성되어, 더블 게이트(double gate) 또는 핀펫 게이트(finFET gate) 구조를 가질 수 있음을 보여준다. 더 나아가 채널 영역(20)의 삼면을 감싸는 트리플 게이트(triple gate) 구조 또는 채널 영역(20)의 전 측면을 감싸는 게이트 올어라운드(Gate-All-Around: GAA) 구조로도 구현될 수 있다.
그리고, 도 6과 같이, 도 2의 구조에서 게이트 절연막(40)은 소스 영역(10) 측으로 실리콘산화막보다 큰 유전율을 가지는 고유전율막(41)이 국부적으로 형성되도록 하여 소스 영역(10)과 채널 영역(20) 사이의 터널링 확률을 높임으로써, 구동전류를 크게 하고 저전력 동작이 가능하게 할 수도 있다.
이상으로, 본 발명의 바람직한 실시예에 대하여 설명하였으나, 당해 기술분야에서 통상의 지식을 가진자라면 상기 실시예를 기초로 다양하게 응용하여 실시할 수 있는바, 기타 응용의 구체적인 예에 대해서는 그 설명을 생략한다.
10: 소스 영역
20: 채널 영역
30: 드레인 영역
40, 42: 게이트 절연막
41: 고유전율막
50: 소스 전극
60, 62: 게이트 전극
70: 드레인 전극
80: 베이스 영역

Claims (8)

  1. 하나 이상의 반도체 물질로 형성된 소스 영역, 채널 영역 및 드레인 영역과 상기 채널 영역 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극을 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서,
    상기 채널 영역과 상기 드레인 영역 사이에 반도체 물질로 상기 드레인 영역과 반대 도전형을 갖는 베이스 영역이 더 형성되고,
    상기 드레인 영역은 상기 소스 영역과 동일한 도전형을 갖되 상기 소스 영역보다 고농도로 도핑된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 상기 소스 영역 측으로 상기 채널 영역 상의 일부에만 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 더블 게이트(double gate), 트리플 게이트(triple gate), 핀펫 게이트(finFET gate) 및 게이트 올어라운드(Gate-All-Around: GAA) 중 어느 하나의 형상으로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트 전극은 상기 채널 영역의 전면을 덮도록 형성되고,
    상기 게이트 절연막은 상기 게이트 전극과 상기 채널 영역 사이에서 상기 소스 영역 측으로 실리콘산화막보다 큰 유전율을 가지는 고유전율막이 국부적으로 형성되고, 나머진 상기 고유전율막보다 작은 유전율을 가지는 절연막으로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 베이스 영역 및 상기 드레인 영역은 소정의 전위장벽보다 낮은 전압으로 구동시 순방향 바이어스에 의한 터널링 전류로 구동 가능하게 도핑된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  6. 제 5 항에 있어서,
    상기 소스 영역, 상기 채널 영역, 상기 베이스 영역 및 상기 드레인 영역은 실리콘 및 게르마늄 중에서 선택된 어느 하나로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  7. 제 5 항에 있어서,
    상기 소스 영역 및 상기 베이스 영역은 실리콘으로 형성되고, 상기 채널 영역 및 상기 드레인 영역은 게르마늄으로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
  8. 제 5 항에 있어서,
    상기 소스 영역은 실리콘으로 형성되고, 상기 채널 영역, 상기 베이스 영역 및 상기 드레인 영역은 게르마늄으로 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터.
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