KR101058370B1 - 트랩을 갖는 터널링 전계효과 트랜지스터 - Google Patents
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Abstract
본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 채널영역을 중심으로 일측 터널링이 일어나는 부분에는 트랩층을 형성하여 구동전류를 향상시키고, 반대편 타측에는 트랜지스터가 꺼졌을 때에 누설전류 발생을 억제할 수 있도록 저농도 도핑층을 구비함으로써, 저전력, 고에너지 효율을 구현할 수 있는 트랩을 갖는 터널링 전계효과 트랜지스터에 관한 것이다.
트랩, 저농도, LDD, 변형기판, 터널링, TFET
Description
본 발명은 터널링 전계효과 트랜지스터에 관한 것으로, 더욱 상세하게는 채널영역을 중심으로 일측 터널링이 일어나는 부분에는 트랩층을 형성하여 구동전류를 향상시키고, 반대편 타측에는 트랜지스터가 꺼졌을 때에 누설전류 발생을 억제할 수 있도록 함으로써, 저전력, 고에너지 효율을 구현할 수 있는 트랩을 갖는 터널링 전계효과 트랜지스터에 관한 것이다.
터널링 전계효과 트랜지스터(Tunneling Field Effect Transistor: TFET)는 일본의 Hitachi와 영국의 Cambridge 대학에서 그 개념이 최초로 제안되었으나, 1990년대에는 기존의 MOSFET 축소화가 무리없이 진행되었고 에너지 문제도 심각하지 않은 상황이었으므로 터널링 트랜지스터는 널리 연구되지는 못하였다.
그러나, 2000년대에 들어서 MOSFET의 축소화의 한계가 임박하고 에너지 문제도 심각해지면서, 이에 대한 해법의 하나로 터널링 트랜지스터 연구는 각광을 받게 되었다.
이는 반도체 소자의 크기가 작아지고 성능이 향상되는 반대급부로 전력의 소 모가 증가하게 되면서, 기존의 MOSFET을 대체하거나 보완할 소자 개발의 필요성이 대두하게 되었기 때문이다.
기존의 MOSFET은 문턱전압이하 기울기(Subthreshold Swing: SS)가 상온에서 60mV/dec 이하로 낮아질 수 없는 물리적 한계가 있어, 구동전압이 낮아지면 상당한 성능 저하가 발생하는 근본적인 문제점이 있어 왔다.
하지만 터널링 전계효과 트랜지스터는 기존 MOSFET의 열전자 방출 (thermionic emission)과는 상이한 터널링 방식으로 전자나 홀의 흐름을 제어하므로 입력전압(구동전압)의 미세한 변화가 출력전류의 큰 변화로 이어질 수 있다.
이는 ON/OFF 상태의 변화가 게이트 전압의 변화에 따라 매우 급격하게 일어남을 시사하며, 낮은 문턱전압이하 기울기(SS)가 가능함을 의미한다.
따라서, 터널링 전계효과 트랜지스터는 1V 이하의 매우 낮은 구동전압 조건에서도 정상적인 동작이 가능할 것으로 예상하고 있으므로, 터널링 트랜지스터를 이용하면 전력을 적게 소모하면서 기존의 MOSFET과 유사한 성능을 얻을 수 있게 되어 고에너지 효율의 반도체 소자를 구현할 수 있을 것으로 기대되어 왔다.
이러한 터널링 전계효과 트랜지스터는 기본적으로, 도 1과 같이, 통상의 MOSFET과 달리 채널영역(20) 양측으로 서로 반대극성을 갖는 불순물로 소스(22)/드레인(26)을 형성하는 구조를 갖는다.
예컨대, N 채널 TFET인 경우, 매몰산화막(10) 상의 P형 SOI 기판에 채널영역(20) 양측으로 소스(22)는 P+ 영역, 드레인(26)은 N+ 영역으로 형성된다. 여기서, P+ 영역은 P형 고농도 도핑층을, N+ 영역은 N형 고농도 도핑층을 각각 말한다 (이하, 동일함).
상기와 같은 구조에서, 게이트절연막(40) 상의 게이트(50)에 + 구동전압이 인가되고, 소스(22) 및 드레인(26)에 역바이어스 전압이 각각 인가하게 되면, 도 4(a)와 같이, 채널영역(20)과 소스(22) 사이에 급격한 에너지 밴드 경사를 갖는 접합(junction)이 형성되어 양자역학적 터널링에 의한 구동전류(ION)가 흐르게 된다.
그러나, 상기 터널링 전계효과 트랜지스터의 구동전류는 터널링 현상에 의한 것이므로, MOSFET의 구동전류에 비하여 낮은 전류값을 갖는 문제점이 있어왔다.
또한, 터널링 전계효과 트랜지스터는 게이트가 있는 p-i-n 다이오드에 역바이어스 전압을 인가하여 동작시키는 구조이어서, 누설전류가 기본적으로 MOSFET보다 낮지만, ambipolar 동작이 가능하여, 도 5(a)와 같이, 게이트 구동전압을 양에서 음으로 이동할 때(즉, OFF 전압 인가시), 터널링이 일어나는 부분이 P+ 영역에서 N+ 영역으로 바뀌게 되어, 의도하지 않은 영역에서의 터널링으로 누설전류 증가를 가져오게 되고, 이는 ON/OFF 전류비를 떨어뜨리는 문제점으로 지적되어 왔다.
앞의 구동전류를 늘리는 방법으로, 미국공개특허 제20070178650호에서 P+ 영역과 N+ 영역 중 어느 하나를 실리콘이 아닌 실리콘 게르마늄 혹은 게르마늄으로 치환시키는 기술이 개시되어 있으나, 공정의 복잡도가 늘어나고 비용을 증가시키는 문제점이 있다.
한편, 뒤의 ambipolar 동작에 따른 누설전류 문제점을 해결하고자, 미국공개특허 제20080224224호에서 P+ 영역과 N+ 영역 중 어느 하나를 게이트와 겹치지 않 도록 격리하는 방법을 개시하고 있으나, 이 또한 이격에 따른 면적손실이 크다는 문제점이 있어, 바람직한 해결책으로 채용하기 어렵다.
따라서, 제조공정을 복잡하게 하지 않으면서도 별도 면적손실 없이 상기 두가지 문제점을 해결하여, 기존의 MOSFET을 대체할 수 있는 터널링 전계효과 트랜지스터의 구조 및 공정개발이 계속 요구되고 있다.
본 발명은 공정의 복잡도 증가나 면적손실 없이 종래 터널링 전계효과 트랜지스터의 낮은 구동전류 및 높은 누설전류의 문제점을 해결하기 위한 새로운 터널링 전계효과 트랜지스터의 구조를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 트랩을 갖는 터널링 전계효과 트랜지스터는 반도체 기판과, 상기 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트와, 상기 게이트 밑에 위치한 상기 반도체 기판을 채널영역으로 하고, 상기 채널영역을 사이에 두고 상기 반도체 기판 양측에 형성된 P+ 영역과 N+ 영역을 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서, 상기 P+ 영역과 상기 채널영역 사이 또는 상기 N+ 영역과 상기 채널영역 사이에는 트랩층이 형성되고, 상기 반도체 기판은 밴드간 에너지가 감소되도록 에피 성장시킨 실리콘 기판인 것을 특징으로 한다.
또한, 상기 트랩층이 형성된 반대편의 상기 N+ 영역과 상기 채널영역 사이 또는 상기 P+ 영역과 상기 채널영역 사이에는 인접한 고농도 도핑층의 극성을 따르는 저농도 도핑층이 더 형성된 것을 다른 특징으로 한다.
그리고, 상기 실리콘 기판은 게르마늄, 실리콘 게르마늄 또는 실리콘 탄소 위에 실리콘을 에피 성장시킨 것이거나 SSOI(Strained-Silicon-On-Insulator) 기판인 것을 또 다른 특징으로 한다.
본 발명은 터널링이 일어나야 하는 접합에는 인위적으로 트랩을 형성하거나 격자상수가 다르도록 에피성장시킨 변형된 실리콘 기판을 사용함으로써, 구동전류를 증가시킨 효과가 있다.
아울러, 터널링을 억제하고자 하는 영역에는 저농도 도핑층을 별도 형성함으로써, 게이트의 전압변동에 따른 누설전류를 최대한 억제시킨 효과도 있다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
도 2는 본 발명에 의한 N 채널 TFET 구조를 보여주는 단면도로, P형 SOI 또는 SSOI 기판에 좌로부터 N+영역(26)/N-영역(28)/P형 바디(20)/트랩층(24)/P+영역(22)이 형성된 것을 예시적으로 도시한 것이고, 도 3은 본 발명에 의한 P 채널 TFET 구조를 보여주는 단면도로, N형 SOI 또는 SSOI 기판에 좌로부터 N+영역(32)/트랩층(34)/N형 바디(30)/P-영역(38)/P+영역(36)이 형성된 것을 예시적으로 도시한 것이고, 도 4는 N 채널 TFET 구조에서 소스/드레인에 역바이어스, 게이트에 +전압이 각각 인가될 때 P+ 영역과 접한 채널영역에 트랩층이 없을 경우(a)와 있을 경우(b)의 터널링 전류(ON CURRENT: ION)를 비교한 에너지 밴드도이고, 도 5는 N 채널 TFET 구조에서 소스/드레인에 역바이어스, 게이트에 -전압(또는 OFF 전압)이 각각 인가될 때 저농도 도핑영역이 없을 경우(a)와 있을 경우(b)의 누설전류(OFF CURRENT: IOFF)를 비교한 에너지 밴드도이고, 도 6은 게르마늄의 함량을 달리하는 실리콘 게르마늄(Si1-xGeX)을 버퍼층으로 하고 그 위에 실리콘을 에피성장시킬 때 밴드간 에너지 변화를 보여주는 도면이다.
상기에서 N-영역(28)은 N형 저농도 도핑층을, P-영역(38)은 P형 저농도 도핑층을 각각 말한다(이하, 동일함).
우선, 본 발명에 의한 트랩을 갖는 터널링 전계효과 트랜지스터는, 기본적으로 반도체 기판과, 상기 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트와, 상기 게이트 밑에 위치한 상기 반도체 기판을 채널영역으로 하고, 상기 채널영역을 사이에 두고 상기 반도체 기판 양측에 형성된 P+ 영역과 N+ 영역을 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서, 상기 P+ 영역과 상기 채널영역 사이 또는 상기 N+ 영역과 상기 채널영역 사이에는 트랩층이 형성된 것을 특징으로 한다.
즉, 도 1과 같은 종래 N 채널 TFET 구조에서는, 도 2와 같이, P+ 영역(22)과 채널영역(20)에, 그리고 종래 P 채널 TFET 구조(미도시)에서는, 도 3과 같이, N+ 영역(32)과 채널영역(30) 사이에 각각 트랩층(24)(34)을 형성함으로써, 상기 트랩층에 의해 구동전류를 향상시키는 것을 본 발명의 핵심 기술적 특징으로 한다.
도 4에서 이해되는 바와 같이, N 채널 TFET의 경우 소스/드레인에 역바이어스, 게이트에 +전압이 각각 인가될 때, inversion된 전자에 의한 채널과 P+ 영역 사이에는 마치 PN 접합에 의한 폭이 좁은 공핍층이 형성하게 되는데, 이렇게 공핍 층이 형성되는 채널영역(20)과 P+ 영역(22) 사이에 별도의 트랩층이 없는 경우(a)에는 밴드간 터널링(Band-to-band tunneling; 1)만 존재하게 된다.
그러나, 본 발명에서와 같이, 채널영역(20)과 P+ 영역(22) 사이에 별도의 트랩층(24)이 있는 경우(b)에는 밴드간 터널링(Band-to-band tunneling; 1) 뿐만 아니라 트랩을 건너뛰며 일어나는 터널링(Trap-assisted tunneling; 2) 및 트랩에서의 필드 에미션(Field-emission; 3)에 의한 터널링이 더 발생하게 되므로, 결과적으로 전체 터널링 전류는 증가하게 되고, 이는 구동전류(ON CURRENT: ION)를 종래보다 훨씬 높일 수 있게 되는 것이다.
나아가, 상기 구동전류를 보다 더 향상시키기 위하여 기판은 변형된 기판(예컨대, 격자상수가 다른 물질층으로 형성된 반도체 기판)으로 사용하는 것이 바람직하다.
이는 격자상수가 버퍼 물질층에 반도체 물질을 에피성장시킬 경우 에피층은 버퍼층의 원자 간격으로 늘어나거나 줄어들 수 있는데, 본 발명에서는 이를 이용하여 밴드간 에너지를 감소시킴으로써, 하기 수학식에 의거 원하는 부위의 터널링 전류(IT)를 증가시킬 수 있게 된다.
[수학식] IT = A x exp(-Eg/2kBT)
상기 수학식에서, A는 비례상수이고, Eg는 밴드간 에너지이다.
구체적으로, 게르마늄의 원자간 간격이 실리콘의 그것보다 크기 때문에 기판의 버퍼층으로 게르마늄이나 실리콘 게르마늄으로 하고 그 위에 실리콘을 에피성장 시킬 경우에는 실리콘의 원자간 간격이 늘어나게 되는 효과가 있고, 이를 N 채널 TFET의 기판으로 사용할 경우에는 변형된 실리콘 기판만으로 밴드간 에너지를 감소시켜(도 6 참조) 터널링 전류(IT)를 증가시킴으로써, 구동전류를 더욱 향상시킬 수 있게 된다.
반대로, P 채널 TFET용 기판의 경우는 실리콘 보다 원자간의 간격이 작은 물질층(예컨대, SiC)을 버퍼층으로 하여 실리콘을 에피성장시켜 사용할 수 있다.
따라서, 본 발명에 의한 기판은, 도 2 및 도 3에 도시된 바와 같이, 매몰산화막(10) 상에 단결정 실리콘 또는 단결정 게르마늄이 형성된 SOI(Silicon-On-Insultor) 기판 또는 GOI(Germanium-On-Insultor) 기판 뿐만 아니라, 바람직하게는 GOI(Germanium-On-Insultor) 기판, SGOI(SiGe-On-Insultor) 기판 및 SCOI(SiC-On-Insultor) 기판 상에 각각 실리콘 에피성장시킨 SGOI(Silicon-Ge-On-Insultor), SSGOI(Silicon-SiGe-On-Insultor) 기판 및 SSCOI(Silicon-SiC-On-Insultor) 기판이 좋고, 더 나아가서는 상기 SGOI 기판, 상기 SSGOI 기판 또는 상기 SSCOI 기판과 같이 실리콘을 에피성장시킨 것을 두꺼운 절연막이 증착된 실리콘 기판에 뒤집어 붙인 다음, 상층의 GOI, SGOI 또는 SCOI를 제거한 SSOI(Strained-Silicon-On-Insulator) 기판인 것이 바람직하다.
물론, 벌크 반도체 물질 상에서 상장시킨 실리콘 에피층을 구동전류를 줄이기 위한 액티브 영역으로 사용할 수 있음은 당연하다.
한편, 동일한 N 채널 TFET에서 소스/드레인에 걸린 역바이어스 상태는 그대 로 유지한 채, 게이트에 소스와 동일한 -전압(또는 OFF 전압)을 인가할 때에는, 도 5(a)와 같이, 채널영역의 accumulated hole과 반대편의 N+ 영역 사이에도 마치 PN 접합에 의한 폭이 좁은 공핍층이 형성하게 되어, 원하지 않은 부위에서의 터널링 전류(누설전류, OFF CURRENT: IOFF)가 발생되는 문제점이 있어왔다.
그런데, 본 발명에서는 상기 채널영역과 상기 N+ 영역 사이에 N- 저농도 도핑층을 더 형성함으로써, 도 5(b)와 같이, 채널영역의 accumulated hole과 N+ 영역 사이에 형성되는 공핍층의 폭을 넓혀 이들 사이의 터널링을 억제하여 누설전류를 획기적으로 줄이게 된다.
지금까지 주로 N 채널 TFET에 대하여 설명하였으나, P 채널 TFET에 대하여도 대칭적으로 생각한다면, 당업자라면 쉽게 이해하고 실시할 것이므로, 이에 대한 설명은 생략한다.
도 1은 종래 터널링 전계효과 트랜지스터의 기본 구조를 보여주는 단면도이다.
도 2는 본 발명에 의한 N 채널 TFET 구조를 보여주는 단면도로, P형 SOI 또는 SSOI 기판에 좌로부터 N+영역(26)/N-영역(28)/P형 바디(20)/트랩층(24)/P+영역(22)이 형성된 것을 예시적으로 도시한 것이다.
도 3은 본 발명에 의한 P 채널 TFET 구조를 보여주는 단면도로, N형 SOI 또는 SSOI 기판에 좌로부터 N+영역(32)/트랩층(34)/N형 바디(30)/P-영역(38)/P+영역(36)이 형성된 것을 예시적으로 도시한 것이다.
도 4는 N 채널 TFET 구조에서 소스/드레인에 역바이어스, 게이트에 +전압이 각각 인가될 때 P+ 영역과 접한 채널영역에 트랩층이 없을 경우(a)와 있을 경우(b)의 터널링 전류(ON CURRENT: ION)를 비교한 에너지 밴드도이다.
도 5는 N 채널 TFET 구조에서 소스/드레인에 역바이어스, 게이트에 -전압(또는 OFF 전압)이 각각 인가될 때 저농도 도핑영역이 없을 경우(a)와 있을 경우(b)의 누설전류(OFF CURRENT: IOFF)를 비교한 에너지 밴드도이다.
도 6은 게르마늄의 함량을 달리하는 실리콘 게르마늄(Si1-xGeX)을 버퍼층으로 하고 그 위에 실리콘을 에피성장시킬 때 밴드간 에너지 변화를 보여주는 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 매몰산화막 20: 채널 영역(P형 바디)
22, 36: P+ 영역 24, 34: 트랩층
26, 32: N+ 영역 28: N- 영역
30: 채널 영역(N형 바디) 38: P- 영역
40: 게이트 절연막 50: 게이트
Claims (4)
- 반도체 기판과, 상기 반도체 기판 상에 게이트 절연막을 사이에 두고 형성된 게이트와, 상기 게이트 밑에 위치한 상기 반도체 기판을 채널영역으로 하고, 상기 채널영역을 사이에 두고 상기 반도체 기판 양측에 형성된 P+ 영역과 N+ 영역을 포함하여 구성된 터널링 전계효과 트랜지스터에 있어서,상기 P+ 영역과 상기 채널영역 사이 또는 상기 N+ 영역과 상기 채널영역 사이에는 트랩층이 형성되고,상기 반도체 기판은 밴드간 에너지가 감소되도록 에피 성장시킨 실리콘 기판인 것을 특징으로 하는 트랩을 갖는 터널링 전계효과 트랜지스터.
- 제 1 항에 있어서,상기 트랩층이 형성된 반대편의 상기 N+ 영역과 상기 채널영역 사이 또는 상기 P+ 영역과 상기 채널영역 사이에는 인접한 고농도 도핑층의 극성을 따르는 저농도 도핑층이 더 형성된 것을 특징으로 하는 트랩을 갖는 터널링 전계효과 트랜지스터.
- 삭제
- 제 1 항 또는 제 2 항에 있어서,상기 실리콘 기판은 게르마늄, 실리콘 게르마늄 및 실리콘 탄소 중 어느 하나의 위에 실리콘을 에피 성장시킨 것이거나 SSOI(Strained-Silicon-On-Insulator) 기판인 것을 특징으로 하는 트랩을 갖는 터널링 전계효과 트랜지스터.
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