KR101431774B1 - 실리콘 집적 가능한 화합물 무접합 전계효과 트랜지스터 - Google Patents

실리콘 집적 가능한 화합물 무접합 전계효과 트랜지스터 Download PDF

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박병국
조성재
강인만
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서울대학교산학협력단
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Abstract

본 발명은 실리콘 기판상에 집적 가능한 화합물 무접합 전계효과 트랜지스터에 관한 것으로, 고가의 SOI 기판 대신 벌크 실리콘 기판상에서도 집적 가능하도록 하고, 소자의 ON/OFF 동작시 누설 전류 차단을 위해 매몰산화막 대신 실리콘 기판과 액티브층 사이에 액티브층과 소정의 에너지 밴드갭 차이를 갖는 블로킹 반도체층을 형성하고, 상기 액티브층은 실리콘보다 높은 전자 혹은 홀 이동도를 갖는 반도체층으로 형성함으로써, 액티브층의 도핑농도를 낮추어도 충분히 소자 동작이 가능한 화합물 무접합 전계효과 트랜지스터를 제공한다.

Description

실리콘 집적 가능한 화합물 무접합 전계효과 트랜지스터{SILICON-COMPATIBLE COMPOUND JUNCTIONLESS FIELD EFFECT TRANSISTOR}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 화합물 반도체 소자로 실리콘 기판상에 집적 가능한 화합물 무접합 전계효과 트랜지스터에 관한 것이다.
통상의 전계효과 트랜지스터는, 도 1과 같이, 제 1 도전형(예컨대, p형) 실리콘 기판(100)에 제 2 도전형(예컨대, n형)을 갖는 불순물을 주입하여 소스 영역(210)과 드레인 영역(220)을 형성하고, 상기 소스 영역과 드레인 영역 사이에 있는 채널 영역 상에는 게이트 절연막(300)을 사이에 두고 게이트 전극(400) 구조를 갖는 금속(Metal: 게이트 전극)-산화막(Oxide: 게이트 절연막)-실리콘(Silicon: 채널 영역) 구조, 즉 MOS 구조를 갖는 MOSFET이다.
상기와 같은 통상의 전계효과 트랜지스터에서는 불순물 주입으로 소스 영역(210)과 드레인 영역(220) 형성에 따른 정션(junction; 120)이 존재하게 되고, 상기 정션은 pn 접합으로 공핍 영역(미도시)을 형성하게 된다.
상기 공핍 영역의 존재로 소스 전극(500)과 드레인 전극(600)에 인가된 전원은 게이트 전극(400) 밑에 형성되는 채널을 통해서만 전류가 흐르게 된다. 즉, 소스 영역(210)과 나머지 실리콘 기판(100) 부분 즉 바디 영역 사이, 드레인 영역(220)과 바디 영역 사이에는 상기 공핍 영역의 존재로 절연되는 효과가 있다.
그러나, 드레인 영역 측에 형성되는 공핍 영역에는 핫 캐리어(hot carrier)의 충돌에 의한 충격 이온화(impact ionization) 또는 게이트 전극과 드레인 전극 사이의 전압 차이로 게이트 전극이 드레인 영역과 겹치는 부분에서 발생하는 터널링으로 전자-홀 쌍이 생성되어, 이로 인한 누설전류가 발생 되는 문제점이 있고, 공핍 영역의 존재로 인해 차단 주파수나 전력 전달 최대주파수 등 고주파 동작에 제한을 주게 되는 문제점이 있다.
상기 통상의 MOSFET 구조가 갖는 문제점을 해결하기 위하여, 미국특허 8,026,521B1 및 미국 공개특허 2010/0276662A1 등에서 소스/드레인 영역이 형성되지 않은 무접합 구조를 갖는 전계효과 트랜지스터가 개발되었다.
그러나, 지금까지 개발된 무접합 전계효과 트랜지스터는, 도 2와 같이, 누설 전류 차단을 위하여 매몰산화막(BOX, 100)을 밑에 두고, 소자의 동작을 위하여 1019/㎤ 이상으로 고농도로 도핑한 얇은 실리콘층(200)을 액티브 영역으로 하고, 별도의 소스/드레인 영역 형성 없이, 게이트 전극(400) 양단에 소스 전극(500) 및 드레인 전극(600)이 바로 상기 실리콘층(200)과 컨택하는 구조를 갖는다.
따라서, 지금까지 개발된 무접합 전계효과 트랜지스터는 다음과 같은 2가지 점에 있어 큰 문제점이 있다.
첫째, 종래 무접합 전계효과 트랜지스터는 매몰산화막(BOX, 100)과 게이트 장악력을 확보하기 위해 매몰산화막 상에 얇은 실리콘층(200)을 가져야 하고, 이는 벌크 실리콘 기판에 비해 10배 이상 비싼 SOI(silicon-on-insultor) 기판을 사용해야 하므로, 생산단가가 비싼 문제점이 있다.
둘째, 종래 무접합 전계효과 트랜지스터는 소자 동작을 위해 SOI 기판의 실리콘층(200)에 1019/㎤ 이상으로 고농도 도핑을 하여야 하는데, 이런 수준의 고농도 도핑은 전자 이동도를 현저히 떨어뜨려 원하는 수준의 구동 전류를 얻기 어렵고, 일정 수준의 구동 전류를 얻기 위해서는 높은 구동 전압을 인가해야 하므로 저전력 동작이 어렵게 되는 문제점이 있다.
본 발명은 종래 무접합 전계효과 트랜지스터가 갖는 문제점을 해결하기 위하여, 고가의 SOI 기판 대신 벌크 실리콘 기판상에서도 집적 가능하도록 하고, OFF시 누설 전류 차단을 위해 매몰산화막 대신 실리콘 기판과 액티브층 사이에 액티브층과 소정의 에너지 밴드갭 차이를 갖는 블로킹 반도체층을 형성하고, 상기 액티브층은 실리콘보다 높은 전자 혹은 홀 이동도를 갖는 반도체층으로 형성하여 액티브층의 도핑농도를 낮추어도 충분히 소자 동작이 가능한 화합물 무접합 전계효과 트랜지스터를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 화합물 무접합 전계효과 트랜지스터는 벌크 실리콘 기판; 상기 실리콘 기판 상에 상기 실리콘과 5% 이내의 격자 상수 차이를 갖는 제 1 반도체 물질로 형성되고 제 1 도전형으로 도핑된 블로킹 반도체층; 상기 블로킹 반도체층 상에 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이와 0.1eV 이내의 전자 친화도 차이를 갖고, 상기 제 1 반도체 물질보다 0.5eV 이상 큰 에너지 밴드갭을 갖는 제 2 반도체 물질로 형성되고, 상기 제 1 도전형과 반대 타입의 제 2 도전형으로 도핑된 액티브층; 상기 액티브층 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극; 및 상기 게이트 전극을 사이에 두고 일정 거리 이격되며 상기 액티브층에 전기적으로 접촉되도록 형성된 소스/드레인 전극을 포함하여 구성된 것을 특징으로 한다.
여기서, 상기 제 2 반도체 물질은 상기 실리콘보다 전자 또는 홀 이동도가 큰 물질로 하는 것이 바람직하다.
그리고, 상기 액티브층은 평면 구조뿐만 아니라, 상기 블로킹 반도체층으로부터 돌출된 구조로 적어도 일 측벽을 갖고, 상기 게이트 절연막 및 상기 게이트 전극은 상기 측벽 상에 형성되는 다양한 수직 채널 구조를 가질 수 있다.
구체적으로, 상기 액티브층은 상기 블로킹 반도체층으로부터 원기둥 형상의 측벽을 갖도록 돌출되고, 상기 게이트 절연막 및 상기 게이트 전극은 상기 원기둥 형상의 측벽을 감싸며 형성될 수 있다.
또한, 상기 액티브층은 상기 제 2 반도체 물질의 다수 반송자(majority carrier)가 축퇴 상태(degenerate state)로 있되 동작시 밴드 경사가 지도록 하는 도핑농도로 도핑되고, 상기 블로킹 반도체층은 상기 제 1 반도체 물질의 다수 반송자(majority carrier)가 비축퇴 상태(nondegenerate state)로 있도록 하는 도핑농도로 도핑된 것이 바람직하다.
구체적으로, 상기 액티브층은 페르미 레벨이 절대온도 T에서 상기 제 2 반도체 물질의 전도대 최소값으로부터 3kT 이내에 형성되도록 n형 불순물이 도핑되고, 상기 블로킹 반도체층은 페르미 레벨이 절대온도 T에서 상기 제 1 반도체 물질의 가전자대 최대값으로부터 3kT 이상 높게 형성되도록 p형 불순물이 도핑될 수 있다.
더욱 구체적으로, 상기 액티브층은 상기 제 2 도전형이 n형이고, 상기 n형의 불순물 농도가 9x1016~ 1x1018/㎤ 이고, 상기 블로킹 반도체층은 상기 제 1 도전형이 p형이고, 상기 p형의 불순물 농도가 3.4x1017/㎤ 이하인 것이 바람직하다.
또한, 상기 제 1 반도체 물질은 게르마늄(Ge) 또는 실리콘게르마늄(Si1-xGex)이고, 상기 제 2 반도체 물질은 갈륨비소(GaAs)일 수 있다. 갈륨비소는 실리콘보다 전자이동도가 큰 대표적인 화합물 반도체로 제 2 반도체 물질로 바람직하고, 게르마늄은 갈륨비소와 격자 상수가 같아 게르마늄층 상에 얇은 갈륨비소층 형성이 용이하며, 실리콘 기판 상에는 게르마늄 또는 실리콘게르마늄으로 구성되는 격자 상수 완충층을 형성함으로써, 본 발명의 목적을 달성할 수 있다.
본 발명은 벌크 실리콘 기판 상에 도전형을 달리하며 에너지 밴드갭에 있어 일정 차이가 나는 서로 다른 반도체 물질로 블로킹 반도체층과 액티브층을 형성함으로써, 종래 SOI 기판의 매몰산화막을 대신하여 누설전류를 차단함과 동시에 전자 또는 홀 이동도가 실리콘보다 큰 액티브층에 의하여 DC 특성 및 고주파수 특성이 우수하고 저전력 구동이 가능한 효과가 있다.
도 1은 소스/드레인 영역의 형성에 따른 접합 구조를 보여주는 종래 접합 전계효과 트랜지스터의 단면도이다.
도 2는 SOI 기판상에 제조된 종래 무접합 전계효과 트랜지스터의 구조를 보여주는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 화합물 무접합 전계효과 트랜지스터의 구조를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예로 수직 채널을 갖는 화합물 무접합 전계효과 트랜지스터의 구조를 보여주는 단면도이다.
도 5는 본 발명에 따른 화합물 무접합 전계효과 트랜지스터에 있어서 액티브층의 채널 도핑에 따른 전류-전압 곡선의 변화를 보여주는 전기적 특성도이다.
도 6은 본 발명에 따른 화합물 무접합 전계효과 트랜지스터에서 켜진 동작시 드레인 하부에서의 에너지 밴드 구조를 보여주는 밴드 다이어그램이다.
도 7은 본 발명에 따른 화합물 무접합 전계효과 트랜지스터에서 꺼진 상태 또는 게이트 전극에 음의 전압이 가해진 경우의 에너지 밴드 구조를 보여주는 밴드 다이어그램이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
본 발명에 따른 화합물 무접합 전계효과 트랜지스터는, 도 3 및 도 4에 공통적으로 도시된 바와 같이, SOI 기판보다 훨씬 저렴한 벌크 실리콘 기판(10)을 사용하더라도, 상기 벌크 실리콘 기판(10) 상에 에너지 밴드갭 등 물성이 서로 다른 이종반도체(20, 30)를 형성하여, 상기 이종반도체(20, 30) 간에 형성되는 에너지 장벽으로 소스/드레인 전극 외에서 공급되는 누설전류를 차단하고, 동시에 액티브층(30)에 종래 순수 실리콘 소자에서와 같은 수준의 고농도 도핑을 하지 않더라도 무접합 소자의 동작이 가능하게 하는데 그 기술적 사상이 있다.
본 명세서에서 "무접합"이라 함은 도 1과 같은 종래 전계효과 트랜지스터 구조에서 실리콘 기판(100)에 도전형을 달리하는 소스 영역(210)과 드레인 영역(220)을 형성함에 따른 접합(120)이 없는 것을 말하고, "무접합 소자"는 도 2 내지 도 4와 같이, 별도의 소스/드레인 영역 형성 없이 동일한 도전형으로 도핑된 액티브층(30, 200)에 바로 소스/드레인 전극(60, 70, 500, 600)이 전기적으로 연결된 구조를 말한다.
따라서, 본 발명에 따른 화합물 무접합 전계효과 트랜지스터는, 종래 SOI 기판 상에서 제조되었던 무접합 전계효과 트랜지스터(도 2 참조)와 달리, 벌크 실리콘 기판(10) 상에 이종반도체층(20, 30)을 적절히 형성함으로써(도 3, 4 참조), 종래 무접합 전계효과 트랜지스터가 가지고 있던 문제점들을 모두 해결할 수 있게 된다.
이하에서는, 도 3 및 4를 참조하며, 본 발명에 따른 화합물 무접합 전계효과 트랜지스터의 기술적 사상을 구체화하기 위한 실시예에 대하여 설명한다.
우선, 본 발명의 일 실시예에 따른 화합물 무접합 전계효과 트랜지스터는, 도 3과 같이, 벌크 실리콘 기판(10); 상기 실리콘 기판(10) 상에 상기 실리콘과 5% 이내의 격자 상수 차이를 갖는 제 1 반도체 물질로 형성되고 제 1 도전형(예컨대, p형)으로 도핑된 블로킹 반도체층(20); 상기 블로킹 반도체층(20) 상에 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이와 0.1eV 이내의 전자 친화도 차이를 갖고, 상기 제 1 반도체 물질보다 0.5eV 이상 큰 에너지 밴드갭을 갖는 제 2 반도체 물질로 형성되고, 상기 제 1 도전형과 반대 타입의 제 2 도전형(예컨대, n형)으로 도핑된 액티브층(30); 상기 액티브층(30) 상에 게이트 절연막(40)을 사이에 두고 형성된 게이트 전극(50); 및 상기 게이트 전극(50)을 사이에 두고 일정 거리 이격되며 상기 액티브층(30)에 전기적으로 접촉되도록 형성된 소스/드레인 전극(60, 70)을 포함하여 구성된다
여기서, 상기 블로킹 반도체층(20)은 벌크 실리콘 기판(10) 상에 에피텍셜로 성장시켜서, 상기 액티브층(30)과 에너지 장벽을 형성하도록 하여야 하므로, 실리콘과 5% 이내의 격자 상수 차이를 갖는 제 1 반도체 물질로 형성하되, 액티브층(30)과 반대되는 제 1 도전형(예컨대, p형)으로 그리고 액티브층(30)과 다른 물성을 갖는 반도체 물질을 선택하여 형성된다.
상기 제 1 반도체 물질이 실리콘 기판(10)과 5% 초과하여 격자 상수 차이를 갖게 되면, 실리콘 기판(10)에 바로 에피텍셜로 성장시키기 어려우므로, 복수개의 완충층을 형성해야 하는 문제점이 있다.
그리고, 상기 액티브층(30)은 상기 블로킹 반도체층(20) 상에 얇게 에피텍셜로 성장시켜야 하므로, 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이를 갖는 제 2 반도체 물질로 형성하는 것이 바람직하다. 상기 액티브층(30)이 상기 제 1 반도체 물질과 2% 초과하는 격자 상수 차이를 갖게 되면, 접합 계면에서의 격자 불일치로 얇은 두께를 갖는 균일한 제 2 반도체 물질층을 형성하기 어려운 문제가 있다.
한편, 상기 액티브층(30)은 상기 블로킹 반도체층(20)에서 보았을 때, 접합 계면에서 에너지 장벽이 형성되도록 하여야 하므로, 상기 제 1 반도체 물질보다 0.1eV 이내의 전자 친화도 차이와 0.5eV 이상 큰 에너지 밴드갭을 갖는 제 2 반도체 물질로 형성하는 것이 바람직하다.
상기 제 1, 2 반도체 물질 간의 전자 친화도 차이가 0.1eV를 초과하게 되면, 상기 에너지 밴드갭의 차이가 0.5eV 이상 나더라도, 소자의 OFF 동작시 블로킹 반도체층(20)의 다수 반송자가 액티브층(30)으로 넘어오는 것을 차단할 만한 에너지 장벽을 형성하기 어려운 문제가 있다.
따라서, 상기 제 1, 2 반도체 물질의 선택은 양자 간의 전자 친화도 차이가 0.1eV 이내로 거의 같고, 제 2 반도체 물질의 에너지 밴드갭이 제 1 반도체 물질의 에너지 밴드갭보다 0.5eV 이상 큰 물질로 함이 바람직한데, 이렇게 함으로써, 소자의 OFF 동작시 블로킹 반도체층(20)의 다수 반송자가 액티브층(30)을 바라볼 때 양자의 에너지 밴드갭 차이만큼 에너지 장벽을 보게 하여, OFF시 누설전류를 차단할 수 있게 된다.
여기서, 상기 제 2 반도체 물질의 에너지 밴드갭이 상기 제 1 반도체 물질의 에너지 밴드갭보다 0.5eV 미만으로 별 차이가 없을 경우에는 소자의 OFF 동작시 블로킹 반도체층(20)의 다수 반송자가 액티브층(30)을 바라볼 때 겪게 되는 에너지 장벽이 낮게 되어, 블로킹 반도체층(20)의 다수 반송자가 액티브층(30)으로 넘어오는 것을 효과적으로 차단할 수 없는 문제점이 있다.
그리고, 상기 OFF시 누설전류 차단은 도전형이 서로 다른 상기 블로킹 반도체층(20)과 상기 액티브층(30)의 pn접합에 의하여 강화된다.
이때, 상기 액티브층(30)의 제 2 도전형에 따라 일반 MOSFET와 같이 n채널 소자 또는 p채널 소자로 구현하게 된다.
상기 블로킹 반도체층(20)과 상기 액티브층(30)에서 각 도전형을 갖는 불순물의 농도는 소자의 동작 특성을 고려하여 적절히 결정되어야 하고, 특히 ON 동작시 블로킹 반도체층(20)의 소수 반송자가 액티브층(30)으로 터널링 함에 따른 누설전류 문제를 최소화시킬 수 있도록 결정하여야 한다.
이를 위해, 상기 액티브층(30)은 상기 제 2 반도체 물질의 다수 반송자(majority carrier)가 축퇴 상태(degenerate state)로 있도록 하되, 그러나 지나친 축퇴로 에너지 밴드가 평탄화되는 것은 막아 소자 동작시 밴드 경사가 지도록 하여, 특히 ON 동작시 블로킹 반도체층(20)의 소수 반송자가 액티브층(30)으로 터널링되는 것을 억제하는 것이 바람직하다.
한편, 상기 블로킹 반도체층(20)은 상기 제 1 반도체 물질의 다수 반송자(majority carrier)가 비축퇴 상태(nondegenerate state)로 있도록 상기 제 1 도전형을 갖는 불순물 도핑 농도를 조절할 수 있다.
상기 조건을 만족하는 구체적인 실시예로, 상기 액티브층(30)은 페르미 레벨이 절대온도 T에서 상기 제 2 반도체 물질의 전도대 최소값으로부터 3kT (상온 300K에서 약 78 meV) 이내에 형성되도록 n형 불순물이 도핑되고, 상기 블로킹 반도체층(20)은 페르미 레벨이 절대온도 T에서 상기 제 1 반도체 물질의 가전자대 최대값으로부터 3kT 높게 형성되도록 p형 불순물이 도핑된 것으로 할 수 있다.
즉, 상기 액티브층(30)이 n형 불순물로 도핑된 n채널 소자에서, 상기 액티브층(30)은 n형 불순물이 도핑되어 페르미 레벨이 제 2 반도체 물질의 전도대 최소값 위에 존재하여 다수 반송자인 전자가 축퇴 상태로 있되, 페르미 레벨이 제 2 반도체 물질의 전도대 최소값으로부터 3kT 위에 존재할 정도로 고농도로 도핑되지 않도록 하여, 소자 동작시 밴드 경사가 유지되도록 함이 바람직하다.
여기서, 페르미 레벨이 제 2 반도체 물질의 전도대 최소값으로부터 3kT 위에 존재할 정도의 농도로 상기 액티브층(30)에 n형 불순물을 고농도로 도핑할 경우에는, 고농도에 따른 종래 문제점과 동일한 문제가 있음은 물론 액티브층(30)의 에너지 밴드가 평탄화되어 ON 동작시 블로킹 반도체층(20)의 소수 반송자인 전자가 액티브층(30)으로 바라보는 에너지 밴드 폭이 작아지게 되어 밴드 간 터널링에 의한 누설전류가 발생 되는 문제점이 있다.
그렇다고, 상기 액티브층(30)의 n형 불순물 농도를 낮추어 페르미 레벨이 제 2 반도체 물질의 전도대 최소값 밑에 존재함으로써, 다수 반송자인 전자가 비축퇴 상태(nondegenerate state)로 있게 되면, 도 1과 같이 소스 영역에서 주입된 전자에 의한 동작이 아니라, 상기 액티브층(30)에 존재하는 다수 반송자인 전자에 의한 동작을 하는 무접합 소자에선 그 동작이 어렵게 되는 문제점이 있다.
그리고, 상기 블로킹 반도체층(20)은 양 층의 pn접합 경계면에 형성되는 공핍 영역이 블로킹 반도체층(20)으로 더 넓게 형성되는 것이 바람직하므로, 이곳의 p형 불순물 농도는 페르미 레벨이 절대온도 T에서 상기 제 1 반도체 물질의 가전자대 최대값으로부터 3kT 이상 높게 형성되도록 함이 바람직하다.
여기서, 페르미 레벨이 제 1 반도체 물질의 가전자대 최대값으로부터 3kT 이상 높게 형성된다 함은 제 1 반도체 물질에 불순물이 주입되지 않는 진성 상태까지 페르미 레벨이 존재할 수 있도록 p형 불순물 농도를 가질 수 있다는 것이다.
상기 블로킹 반도체층(20)에서 p형 불순물의 농도가 높아 페르미 레벨이 제 1 반도체 물질의 가전자대 최대값으로부터 3kT 미만으로 존재할 정도이면, 블로킹 반도체층(20)에서의 공핍 영역의 폭이 상대적으로 좁아져, 상기 공핍 영역에서 제 1 반도체 물질의 가전자대가 급경사지게 되고, 결과적으로 ON 동작시 블로킹 반도체층(20)의 소수 반송자인 전자가 액티브층(30)으로 바라보는 에너지 밴드 폭이 작아지게 되어 밴드 간 터널링에 의한 누설전류가 발생 되는 문제점이 있게 된다.
보다 구체적으로, 상기 액티브층(30)의 n형 불순물 농도는 9x1016~ 1x1018/㎤ 이고, 상기 블로킹 반도체층(20)의 p형 불순물의 농도는 3.4x1017/㎤ 이하로 할 수 있다.
도 5는 본 발명에 따른 화합물 무접합 전계효과 트랜지스터에 있어서 액티브층(30)의 채널 도핑에 따른 전류-전압 곡선의 변화를 보여주는 전기적 특성도로, 채널 불순물 도핑 농도가 증가 될수록 구동 전류 값도 커지나, OFF시 누설전류가 증가되는 문제가 있다.
그리고, 상기 제 2 반도체 물질은 상기 실리콘보다 전자 또는 홀 이동도가 큰 것으로 함으로써, 액티브층(30)에 지나친 불순물 농도에 의존하지 않게 되어 DC 특성 및 고주파수 특성이 모두 우수하고 저전력 구동이 가능한 장점이 있게 된다.
이상 설명한 실시예의 조건을 따를 수 있는 상기 제 1, 2 반도체 물질은 다양하게 존재할 수 있으나, 상기 제 1 반도체 물질은 게르마늄(Ge) 또는 실리콘게르마늄(Si1-xGex)으로, 상기 제 2 반도체 물질은 갈륨비소(GaAs)로 선택하여 구현할 수 있다.
즉, 실리콘 기판의 격자 상수는 5.43Å이고, 게르마늄(Ge)은 격자 상수가 5.65Å이어서, 5% 이내의 격자 상수 차이를 갖고, 실리콘게르마늄(Si1-xGex)은 실리콘에 게르마늄을 첨가하며 성장시킨 것이어서(x는 몰비로 0＜x＜1), 당연히 상기 격자 상수 조건을 만족한다.
그리고, 상기 블로킹 반도체층(20)과 상기 액티브층(30)의 접합 조건으로, 갈륨비소(GaAs)가 게르마늄(Ge)와 동일한 격자 상수 값을 갖고, 게르마늄(Ge)의 전자친화도(electron affinity)가 4.13 eV, 갈륨비소(GaAs)의 전자친화도가 4.07 eV로 거의 같고, 게르마늄(Ge)의 에너지 밴드갭은 0.66 eV인 반면, 갈륨비소(GaAs)의 에너지 밴드갭은 1.42 eV 이어서 양자 0.76 eV 차이가 나므로, 무접합 소자에서 누설전류 차단을 위한 구성으로 채용할 수 있다.
특히, 상기 액티브층(30)이 n형 불순물로 도핑된 n채널 소자에서, 상기 제 2 반도체 물질로 갈륨비소(GaAs)를 선택할 경우, 갈륨비소(GaAs)의 전자 이동도가 8500으로 실리콘에서의 1350보다 6배 이상 커서 본 발명의 목적을 충분히 달성할 수 있게 된다.
그리고, 상기 액티브층(30)이 n형 갈륨비소(GaAs)로 형성될 경우, 페르미 레벨이 절대온도 T에서 제 2 반도체 물질의 전도대 최소값으로부터 3kT에 있을 경우의 n형 불순물 농도는 9x1016/㎤이고, 상기 블로킹 반도체층(20)이 p형 게르마늄(Ge)으로 형성될 경우, 페르미 레벨이 절대온도 T에서 제 1 반도체 물질의 가전자대 최대값으로부터 3kT에 있을 경우의 p형 불순물 농도는 3.4x1017/㎤이다.
도 6은 상기 액티브층(30)을 n형 갈륨비소(GaAs)로, 상기 블로킹 반도체층(20)을 p형 게르마늄(Ge)으로 각각 형성한 구체적인 n채널 화합물 무접합 전계효과 트랜지스터에 있어서, 소자가 ON 동작시 드레인 전극(70) 하부에서의 에너지 밴드 구조를 보여주는 밴드 다이어그램이다.
ON 상태에서, 블로킹 반도체층(20) 내의 소수 반송자인 전자는 가전자대에 속박되어 있고, 드레인 전극(70)에 양의 전압이 인가될 때 액티브층(30)의 갈륨비소(GaAs)로 밴드간 터널링에 의해야만 기판으로부터 전자가 올라갈 수 있는데, 즉 켜진 상태에서의 누설전류가 발생하게 되는데, 일차적으로 갈륨비소(GaAs)의 큰 에너지 밴드갭에 의하여 밴드간 터널링이 억제되고, 이차적으로 갈륨비소(GaAs)의 에너지 밴드 경사로 인하여 게르마늄(Ge)의 가전자대(VB)와 갈륨비소(GaAs)의 전도대(CB) 사이의 폭이 더욱 커져 그만큼 밴드간 터널링 확률이 낮아짐에 따라 켜진 상태에서의 누설전류가 효과적으로 억제하게 된다.
도 7은 상기 도 6과 같은 구성을 한 n채널 화합물 무접합 전계효과 트랜지스터에 있어서, 소자가 OFF 동작시, 게이트 전극에 음의 전압을 인가한 경우 드레인 전극(70) 하부에서의 에너지 밴드 구조를 보여주는 밴드 다이어그램이다.
OFF 상태에서, 블로킹 반도체층(20) 내의 다수 반송자인 홀은 가전자대 상단에 모여 있다가, 게이트 전극(50)에 음의 전압이 인가될 때 액티브층(30)의 갈륨비소(GaAs)로 이동하며, OFF시 누설전류를 발생하게 되는데, 게르마늄(Ge)의 가전자대(VB) 상단에 있는 홀이 액티브층(30)의 갈륨비소(GaAs)를 바라볼 때, 양자의 에너지 밴드갭 차이만큼 갈륨비소(GaAs)의 가전자대에 에너지 장벽이 형성되어 있는 것으로 보게 되어, 액티브층(30)으로 블로킹 반도체층(20)의 홀이 넘어올 수 없게 됨으로써, 커진 상태에서의 누설전류도 효과적으로 억제할 수 있게 된다.
이상으로, 도 3과 같은 평면형 화합물 무접합 전계효과 트랜지스터의 실시예에 대하여 설명하였으나, 이에 국한되지 않음은 당연하다.
즉, 도 4와 같이, 본 발명의 다른 실시예로 수직 채널을 갖는 화합물 무접합 전계효과 트랜지스터로 구현될 수 있다.
본 발명에 따른 수직 채널을 갖는 화합물 무접합 전계효과 트랜지스터도, 도 4에 도시된 구조에 한하지 않고 다양하게 구현할 수 있다.
이러한 수직 채널을 갖는 화합물 무접합 전계효과 트랜지스터는 모두, 상기 평면형 실시예에서, 상기 액티브층(30)은 상기 블로킹 반도체층(20)으로부터 돌출되어 적어도 일 측벽을 갖고, 상기 게이트 절연막(40) 및 상기 게이트 전극(50)은 각각 상기 측벽 상에 순차 형성되어, 측벽 게이트 절연막(42, 44) 및 측벽 게이트 전극(52, 54)으로 형성되어, 수직 채널 구조(32)를 갖게 된다.
여기서, 상기 액티브층(30)의 돌출된 형태에 따라, 메사 구조의 일 측벽을 수직채널로 하는 무접합 소자, 핀 구조의 핀펫형 또는 이중 게이트형 무접합 소자, 수직 기둥을 둘러싸며 게이트가 형성된 게이트 올 어라운드(gate-all-around)형 무접합 소자 등 다양한 구조의 수직 채널을 갖는 화합물 무접합 전계효과 트랜지스터가 구현될 수 있다.
상기 게이트 올 어라운드(gate-all-around)형 무접합 소자 중에는, 상기 평면형 실시예에서, 상기 액티브층(30)은 상기 블로킹 반도체층(20)으로부터 원기둥(32) 형상으로 돌출되고, 상기 게이트 절연막(40) 및 상기 게이트 전극(50)은 상기 원기둥(32)을 감싸며 형성되어, 도 4와 같은 단면 구조를 가질 수 있다. 이 경우, 도 4에 도시된 도면부호 42, 44는 하나의 게이트 절연막이고, 52, 54는 하나의 게이트 전극, 62, 64는 하나의 소스 전극(또는 드레인 전극), 72는 드레인 전극(또는 소스 전극)이 된다.
상기 수직 채널을 갖는 화합물 무접합 전계효과 트랜지스터의 각 실시예는 소스 전극 및 드레인 전극 중 어느 하나(72)를 블로킹 반도체층(20)으로부터 멀리 떨어진 위치에 형성하게 되므로, 소자의 ON/OFF 동작시 누설전류 문제를 상기 평면형의 무접합 소자의 경우보다 용이하게 해결할 수 있는 장점이 있다.
기타, 수직 채널을 갖는 화합물 무접합 전계효과 트랜지스터의 각 실시예에 대한 설명은, 상기 평면형 실시예에서 설명한 것을 참조할 수 있다.
본 발명은 "나노혁신소자기술개발"에 대해 2011. 9. 29.부터 2020. 8. 31.까지 시행하는 글로벌 프론티어 사업으로 한국 교육과학기술부에 의해 지원된 다차원 스마트 IT 융합 시스템 연구로 이루어진 것이다.
10: 실리콘 기판
20: 블로킹 반도체층
30, 32: 액티브층
40, 42, 44: 게이트 절연막
50, 52, 54: 게이트 전극
60, 62, 64: 소스 전극
70, 72: 드레인 전극

Claims (8)

  1. 벌크 실리콘 기판;
    상기 실리콘 기판 상에 상기 실리콘과 5% 이내의 격자 상수 차이를 갖는 제 1 반도체 물질로 형성되고 제 1 도전형을 갖도록 도핑된 블로킹 반도체층;
    상기 블로킹 반도체층 상에 상기 제 1 반도체 물질과 2% 이내의 격자 상수 차이와 0.1eV 이내의 전자 친화도 차이를 갖고, 상기 제 1 반도체 물질보다 0.5eV 이상 큰 에너지 밴드갭을 갖는 제 2 반도체 물질로 형성되고, 상기 제 1 도전형과 반대 타입의 제 2 도전형을 갖도록 도핑된 액티브층;
    상기 액티브층 상에 게이트 절연막을 사이에 두고 형성된 게이트 전극; 및
    상기 게이트 전극을 사이에 두고 일정 거리 이격되며 상기 액티브층에 전기적으로 접촉되도록 형성된 소스/드레인 전극을 포함하여 구성된 것을 특징으로 하는 화합물 무접합 전계효과 트랜지스터.
  2. 제 1 항에 있어서,
    상기 제 2 반도체 물질은 상기 실리콘보다 전자 또는 홀 이동도가 큰 것을 특징으로 하는 화합물 무접합 전계효과 트랜지스터.
  3. 제 2 항에 있어서,
    상기 액티브층은 상기 블로킹 반도체층으로부터 돌출되어 적어도 일 측벽을 갖고,
    상기 게이트 절연막 및 상기 게이트 전극은 상기 측벽 상에 형성되어 수직 채널 구조를 갖는 것을 특징으로 하는 화합물 무접합 전계효과 트랜지스터.
  4. 제 3 항에 있어서,
    상기 액티브층은 상기 블로킹 반도체층으로부터 원기둥 형상의 측벽을 갖도록 돌출되고,
    상기 게이트 절연막 및 상기 게이트 전극은 상기 원기둥 형상의 측벽을 감싸며 형성된 것을 특징으로 하는 화합물 무접합 전계효과 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 액티브층은 상기 제 2 반도체 물질의 다수 반송자(majority carrier)가 축퇴 상태(degenerate state)로 있되 동작시 밴드 경사가 지도록 하는 도핑농도로 도핑되고,
    상기 블로킹 반도체층은 상기 제 1 반도체 물질의 다수 반송자(majority carrier)가 비축퇴 상태(nondegenerate state)로 있도록 하는 도핑농도로 도핑된 것을 특징으로 하는 화합물 무접합 전계효과 트랜지스터.
  6. 제 5 항에 있어서,
    상기 액티브층은 페르미 레벨이 절대온도 T에서 상기 제 2 반도체 물질의 전도대 최소값으로부터 3kT 이내에 형성되도록 n형 불순물이 도핑되고,
    상기 블로킹 반도체층은 페르미 레벨이 절대온도 T에서 상기 제 1 반도체 물질의 가전자대 최대값으로부터 3kT 이상 높게 형성되도록 p형 불순물이 도핑된 것을 특징으로 하는 화합물 무접합 전계효과 트랜지스터.
  7. 제 5 항에 있어서,
    상기 액티브층은 상기 제 2 도전형이 n형이고, 상기 n형의 불순물 도핑농도가 9x1016~ 1x1018/㎤ 이고,
    상기 블로킹 반도체층은 상기 제 1 도전형이 p형이고, 상기 p형의 불순물 도핑농도가 3.4x1017/㎤ 이하인 것을 특징으로 하는 화합물 무접합 전계효과 트랜지스터.
  8. 제 5 항에 있어서,
    상기 제 1 반도체 물질은 게르마늄(Ge) 또는 실리콘게르마늄(Si1-xGex)이고,
    상기 제 2 반도체 물질은 갈륨비소(GaAs)인 것을 특징으로 하는 화합물 무접합 전계효과 트랜지스터.
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