KR102451562B1 - 터널링 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치 - Google Patents
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Abstract
터널링 전계 효과 트랜지스터는 기판 상에 형성된 드레인 영역, 상기 드레인 영역 상에 형성된 채널, 상기 채널 상에 형성된 쌍극자 형성막, 상기 쌍극자 형성막 상에 형성된 소스 영역, 상기 채널을 둘러싸는 게이트 절연 패턴, 및 상기 게이트 절연 패턴을 둘러싸는 게이트 전극을 포함할 수 있으며, 상기 쌍극자 형성막은 상기 채널과 상기 소스 영역에 접촉하여 이들 사이에 쌍극자(dipole)를 형성할 수 있다.
Description
본 발명은 터널링 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치에 관한 것이다.
트랜지스터의 크기가 감소함에 따라서 이에 대한 전원 전압이 감소하며, 이에 따라 상기 트랜지스터의 임계 전압(threshold voltage)도 감소해야 한다. 하지만 열전자 방출(thermionic emission) 방식의 금속 산화물 반도체 전계 효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor: MOSFET)의 경우, 부임계 스윙(sub-threshold swing: SS)이 60mV/dec 이하로 낮아지기 어려워, 낮은 임계 전압 하에서는 제대로 동작하기가 어렵다.
이에 열전자 방출이 아닌 밴드간 터널링 방식의 터널링 전계 효과 트랜지스터(Tunneling FET: TFET)가 개발되고 있으나, 소스 영역과 채널 영역의 에너지 배리어가 큰 경우, 온-전류(on-current)가 낮게 나타나는 문제점이 발생한다.
본 발명의 일 목적은 개선된 전기적 특성을 갖는 터널링 전계 효과 트랜지스터를 제공하는 것이다.
본 발명의 다른 목적은 개선된 전기적 특성을 갖는 터널링 전계 효과 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 터널링 전계 효과 트랜지스터는 기판 상에 형성된 드레인 영역; 상기 드레인 영역 상에 형성된 채널; 상기 채널 상에 형성된 쌍극자 형성막; 상기 쌍극자 형성막 상에 형성된 소스 영역; 상기 채널을 둘러싸는 게이트 절연 패턴; 및 상기 게이트 절연 패턴을 둘러싸는 게이트 전극을 포함할 수 있으며, 상기 쌍극자 형성막은 상기 채널과 상기 소스 영역에 접촉하여 이들 사이에 쌍극자(dipole)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 쌍극자 형성막은 III-V족 화합물 혹은 II-VI족 화합물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 쌍극자 형성막은 갈륨비소(GaAs), 인듐비소(InAs), 갈륨안티몬(GaSb) 혹은 인듐안티몬(InSb)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 쌍극자 형성막은 III족 물질막 및 V족 물질막이 적층된 이중막, 혹은 II족 물질막 및 VI족 물질막이 적층된 이중막을 1개 혹은 복수 개 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널, 상기 드레인 영역 및 상기 소스 영역은 IV족 물질을 포함할 수 있고, 상기 드레인 영역 및 상기 소스 영역은 각각 n형 및 p형 불순물로 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 불순물이 도핑되지 않거나, 혹은 상기 드레인 영역보다 낮은 농도로 n형 불순물이 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 실리콘을 포함할 수 있으며, 상기 쌍극자 형성막에 접촉하는 상기 채널의 상면은 (001), (111) 혹은 (311) 결정면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 쌍극자 형성막은 상기 기판의 상면에 평행한 수평 방향을 따라 상기 게이트 전극과 적어도 부분적으로 오버랩될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극과 상기 수평 방향으로 오버랩되는 상기 쌍극자 형성막 부분은 상기 게이트 절연 패턴에 의해 커버될 수 있다.
상기 일 목적을 달성하기 위해, 본 발명의 다른 실시예들에 따른 터널링 전계 효과 트랜지스터는 p형 불순물이 도핑된 IV족 물질을 포함하며 기판 상에 형성된 소스 영역; n형 불순물이 도핑된 상기 IV족 물질을 포함하며, 상기 기판 상에 형성되어 상기 소스 영역으로부터 상기 기판 상면에 평행한 수평 방향으로 이격된 드레인 영역; 상기 IV족 물질을 포함하며, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널; III-V족 화합물 혹은 II-VI족 화합물을 포함하며, 상기 소스 영역과 상기 채널 사이에 형성되어 이들과 각각 접촉하는 쌍극자 형성막; 및 상기 채널, 및 상기 쌍극자 형성막의 적어도 일부와 상기 기판 상면에 수직한 수직 방향으로 오버랩되는 게이트 전극을 포함할 수 있으며, 상기 쌍극자 형성막은 상기 채널과 상기 소스 영역 사이에 쌍극자(dipole)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 쌍극자 형성막은 갈륨비소(GaAs), 인듐비소(InAs), 갈륨안티몬(GaSb) 혹은 인듐안티몬(InSb)을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 쌍극자 형성막은 III족 물질막 및 V족 물질막이 적층된 이중막, 혹은 II족 물질막 및 VI족 물질막이 적층된 이중막을 1개 혹은 복수 개 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 불순물이 도핑되지 않거나, 혹은 상기 드레인 영역보다 낮은 농도로 n형 불순물이 도핑될 수 있다.
예시적인 실시예들에 있어서, 상기 채널은 실리콘을 포함할 수 있으며, 상기 쌍극자 형성막에 접촉하는 상기 채널의 측면은 (001), (111) 혹은 (311) 결정면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 터널링 전계 효과 트랜지스터는 상기 채널 및 상기 게이트 전극 사이에 형성된 게이트 절연 패턴을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극과 상기 수직 방향으로 오버랩되는 상기 쌍극자 형성막 부분은 상기 게이트 절연 패턴에 의해 커버될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 상기 채널 상에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 전극은 제1 게이트 전극일 수 있으며, 상기 터널링 전계 효과 트랜지스터는 상기 채널 아래에 형성된 제2 게이트 전극을 더 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 형성되며, n형 불순물이 도핑된 실리콘을 포함하는 드레인 영역; 상기 드레인 영역 상에 형성되며, 불순물이 도핑되지 않거나 혹은 상기 드레인 영역에 비해 낮은 농도로 n형 불순물이 도핑된 실리콘을 포함하는 채널; 상기 채널 상에 형성되며, III-V족 화합물 혹은 II-VI족 화합물을 포함하는 쌍극자 형성막; 상기 쌍극자 형성막 상에 형성되며, p형 불순물이 도핑된 실리콘을 포함하는 소스 영역; 상기 채널을 둘러싸는 게이트 절연 패턴; 상기 게이트 절연 패턴을 둘러싸는 게이트 전극; 상기 소스 영역에 전기적으로 연결된 제1 콘택 플러그; 및 상기 드레인 영역에 전기적으로 연결된 제2 콘택 플러그를 포함할 수 있으며, 상기 쌍극자 형성막은 상기 채널과 상기 소스 영역에 접촉하여 이들 사이에 쌍극자(dipole)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 쌍극자 형성막의 저면의 높이는 상기 게이트 전극의 상면의 높이보다 낮을 수 있다.
본 발명의 실시예들에 따른 터널링 전계 효과 트랜지스터(TFET)는 동종 접합 TFET에 비해 상대적으로 높은 온-전류 및 높은 온-오프 전류 비율(on-off ratio)과, 상대적으로 낮은 부임계 스윙(SS) 및 낮은 동작 전압을 가질 수 있다. 또한, 상기 TFET은 이종 접합 TFET과는 달리 기존 실리콘 공정을 이용함으로써, 훨씬 용이하게 제작될 수 있다.
도 1은 예시적인 실시예들에 따른 터널링 전계 효과 트랜지스터(TFET)에 사용되는 쌍극자 형성막(dipole formation layer)을 설명하기 위한 단면도이고, 도 2와 3은 각각 상기 쌍극자 형성막에 의해 단일 물질막의 에너지 밴드 구조 및 전위가 변경되는 것을 설명하기 위한 도면들이다.
도 4 내지 도 6은 단일 물질막 내에 삽입된 쌍극자 형성막에 의해 쌍극자들이 형성되어, 상기 쌍극자 형성막 양 측의 상기 단일 물질막 부분들의 전위 및 에너지 밴드 구조가 변경되는 것을 보다 상세하게 설명하기 위한 도면들이다.
도 7 및 8은 각각 동종 접합 TFET 및 이종 접합 TFET에서의 에너지 밴드 구조 및 전하의 터널링을 설명하기 위한 도면들이다.
도 9는 쌍극자 형성막(20)이 포함하는 물질에 따라 이의 양 측들에 형성되는 단일 물질막(10) 부분들 사이의 에너지 레벨 변화량의 차이를 설명하기 위한 그래프이다.
도 10 및 12는 예시적인 실시예들에 따른 TFET을 설명하기 위한 단면도 및 사시도이고, 도 11은 상기 TFET에 포함된 드레인 영역, 채널, 쌍극자 형성막 및 소스 영역의 격자 구조를 설명하기 위한 도면이다.
도 13은 예시적인 실시예들에 따른 TFET을 설명하기 위한 단면도이고, 도 14는 상기 TFET과 종래 동종 접합 TFET의 전기적 특성 차이를 설명하기 위한 그래프이다.
도 4 내지 도 6은 단일 물질막 내에 삽입된 쌍극자 형성막에 의해 쌍극자들이 형성되어, 상기 쌍극자 형성막 양 측의 상기 단일 물질막 부분들의 전위 및 에너지 밴드 구조가 변경되는 것을 보다 상세하게 설명하기 위한 도면들이다.
도 7 및 8은 각각 동종 접합 TFET 및 이종 접합 TFET에서의 에너지 밴드 구조 및 전하의 터널링을 설명하기 위한 도면들이다.
도 9는 쌍극자 형성막(20)이 포함하는 물질에 따라 이의 양 측들에 형성되는 단일 물질막(10) 부분들 사이의 에너지 레벨 변화량의 차이를 설명하기 위한 그래프이다.
도 10 및 12는 예시적인 실시예들에 따른 TFET을 설명하기 위한 단면도 및 사시도이고, 도 11은 상기 TFET에 포함된 드레인 영역, 채널, 쌍극자 형성막 및 소스 영역의 격자 구조를 설명하기 위한 도면이다.
도 13은 예시적인 실시예들에 따른 TFET을 설명하기 위한 단면도이고, 도 14는 상기 TFET과 종래 동종 접합 TFET의 전기적 특성 차이를 설명하기 위한 그래프이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 터널링 전계 효과 트랜지스터(TFET)에 사용되는 쌍극자 형성막(dipole formation layer)을 설명하기 위한 단면도이고, 도 2와 3은 각각 상기 쌍극자 형성막에 의해 단일 물질막의 에너지 밴드 구조 및 전위가 변경되는 것을 설명하기 위한 도면들이다.
도 1을 참조하면, TFET에 예를 들어, 소스 영역, 채널 혹은 드레인 영역으로 사용되는 단일 물질막(10) 내에 쌍극자 형성막(20)이 삽입될 수 있다. 이때, 쌍극자 형성막(20)은 쌍극자 조절막(Dipole Modulation Layer: DML)로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 단일 물질막(10)은 예를 들어, 실리콘, 게르마늄 등과 같은 IV족 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 쌍극자 형성막(Dipole Formation Layer: DFL)(20)은 단일 물질막(10)이 포함하는 물질과 격자 구조가 비슷하며, 극성을 띠는 물질을 포함할 수 있다. 이에 따라, 쌍극자 형성막(20)은 III-V족 화합물 혹은 II-VI족 화합물을 포함할 수 있다. 예를 들어, 쌍극자 형성막(20)은 갈륨비소(GaAs), 인듐비소(InAs), 갈륨안티몬(GaSb) 혹은 인듐안티몬(InSb)을 포함할 수 있으나, 이에 한정되지는 않는다.
도 2를 참조하면, 단일 물질막(10) 내에 쌍극자 형성막(20)이 개재됨으로써 단일 물질막(10)의 에너지 밴드 구조가 변경되는 것을 알 수 있다.
도면 상에서는 설명의 편의를 위해서 예시적으로, 단일 물질막(10)이 불순물이 도핑되지 않은 실리콘을 포함하고, 쌍극자 형성막(20)이 갈륨비소(GaAs)를 포함하는 것이 도시되어 있다.
도 2에 도시된 바와 같이, 쌍극자 형성막(20)이 내부에 삽입되지 않은 단일 물질막(10)의 각 가전자대(Ev)와 전도대(Ec)는 일정한 에너지 레벨을 가질 수 있다. 하지만, 쌍극자 형성막(20)이 단일 물질막(10) 내에 삽입됨으로 인해서, 예를 들어, 쌍극자 형성막(20)의 우측에 형성된 단일 물질막(10) 부분의 가전자대(Ev)와 전도대(Ec)는 각각 쌍극자 형성막(20)의 좌측에 형성된 단일 물질막(10) 부분의 가전자대(Ev)와 전도대(Ec)에 비해 낮은 에너지 레벨을 가질 수 있다.
한편, 도면 상에는 쌍극자 형성막(20)이 단일 물질막(10)의 (001) 결정면들 사이에 삽입된 것이 도시되어 있으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 예를 들어, 단일 물질막(10)이 실리콘(Si)을 포함하고 쌍극자 형성막(20)이 갈륨비소(GaAs)를 포함하는 경우, 갈륨(Ga) 원소와 비소(As) 원소가 배열되는 방향(도면 상에서는 가로 방향)이 후술하는 쌍극자의 방향이 될 수 있는 결정면이라면 가능하다. 예를 들어, 쌍극자 형성막(20)은 단일 물질막(10)의 (111) 결정면들 혹은 (311) 결정면들 사이에 삽입될 수도 있다.
도 3에는 단일 물질막(10)의 전위(electrostatic potential)가 내부에 쌍극자 형성막(20)이 삽입됨으로써 변경되는 것을 도시하고 있다.
도 3을 참조하면, 쌍극자 형성막(20)의 좌측에 형성된 단일 물질막(10) 부분의 전위에 비해, 쌍극자 형성막(20)의 우측에 형성된 단일 물질막(10) 부분의 전위가 상대적으로 더 낮아진 것을 알 수 있다.
도 4 내지 도 6은 단일 물질막 내에 삽입된 쌍극자 형성막에 의해 쌍극자들이 형성되어, 상기 쌍극자 형성막 양 측의 상기 단일 물질막 부분들의 전위 및 에너지 밴드 구조가 변경되는 것을 보다 상세하게 설명하기 위한 도면들이다.
도 4에는 실리콘을 포함하는 단일 물질막(10) 내에 갈륨비소(GaAS)를 포함하는 쌍극자 형성막(20)이 개재된 경우, 각 원소들의 상대적인 전하량 변화가 도시되어 있다.
도 4를 참조하면, 갈륨(Ga) 원소와 가장 인접한 실리콘(Si) 원소는 0.22의 음전하량을 갖고, 이에 인접한 실리콘(Si) 원소는 0.16의 음전하량을 가질 수 있으며, 갈륨(Ga) 원소는 0.98의 양전하량을 가짐을 알 수 있다.
또한, 비소(As) 원소와 가장 인접한 실리콘(Si) 원소는 1.81의 양전하량을 갖고, 이에 인접한 실리콘(Si) 원소는 0.09의 음전하량을 가질 수 있으며, 비소(As) 원소는 2.2의 음전하량을 가짐을 알 수 있다.
즉, 극성을 띠는 쌍극자 형성막(20) 내에 포함된 III 및 V족 원소 즉, 갈륨(Ga) 원소 및 비소(As) 원소와 이들에 인접한 실리콘(Si) 원소들 사이에 전하 이동이 발생하여, 도면 상에서 가로 방향의 쌍극자들(dipoles)이 형성됨을 알 수 있다.
도 5에는 쌍극자 형성막(20) 내의 쌍극자들에 의해서 형성된 전기장, 및 이들에 의한 단일 물질막(10) 내의 전위 강하(potential drop)가 도시되어 있다.
도 5를 참조하면, 쌍극자 형성막(20) 내의 쌍극자들은 일종의 커패시터를 형성하는 것으로 볼 수 있으며, 상기 커패시터의 전기장(electrostatic field)이 쌍극자 형성막(20)의 양 측에 각각 형성된 단일 물질막(10) 부분들 사이에 전위차를 발생시킬 수 있다.
즉, 쌍극자 형성막(20)의 우측에 형성된 단일 물질막(10) 부분의 전위가 상기 전기장에 의해 강하되어, 쌍극자 형성막(20)의 좌측에 형성된 단일 물질막(10) 부분의 전위보다 낮아질 수 있다.
다만, 쌍극자 형성막(20)의 좌우측에 각각 형성되어 이에 인접하지 않는 단일 물질막(10) 부분들의 전위는 일정할 수 있다.
도 6에는 내부에 쌍극자 형성막(20)이 삽입된 단일 물질막(10)의 PDOS(Projected Density Of States) 계산 결과가 도시되어 있다.
도 6을 참조하면, 쌍극자 형성막(20)의 양 측들에 형성된 단일 물질막(10) 부분들의 밴드 갭(band gap)은 모두 대략 1.34eV로 유지되면서도, 쌍극자 형성막(20)의 좌측에 형성된 단일 물질막(10) 부분에 비해서 쌍극자 형성막(20)의 우측에 형성된 단일 물질막(10) 부분의 에너지 밴드의 레벨이 대략 0.86eV만큼 아래로 이동한 것을 알 수 있다.
이에 따라, 내부에 쌍극자 형성막(20)이 삽입된 단일 물질막(10)이 TFET의 소스 영역, 채널 및/또는 드레인 영역으로 사용될 경우, 다음 도 7 및 8을 참조하여 설명되는 동종 접합(homo-junction) TFET보다는 이종 접합(hetero-junction) TFET의 성격을 가짐을 알 수 있다.
도 7 및 8은 각각 동종 접합 TFET 및 이종 접합 TFET에서의 에너지 밴드 구조 및 전하의 터널링을 설명하기 위한 도면들이다.
도 7을 참조하면, 상기 동종 접합 TFET에서는 소스 영역 및 채널을 이루는 물질의 밴드 갭과 유사한 크기의 에너지 장벽이 형성됨을 알 수 있다. 이에 따라, 전하가 터널링을 통해 상대적으로 큰 에너지 장벽을 넘어가기가 용이하지 않으므로, 상기 동종 접합 TFET는 낮은 온-전류(on-current)를 가질 수 있다.
반면, 도 8을 참조하면, 상기 이종 접합 TFET에서는 소스 영역 및 채널을 각각 이루는 물질들의 밴드 갭들뿐만 아니라 이들의 전도대의 에너지 레벨 차이에 의해서 에너지 장벽이 결정될 수 있다. 이에 따라, 전하가 터널링을 통해 상대적으로 작은 에너지 장벽을 넘어가기가 용이하므로, 상기 이종 접합 TFET는 높은 온-전류(on-current)를 가질 수 있다.
예시적인 실시예들에 따라 단일 물질막(10) 내에 쌍극자 형성막(20)이 삽입되는 경우에는, 전술한 바와 같이 쌍극자 형성막(20)의 양 측들에 각각 형성된 단일 물질막(10) 부분들의 밴드 갭은 서로 동일하지만, 이들의 에너지 레벨은 서로 다르게 된다. 이에 따라, 예를 들어 단일 물질막(10)이 TFET의 소스 영역 및 채널로 사용되고, 상기 소스 영역과 상기 채널 사이에 쌍극자 형성막(20)이 형성되는 경우, 상기 TFET은 도 8을 참조로 설명한 상기 이종 접합 TFET에서와 유사하게 높은 온-전류를 확보할 수 있다.
도 9는 쌍극자 형성막(20)이 포함하는 물질에 따라 이의 양 측들에 형성되는 단일 물질막(10) 부분들 사이의 에너지 레벨 변화량의 차이를 설명하기 위한 그래프이다.
도 9를 참조하면, 쌍극자 형성막(20)이 예를 들어, 갈륨비소(GaAS)를 포함하는 경우 대략 0.8eV 이상의 에너지 레벨 차이가 발생하지만, 예를 들어 인듐안티몬(InSb)을 포함하는 경우 대략 0.2eV의 에너지 레벨 차이가 발생함을 알 수 있다.
이에 따라, 쌍극자 형성막(20)으로 사용되는 물질, 즉 III-V족 화합물 혹은 II-VI족 화합물의 종류를 다르게 함으로써, 예를 들어 소스 영역과 채널 사이에 원하는 수준의 에너지 레벨 차이를 발생시킬 수 있다.
도 10 및 12는 예시적인 실시예들에 따른 TFET을 설명하기 위한 단면도 및 사시도이고, 도 11은 상기 TFET에 포함된 드레인 영역, 채널, 쌍극자 형성막 및 소스 영역의 격자 구조를 설명하기 위한 도면이다.
도 10 내지 도 12를 참조하면, 상기 TFET은 기판(100) 상에서 기판(100) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 드레인 영역(110), 채널(120), 쌍극자 형성막(130), 및 소스 영역(140)을 포함할 수 있으며, 또한 채널(120)을 둘러싸는 게이트 절연 패턴(150), 및 이를 둘러싸는 게이트 전극(160)을 포함할 수 있다. 이에 따라, 상기 TFET은 수직 방향의 채널(120)을 갖는 수직 채널 TFET(vertical TFET)일 수 있다.
나아가, 상기 TFET은 소스 영역(140)에 전기적으로 연결된 소스 콘택 플러그(170), 및 드레인 영역(110)에 전기적으로 연결된 드레인 콘택 플러그(180)를 더 포함할 수 있다.
기판(100)은 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 IV족 물질을 포함할 수 있다. 이와는 달리, 기판(100)은 예를 들어, 갈륨비소(GaAs), 갈륨인(GaP), 갈륨안티몬(GaSb) 등과 같은 III-V족 화합물을 포함할 수도 있다. 일 실시예에 있어서, 기판(100)은 실리콘-온-인슐레이터(Siliocn On Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
드레인 영역(110)은 예를 들어, 인(P), 비소(As) 등과 같은 n형 불순물이 강하게 도핑된 단결정 실리콘 혹은 폴리실리콘을 포함할 수 있다.
채널(120)은 불순물이 도핑되지 않은 단결정 실리콘 혹은 폴리실리콘을 포함할 수 있다. 이와는 달리, 채널(120)은 예를 들어, 인(P), 비소(As) 등과 같은 n형 불순물이 약하게 도핑된 단결정 실리콘 혹은 폴리실리콘을 포함할 수도 있다.
소스 영역(140)은 붕소(P), 알루미늄(Al) 등과 같은 p형 불순물이 강하게 도핑된 단결정 실리콘 혹은 폴리실리콘을 포함할 수 있다.
쌍극자 형성막(130)은 채널(120) 및 소스 영역(140)이 포함하는 물질과 격자 구조가 비슷하며, 상기 수직 방향의 극성을 띠는 물질을 포함할 수 있다. 이에 따라, 쌍극자 형성막(130)은 예를 들어, 갈륨비소(GaAs), 인듐비소(InAs), 갈륨안티몬(GaSb), 인듐안티몬(InSb) 등과 같은 III-V족 화합물 혹은 II-VI족 화합물을 포함할 수 있다.
예시적인 실시예들에 있어서, 쌍극자 형성막(130)은 채널(120)과 소스 영역(140) 사이에 형성되어 이들과 접촉할 수 있으며, 이에 포함된 원소들의 배열에 의해 상기 수직 방향의 쌍극자들이 형성될 수 있다. 예를 들어, 쌍극자 형성막(130)은 (001), (111) 혹은 (311) 결정면을 갖는 채널(120)의 상면 및 소스 영역(140)의 하면 사이에 형성될 수 있으며, V족 물질과 III족 원소, 혹은 VI족 물질과 II족 원소가 상기 수직 방향으로 배열되어 상기 수직 방향의 쌍극자를 형성할 수 있다.
예시적인 실시예들에 있어서, 쌍극자 형성막(130)은 기판(100) 상면에 평행한 수평 방향으로 1개 층에 형성된 V족 물질막(혹은 VI족 물질막)과 상기 수평 방향으로 1개 층에 형성된 III족 물질막(혹은 II족 물질막)이 결합된 이중막(bilayer)을 포함할 수 있다. 이때, 상기 V족 물질막(혹은 VI족 물질막)과 상기 III족 물질막(혹은 II족 물질막)은 각각, 예를 들어 원자층 증착(Atomic Layer Deposition: ALD) 공정을 통해 형성될 수 있다.
예시적인 실시예들에 있어서, 쌍극자 형성막(130)은 상기 이중막을 하나만 포함하거나, 혹은 상기 수직 방향으로 적층된 복수의 이중막들을 포함할 수 있다. 다만, 쌍극자 형성막(130)이 복수의 이중막들을 포함하는 경우라도, 채널(120)이나 소스 영역(140)에 비해 매우 얇은 두께를 가질 수 있다. 쌍극자 형성막(130)이 형성됨에 따라서, 예시적인 실시예들에 따른 상기 TFET은 이중 접합 TFET에서와 같이 높은 온-전류를 구현할 수 있는 효과를 가질 수 있다.
또한, 예시적인 실시예들에 따른 상기 TFET은 소스 영역(140)과 채널(120)이 서로 다른 물질을 포함하지 않고 실질적으로 동일한 물질(예를 들어, 실리콘)을 포함하므로, 종래 이중 접합 TFET의 제조 시 서로 다른 물질을 접합하여 이들을 형성하는 것에 비해 기존 실리콘 공정을 통해 훨씬 용이하게 제조할 수 있다.
게이트 절연 패턴(150)은 채널(120)뿐만 아니라 쌍극자 형성막(130)도 부분적으로 혹은 전체적으로 둘러쌈으로써 이를 커버할 수도 있다. 이와는 달리, 게이트 절연 패턴(150)은 채널(120)만을 커버하고 쌍극자 형성막(130)은 커버하지 않을 수도 있다. 게이트 절연 패턴(150)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
게이트 전극(160)은 상기 수평 방향으로 채널(120)에 오버랩될 수 있다. 예시적인 실시예들에 있어서, 게이트 전극(160)은 상기 수평 방향으로 쌍극자 형성막(130)에 적어도 부분적으로 오버랩될 수 있다. 이에 따라, 게이트 전극(160)의 상면 높이는 쌍극자 형성막(130)의 하면 높이보다 크거나 같을 수 있다. 한편, 게이트 전극(160)의 상면 높이는 쌍극자 형성막(130)의 상면 높이보다는 낮거나 같을 수 있다. 게이트 전극(160)은 예를 들어, 금속, 금속 질화물, 금속 실리사이드 및/또는 불순물이 도핑된 폴리실리콘 등을 포함할 수 있다.
소스 콘택 플러그(170)는 소스 영역(140) 상에 형성될 수 있으며, 외부 배선으로부터 인가된 전기적 신호를 소스 영역(140)에 전달할 수 있다.
드레인 콘택 플러그(180)는 드레인 영역(110)에 전기적으로 연결된 기판(100) 상에 형성될 수 있으며, 외부 배선으로부터 인가된 전기적 신호를 드레인 영역(180)에 전달할 수 있다. 이와는 달리, 드레인 콘택 플러그(180)는 드레인 영역(110)에 직접 접촉하도록 형성될 수도 있다.
한편 지금까지는 예시적인 실시예들에 따른 TFET이 수직 채널 TFET(vertical TFET)인 것에 대해 설명하였으나, 본 발명의 개념은 반드시 이에 한정되지는 않는다. 즉 도 12에 도시된 바와 같이, 상기 TFET에 포함된 드레인 영역(110), 채널(120), 쌍극자 형성막(130), 및 소스 영역(140)이 반드시 기판(100) 상에서 상기 수직 방향을 따라 순차적으로 적층될 필요는 없으며, 예를 들어, 상기 수평 방향으로 배열될 수도 있다.
도 13은 예시적인 실시예들에 따른 TFET을 설명하기 위한 단면도이고, 도 14는 상기 TFET과 종래 동종 접합 TFET의 전기적 특성 차이를 설명하기 위한 그래프이다.
도 13을 참조하면, 상기 TFET은 기판(200) 상에서 기판(200) 상면에 평행한 수평 방향을 따라 순차적으로 배열된 드레인 영역(210), 채널(220), 쌍극자 형성막(230), 및 소스 영역(240)을 포함할 수 있으며, 또한 채널(220)의 상하에 각각 형성된 제1 및 제2 게이트 절연 패턴들(250, 255), 및 이들 상하에 각각 형성된 제1 및 제2 게이트 전극들(260, 265)을 포함할 수 있다. 이에 따라, 상기 TFET은 더블 게이트 TFET(double gate TFET)일 수 있다.
한편 도시되지는 않았으나, 상기 TFET은 소스 영역(240)에 전기적으로 연결된 소스 콘택 플러그, 및 드레인 영역(210)에 전기적으로 연결된 드레인 콘택 플러그를 더 포함할 수 있다.
상기 TFET은 도 10 내지 도 12을 참조로 설명한 수직 채널 TFET에 비해서 채널(220)이 상기 수평 방향인 것을 제외하고는, 이와 실질적으로 동일하거나 유사한 구조 및 기능을 가지므로, 이에 대한 중복적인 설명은 생략한다.
다만, 쌍극자 형성막(230)과 접촉하는 채널(220)의 접촉면 혹은 소스 영역(240)의 접촉면은 (001), (111) 혹은 (311) 결정면을 가질 수 있다. 즉, 도 13에 도시된 상기 TFET에서는, 쌍극자 형성막(230)과 채널(220) 및 소스 영역(240)이 상기 수평 방향 배열되므로, 쌍극자 형성막(230)과 접촉하는 채널(220)의 측면 및 소스 영역(240)의 측면이 (001), (111) 혹은 (311) 결정면을 가질 수 있다.
한편, 상기 TFET은 반드시 더블 게이트 TFET일 필요는 없으며, 예를 들어, 제1 및 제2 게이트 전극들(260, 265) 중의 하나, 및 이에 대응하는 제1 및 제2 게이트 절연 패턴들(250, 255) 중의 하나만을 포함하는 싱글 게이트 TFET(single gate TFET)일 수도 있다.
한편 도 14를 참조하면, 도 13에 도시된 예시적인 실시예들에 따른 더블 게이트 TFET과, 쌍극자 형성막(230)을 포함하지 않는 TFET 즉, 동종 접합 TFET의 전기적 특성을 시뮬레이션 결과를 통해 서로 비교해 볼 수 있다.
상기 시뮬레이션에서 드레인 영역(210)의 수평 길이는 20nm, 소스 영역(240)의 수평 길이는 10nm, 각 제1 및 제2 게이트 전극들(260, 265)의 수평 길이는 10nm, 채널의 수직 두께는 1.6nm, 각 제1 및 제2 게이트 절연 패턴들(250, 255)의 수직 두께는 1.0nm이었다. 또한, 드레인 영역(210)은 n형 불순물이 2.0 X 1019으로 도핑되고, 소스 영역(240)은 p형 불순물이 1.0 X 1020으로 도핑되었으며, 소스-드레인 전압은 0.5V가 인가되었고, 오프-전류(IOFF)는 10-5μA/μm이었다.
상기 시뮬레이션 결과, 예시적인 실시예들에 따른 TFET의 온-전류가 동종 접합 TFET의 온-전류에 비해 대략 105배의 높은 값을 가짐을 알 수 있으며, 이에 따라 오프-전류(IOFF)에 대한 온-전류의 비율(on-off ratio)이 높을 수 있다. 또한, 예시적인 실시예들에 따른 TFET의 부임계 스윙(SS)의 기울기가 동종 접합 TFET의 부임계 스윙(SS)의 기울기보다 크게 나타나 보다 작은 값을 가짐을 알 수 있다. 이에 따라, 상기 TFET는 낮은 임계 전압 혹은 낮은 동작 전압에서 구동될 수 있음을 알 수 있다.
본 발명의 개념은 저전력을 요구하는 각종 유형의 트랜지스터들, 예를 들어, 싱글 게이트 트랜지스터, 더블 게이트 트랜지스터, 수직 채널 트랜지스터, 핀 전계 효과 트랜지스터(finFET), 나노와이어 채널 트랜지스터, 게이트 올 어라운드(Gate All Around: GAA) 트랜지스터 등에 다양하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
10: 단일 물질막 20: 쌍극자 형성막
100: 기판 110: 드레인 영역
120: 채널 130: 쌍극자 형성막
140; 소스 영역 150: 게이트 절연 패턴
160: 게이트 전극 170: 소스 콘택 플러그
180: 드레인 콘택 플러그
200: 기판 210: 드레인 영역
220: 채널 230: 쌍극자 형성막
240: 소스 영역 250, 255: 제1, 제2 게이트 절연 패턴
260, 265: 제1, 제2 게이트 전극
100: 기판 110: 드레인 영역
120: 채널 130: 쌍극자 형성막
140; 소스 영역 150: 게이트 절연 패턴
160: 게이트 전극 170: 소스 콘택 플러그
180: 드레인 콘택 플러그
200: 기판 210: 드레인 영역
220: 채널 230: 쌍극자 형성막
240: 소스 영역 250, 255: 제1, 제2 게이트 절연 패턴
260, 265: 제1, 제2 게이트 전극
Claims (20)
- 기판 상에 형성된 드레인 영역;
상기 드레인 영역 상에 형성된 채널;
상기 채널 상에 형성된 쌍극자 형성막;
상기 쌍극자 형성막 상에 형성된 소스 영역;
상기 채널을 둘러싸는 게이트 절연 패턴; 및
상기 게이트 절연 패턴을 둘러싸는 게이트 전극을 포함하며,
상기 쌍극자 형성막은 상기 채널과 상기 소스 영역에 접촉하여 이들 사이에 쌍극자(dipole)를 형성하는 터널링 전계 효과 트랜지스터. - 제 1 항에 있어서, 상기 쌍극자 형성막은 III-V족 화합물 혹은 II-VI족 화합물을 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터.
- 제 2 항에 있어서, 상기 쌍극자 형성막은 갈륨비소(GaAs), 인듐비소(InAs), 갈륨안티몬(GaSb) 혹은 인듐안티몬(InSb)을 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터.
- 제 2 항에 있어서, 상기 쌍극자 형성막은 III족 물질막 및 V족 물질막이 적층된 이중막, 혹은 II족 물질막 및 VI족 물질막이 적층된 이중막을 1개 혹은 복수 개 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터.
- 제 1 항에 있어서, 상기 채널, 상기 드레인 영역 및 상기 소스 영역은 IV족 물질을 포함하고,
상기 드레인 영역 및 상기 소스 영역은 각각 n형 및 p형 불순물로 도핑된 것을 특징으로 하는 터널링 전계 효과 트랜지스터. - 제 5 항에 있어서, 상기 채널은 불순물이 도핑되지 않거나, 혹은 상기 드레인 영역보다 낮은 농도로 n형 불순물이 도핑된 터널링 전계 효과 트랜지스터.
- 제 5 항에 있어서, 상기 채널은 실리콘을 포함하며,
상기 쌍극자 형성막에 접촉하는 상기 채널의 상면은 (001), (111) 혹은 (311) 결정면을 갖는 것을 특징으로 하는 터널링 전계 효과 트랜지스터. - 제 1 항에 있어서, 상기 쌍극자 형성막은 상기 기판의 상면에 평행한 수평 방향을 따라 상기 게이트 전극과 적어도 부분적으로 오버랩되는 것을 특징으로 하는 터널링 전계 효과 트랜지스터.
- 제 8 항에 있어서, 상기 게이트 전극과 상기 수평 방향으로 오버랩되는 상기 쌍극자 형성막 부분은 상기 게이트 절연 패턴에 의해 커버되는 것을 특징으로 하는 터널링 전계 효과 트랜지스터.
- p형 불순물이 도핑된 IV족 물질을 포함하며 기판 상에 형성된 소스 영역;
n형 불순물이 도핑된 상기 IV족 물질을 포함하며, 상기 기판 상에 형성되어 상기 소스 영역으로부터 상기 기판 상면에 평행한 수평 방향으로 이격된 드레인 영역;
상기 IV족 물질을 포함하며, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널;
III-V족 화합물 혹은 II-VI족 화합물을 포함하며, 상기 소스 영역과 상기 채널 사이에 형성되어 이들과 각각 접촉하는 쌍극자 형성막; 및
상기 채널, 및 상기 쌍극자 형성막의 적어도 일부와 상기 기판 상면에 수직한 수직 방향으로 오버랩되는 게이트 전극을 포함하며,
상기 쌍극자 형성막은 상기 채널과 상기 소스 영역 사이에 쌍극자(dipole)를 형성하는 터널링 전계 효과 트랜지스터. - 제 10 항에 있어서, 상기 쌍극자 형성막은 갈륨비소(GaAs), 인듐비소(InAs), 갈륨안티몬(GaSb) 혹은 인듐안티몬(InSb)을 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터.
- 제 11 항에 있어서, 상기 쌍극자 형성막은 III족 물질막 및 V족 물질막이 적층된 이중막, 혹은 II족 물질막 및 VI족 물질막이 적층된 이중막을 1개 혹은 복수 개 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터.
- 제 10 항에 있어서, 상기 채널은 불순물이 도핑되지 않거나, 혹은 상기 드레인 영역보다 낮은 농도로 n형 불순물이 도핑된 터널링 전계 효과 트랜지스터.
- 제 10 항에 있어서, 상기 채널은 실리콘을 포함하며,
상기 쌍극자 형성막에 접촉하는 상기 채널의 측면은 (001), (111) 혹은 (311) 결정면을 갖는 것을 특징으로 하는 터널링 전계 효과 트랜지스터. - 제 10 항에 있어서, 상기 채널 및 상기 게이트 전극 사이에 형성된 게이트 절연 패턴을 더 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터.
- 제 15 항에 있어서, 상기 게이트 전극과 상기 수직 방향으로 오버랩되는 상기 쌍극자 형성막 부분은 상기 게이트 절연 패턴에 의해 커버되는 것을 특징으로 하는 터널링 전계 효과 트랜지스터.
- 제 10 항에 있어서, 상기 게이트 전극은 상기 채널 상에 형성되는 것을 특징으로 하는 터널링 전계 효과 트랜지스터.
- 제 17 항에 있어서, 상기 게이트 전극은 제1 게이트 전극이며,
상기 채널 아래에 형성된 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터. - 기판 상에 형성되며, n형 불순물이 도핑된 실리콘을 포함하는 드레인 영역;
상기 드레인 영역 상에 형성되며, 불순물이 도핑되지 않거나 혹은 상기 드레인 영역에 비해 낮은 농도로 n형 불순물이 도핑된 실리콘을 포함하는 채널;
상기 채널 상에 형성되며, III-V족 화합물 혹은 II-VI족 화합물을 포함하는 쌍극자 형성막;
상기 쌍극자 형성막 상에 형성되며, p형 불순물이 도핑된 실리콘을 포함하는 소스 영역;
상기 채널을 둘러싸는 게이트 절연 패턴;
상기 게이트 절연 패턴을 둘러싸는 게이트 전극;
상기 소스 영역에 전기적으로 연결된 제1 콘택 플러그; 및
상기 드레인 영역에 전기적으로 연결된 제2 콘택 플러그를 포함하며,
상기 쌍극자 형성막은 상기 채널과 상기 소스 영역에 접촉하여 이들 사이에 쌍극자(dipole)를 형성하는 반도체 장치. - 제 19 항에 있어서, 상기 쌍극자 형성막의 저면의 높이는 상기 게이트 전극의 상면의 높이보다 낮은 것을 특징으로 하는 반도체 장치.
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| KR1020210037091A KR102451562B1 (ko) | 2021-03-23 | 2021-03-23 | 터널링 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치 |
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