KR102201432B1 - 수평 나노시트 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

수평 나노시트 전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

수평 나노시트 전계 효과 트랜지스터(horizontal nanosheet field effect transistor) 및 그 제조 방법이 제공된다. 수평 나노시트 전계 효과 트랜지스터는, 소스 전극, 드레인 전극, 소스 전극과 드레인 전극 사이에 배치되는 게이트 전극, 소스 전극을 게이트 전극으로부터 분리시키는 제1 스페이서, 드레인 전극을 게이트 전극으로부터 분리시키는 제2 스페이서, 게이트 전극 아래에 배치되고, 소스 전극과 게이트 전극 사이에서 연장되는 채널 영역, 및 적어도 하나의 결정성 배리어 물질층을 포함하고, 소스 및 드레인 전극은 각각 확장 영역을 포함하고, 소스 전극의 확장 영역은 제1 스페이서의 적어도 일부 아래에 배치되고, 드레인 전극의 확장 영역은 제2 스페이서의 적어도 일부 아래에 배치되고, 적어도 하나의 결정성 배리어 물질층은, 소스 및 드레인 전극의 확장 영역에서 제1 두께를 갖고, 채널 영역에서 제1 두께보다 얇은 제2 두께를 갖는다.

Description

수평 나노시트 전계 효과 트랜지스터 및 그 제조 방법{Horizontal nanosheet FETs and methods of manufacturing the same}
본 발명은 수평 나노시트 FET(Field Effect Transistors) 및 그 제조 방법에 관한 것이다.
InGaAs 채널을 갖는 수평 나노시트(hNS; horizontal nanosheet) 전계 효과 트랜지스터(FETs; field effect transistors)는 높은 이동도(mobility), 높은 주입 속도(injection velocity), 및 낮은 게이트 용량(gate capacitance)의 가능성을 제공한다.
그러나, InGaAs hNS FET은, 실리콘의 1.1 eV보다 작은 또는 약 750 meV 정도의 작은 밴드갭을 갖는 경향도 있다. 이러한 작은 직접 밴드갭(direct bandgap)의 결과로, 높은 양의 밴드 간 터널링(BTBT; band-toband tunneling) 누설 전류가 야기되고, 이는 GAA(gate-all-around) FET에 존재하는 기생 쌍극 효과(PBE; parasitic bipolar effect)에 의해 더욱 악화될 수 있다.
BTBT 누설 전류와 PBE 이득(PBE gain)의 조합인 기생 전류는, 양성(positive) 공급 전압(VDD)과 채널 길이에 상당히 민감하다. BTBT는, 채널과 드레인 확장 영역의 고농도로 도핑된 부분 사이의 전이 영역에 존재하는 강한 밴드 벤딩(band-bending) 영역에서 발생한다.
유효 채널 길이(Leff)가 게이트 길이(LG)와 대략 동일한 hNS FET에서, hNS FET은 매우 높은 BTBT 누설 전류를 가질 수 있다. 또한 이러한 hNS FET은 0.75 V 또는 이보다 높은 공급 전압에서 작동하는 이동식(mobile) 시스템 온 어 칩(SOC; system on a chip)에 사용될 수 없다.
이에 더해, 채널 길이 민감도(sensitivity)는 스케일링(scaling)에 상당한 제한을 가한다. 약 15 nm의 유효 채널 길이(Leff)를 갖는 hNS FET은, 상당한 BTBT 누설 전류의 발생 없이는 약 0.7 V 이상의 공급 전압(VDD)에서 동작하지 않을 수 있기 때문이다.
이러한 스케일링 제한은, 유효 채널 길이(Leff)가 게이트 길이(LG)보다 긴 FET을 구성함으로써 해결될 수 있다. 게이트 가장자리로부터 PN 접합을 이동시켜 유효 채널 길이(Leff)를 증가시키는 것은, 밴드 곡률(band curvature)을 감소시키고, BTBT 누설 전류를 기하급수적으로 감소시킨다. 또한, 유효 채널 길이(Leff)를 증가시키는 것은, 채널 길이에 상당히 민감한 PBE 이득을 감소시킨다. 유효 채널 길이(Leff)는 예를 들어, 게이트 길이(LG)보다 긴 두 개의 스페이서 두께까지 증가될 수 있다.
그러나, 유효 채널 길이(Leff)를 증가시키는 것은 확장 영역 내의 전자 농도를 감소시킬 수 있고, 이에 따라 기생 저항(Rpara; parasitic resistance)이 증가될 수 있다. 결과적인 기생 저항(Rpara)의 증가는 hNS FET을 부적합하게 할 수 있다. 즉, BTBT 누설 전류와 기생 저항(Rpara) 사이에는 트레이드오프(tradeoff)가 존재할 수 있다(예를 들어, hNS FET의 BTBT 누설 전류는 유효 채널 길이(Leff)를 증가시킴으로써 감소될 수 있지만, 이러한 BTBT 누설 전류의 감소는 hNS FET의 기생 저항(Rpara)을 증가시킨다).
본 발명이 해결하고자 하는 기술적 과제는 기생 누설 전류가 감소되어 성능이 향상된 수평 나노시트 전계 효과 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 기생 저항을 증가시키지 않으면서 기생 누설 전류를 감소시키는 수평 나노시트 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 수평 나노시트 전계 효과 트랜지스터(horizontal nanosheet field effect transistor)는, 소스 전극, 드레인 전극, 소스 전극과 드레인 전극 사이에 배치되는 게이트 전극, 소스 전극을 게이트 전극으로부터 분리시키는 제1 스페이서, 드레인 전극을 게이트 전극으로부터 분리시키는 제2 스페이서, 게이트 전극 아래에 배치되고, 소스 전극과 게이트 전극 사이에서 연장되는 채널 영역, 및 적어도 하나의 결정성 배리어 물질층을 포함하고, 소스 및 드레인 전극은 각각 확장 영역을 포함하고, 소스 전극의 확장 영역은 제1 스페이서의 적어도 일부 아래에 배치되고, 드레인 전극의 확장 영역은 제2 스페이서의 적어도 일부 아래에 배치되고, 적어도 하나의 결정성 배리어 물질층은, 소스 및 드레인 전극의 확장 영역에서 제1 두께를 갖고, 채널 영역에서 제1 두께보다 얇은 제2 두께를 갖는다.
몇몇 실시예에서, 적어도 하나의 결정성 배리어 물질층의 제1 두께는 3 nm 내지 5 nm이고, 적어도 하나의 결정성 배리어 물질층의 제2 두께는 1 nm 내지 2 nm이다.
몇몇 실시예에서, 적어도 하나의 결정성 배리어 물질층의 제1 두께는 0.5 nm 내지 5 nm이고, 적어도 하나의 결정성 배리어 물질층은 채널 영역에 배치되지 않는다.
몇몇 실시예에서, 적어도 하나의 결정성 배리어 물질층은, 소스 및 드레인 전극의 확장 영역 상에 배치되는 제1 결정성 배리어 물질층과, 소스 및 드레인 전극의 확장 영역 아래에 배치되는 제2 결정성 배리어 물질층을 포함한다.
몇몇 실시예에서, 적어도 하나의 결정성 배리어 물질층은, InP, InGaP, InAlA, AlAsSb, 및 이들의 조합으로 이루어진 군으로부터 선택된 물질을 포함한다.
몇몇 실시예에서, 적어도 하나의 결정성 배리어 물질층은 II-IV 반도체 합금을 포함한다.
몇몇 실시예에서, II-IV 반도체 합금은, ZnSeTe 및 ZnCdTe 중 적어도 하나를 포함한다.
몇몇 실시예에서, 소스 및 드레인 전극의 상부는, 소스 및 드레인 전극의 나머지 부분보다 고농도로 도핑된다.
몇몇 실시예에서, 소스 및 드레인 전극의 상부는 각각 5 nm 내지 10 nm의 두께를 갖는다.
몇몇 실시예에서, 채널 영역은 III-V 반도체 물질을 포함한다.
몇몇 실시예에서, 소스 및 드레인 전극의 확장 영역은 5e18/cm3 내지 1e17/cm3의 도핑 밀도(doping density)로 도핑된다.
몇몇 실시예에서, 채널 영역의 유효 길이(effective length)는 게이트 전극의 길이보다 길다.
몇몇 실시예에서, 채널 영역의 유효 길이는 게이트 전극의 길이보다 적어도 4 nm 이상 길다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 수평 나노시트 전계 효과 트랜지스터의 제조 방법은, 희생 결정층을 형성하고, 희생 결정층 상에 제1 결정성 배리어 물질층을 형성하고, 제1 결정성 배리어 물질층 상에 채널층을 형성하고, 채널층 상에 제2 결정성 배리어 물질층을 형성하고, 희생 게이트를 형성하고, 한 쌍의 스페이서를 형성하되, 한 쌍의 스페이서 사이에 배치되는 채널층의 부분은 채널 영역을 정의하고, 에칭(etching)하여 한 쌍의 스페이서 외부에 배치되는 희생 결정층의 부분, 채널 영역의 부분, 및 제1 및 제2 결정성 배리어 물질층의 부분을 제거하고, 한 쌍의 스페이서 아래에 각각 배치되는 확장 영역을 포함하는 소스 및 드레인 전극을 에피택셜하게 재성장시키고, 에칭하여 희생 게이트 및 희생 결정층의 나머지를 제거하고, 에칭하여, 채널 영역에서 제1 및 제2 결정성 배리어 물질층의 제2 두께가 소스 및 드레인 전극의 확장 영역에서 제1 및 제2 결정성 배리어 물질층의 제1 두께보다 얇도록, 채널 영역의 위와 아래에 배치되는 제1 및 제2 결정성 배리어 물질층의 적어도 일부를 제거하고, 한 쌍의 스페이서 사이와, 채널 영역 상에 게이트 전극을 형성하는 것을 포함한다.
몇몇 실시예에서, 에칭하여 채널 영역의 위와 아래에 배치되는 제1 및 제2 결정성 배리어 물질층의 적어도 일부를 제거하는 것은, 채널 영역의 위와 아래에 배치되는 제1 및 제2 결정성 배리어 물질층을 완전히 제거하는 것을 포함한다.
몇몇 실시예에서, 소스 및 드레인 전극의 상부 말단부를 초박형으로 도핑(ultra-shallow doping)하는 것을 더 포함한다.
몇몇 실시예에서, 소스 및 드레인 전극의 확장 영역을 5e18/cm3 내지 1e17/cm3의 도핑 밀도로 도핑하는 것을 더 포함한다.
몇몇 실시예에서, 채널 영역의 유효 길이는 게이트 전극의 길이보다 길다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 수평 나노시트 전계 효과 트랜지스터의 제조 방법은, 희생 결정층 및 채널층이 교대로 적층된 배열을 포함하는 초기 스택을 제공하고, 소스 전극 및 드레인 전극을 형성하고, 초기 스택을 에칭하여 내부 스페이서를 위한 영역을 형성하고, 적어도 하나의 결정성 배리어 물질층을 에피택셜하게 재성장시키되, 적어도 하나의 결정성 배리어 물질층은 소스 및 드레인 전극의 확장 영역에서 제1 두께를 갖고, 채널 영역에서 제1 두께보다 얇은 제2 두께를 갖고, 내부 스페이서를 형성하는 것을 포함한다.
몇몇 실시예에서, 내부 스페이서 사이에 배치되는 게이트 전극을 형성하는 것을 더 포함하고, 채널 영역의 유효 길이는 게이트 전극의 길이보다 길다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 수평 나노시트(hNS) 전계 효과 트랜지스터(FET)의 개략적인 단면도이다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 하나 이상의 결정성 배리어 물질층을 갖는 hNS FET의 캐리어 이동도와, 다른 hNS FET의 캐리어 이동도를 비교하는 그래프이다.
도 3a 내지 도 3h는 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET의 제조 방법의 중간 단계를 도시한다.
본 발명의 기술적 사상은, 수평 나노시트(hNS; horizontal nanosheet) 전계 효과 트랜지스터(FET; field effect transistor)의 다양한 실시예와, 수평 나노시트 전계 효과 트랜지스터의 다양한 제조 방법에 관한 것이다.
본 발명의 기술적 사상의 몇몇 실시에에 따른 수평 나노시트 전계 효과 트랜지스터는, 드레인 전극의 확장 영역 및/또는 소스 전극의 확장 영역에 하나 이상의 결정성 배리어 물질(CBM; crystalline barrier material)층을 포함한다.
본 발명의 기술적 사상의 몇몇 실시에에 따라, 하나 이상의 결정성 배리어 물질층은 hNS FET의 채널 영역까지 연장되지 않을 수 있다. 또한, 하나 이상의 결정성 배리어 물질층은 소스 및 드레인의 확장 영역에 비해 채널 영역에서 더 얇을 수도 있다.
하나 이상의 결정성 배리어 물질층은, 결정성 채널과 비결정성 오버레이어(overlayer) 사이의 계면에서 발생할 수 있는 표면 거칠기 산란(SRS; surface roughness scattering)을 억제함으로써, 소스 및 드레인 전극의 확장 영역에서 전자 이동도를 증가시키도록 구성될 수 있다. 확장 영역에 비해 채널 영역에서 하나 이상의 결정성 배리어 물질층의 두께를 감소시키는 것, 또는 채널 영역에 하나 이상의 결정성 배리어 물질층을 제공하지 않는 것은, hNS FET의 등가 산화막 두께(EOT; equivalent oxide thickness)를 증가시키지 않고 확장 영역에서 전자 이동도를 증가시킬 수 있다. hNS FET의 등가 산화막 두께는 hNS FET의 숏 채널 효과(SCE; short channel effects) 성능을 악화시킬 수 있고, 5 nm 및 그 이하의 노드에 적합하지 않을 수 있다.
또한, 몇몇 실시예에 따라, 소스 및 드레인 전극의 확장 영역은 저농도로 도핑될 수 있고, 유효 채널 길이는 게이트 길이보다 길 수 있다. 확장 영역에서 도핑을 감소시키고 유효 채널 길이를 증가시키는 것은, hNS FET의 기생 누설 전류를 감소시킬 수 있다. 유효 채널 길이, 저농도로 도핑된 확장 영역, 및 확장 영역의 하나 이상의 결정성 배리어 물질층은 함께, hNS FET의 기생 저항을 증가시키지 않거나 실질적으로 증가시키지 않으면서, hNS FET의 기생 누설 전류를 감소시킬 수 있다. 즉, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET에는 기생 누설 전류와 기생 저항 사이에 트레이드오프(tradeoff)가 없다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서, 구성요소, 층 및 영역의 상대적인 크기는 설명의 명확성을 위해 과장되거나 단순화될 수 있다. 공간적으로 상대적인 용어인 "아래(beneath)", "아래(below)", "하부(lower)", "아래(under)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)" 또는 "아래(under)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고(예를 들어, 90도 회전되거나 다른 방향으로 배향될 수 있다), 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다. 이에 더해, 층(layer)이 2개 층 "사이에(between)" 있는 것으로 기술된 경우, 그 층은 2개 층 사이의 단일층일 수 있고, 또는 1개 이상의 중간 층이 존재할 수도 있다고 이해되어야 한다.
비록 제1, 제2, 제3 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 층 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 구성요소, 영역, 층 또는 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 구성요소, 영역 층 또는 섹션일 수도 있음은 물론이다.
하나의 소자(element)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)", "인접한(adjacent to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)", "바로 인접한(immediately adjacent to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서, "및/또는(and/or)"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 구성 요소 리스트에 선행하는 "적어도 하나(at least one of)"와 같은 표현은, 전체 구성 요소 리스트를 수식하는 것이고, 리스트의 개별 구성 요소를 수식하는 것이 아니다.
본 명세서에서, "실질적으로(substantially)", "약(about)" 및 유사한 용어들은 근사(approximation)의 용어로 사용되는 것이고, 정도(degree)의 용어로 사용되는 것이 아니다. 이들은 발명이 속한 기술분야에서 통상의 지식을 가진 자가 인지할 수 있는 측정값이나 계산값의 내재하는 편차를 설명하려는 것이다. 또한, 본 발명의 실시예들을 설명할 때 "…일 수 있다(may)"의 사용은 "본 발명의 하나 이상의 실시예"를 지칭하려는 것이다. 본 명세서에서, "사용하다(use)", "사용하는(using)", "사용된(used)"은 "활용하다(utilize)", " 활용하는(utilizing)", "활용된(utilized)"과 같은 의미인 것으로 고려될 수 있다. 또한, "예시적인(exemplary)"은 예(example) 또는 도면(illustration)을 지칭하려는 것이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1을 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 수평 나노시트 전계 효과 트랜지스터(100; hNS FET)는, 소스 전극(101), 드레인 전극(102), 소스 전극(101)과 드레인 전극(102) 사이에 배치되는 게이트 전극(103), 소스 전극(101)과 게이트 전극(103) 사이에 배치되는 제1 스페이서(104), 드레인 전극(102)과 게이트 전극(103) 사이에 배치되는 제2 스페이서(105), 및 게이트 전극(103) 아래에 배치되고 소스 전극(101)과 드레인 전극(102) 사이에서 연장되는 채널 영역(106)을 포함한다.
채널 영역(106)은 예를 들어, InxGa1-xAs 또는 InxGa1-xSb를 포함할 수 있다. 몇몇 실시예에서, 소스 및 드레인 전극(101, 102)은 채널 영역(106)과 다른 물질을 포함할 수 있다. 예를 들어, 채널 영역(106)이 InxGa1-xAs를 포함하는 몇몇 실시예에서, 소스 및 드레인 전극(101, 102)은 InyGa1-yAs(x는 y보다 클 수 있다)를 포함할 수 있다. 몇몇 실시예에서, 소스 및 드레인 전극(101, 102)은 InAs를 포함할 수 있다.
도시된 실시예에서, 고유전율 계면막(107; hi-k interfacial layer) 게이트 전극(103)의 하면과, 게이트 전극(103)의 서로 마주 보는 한 쌍의 측면을 따라 연장된다. 이에 따라, 고유전율 계면막(107)은 채널 영역(106)과 제1 및 제2 스페이서(104, 105)로부터 게이트 전극(103)을 분리시킬 수 있다.
도시된 실시예에서, 소스 전극(101)은 제1 스페이서(104) 아래의 적어도 일부분에서 연장되는 확장 영역(108)을 포함한다. 또한, 드레인 전극(102)은 제2 스페이서(105) 아래의 적어도 일부분에서 연장되는 확장 영역(109)을 포함한다.
도시된 실시예에서, hNS FET(100)은 또한, 소스 및 드레인 전극(101, 102) 각각의 확장 영역(108, 109) 상에 배치되는 제1 결정성 배리어 물질(CBM; crystalline barrier material)층(110)과, 소스 및 드레인 전극(101, 102) 각각의 확장 영역(108, 109) 아래에 배치되는 제2 결정성 배리어 물질층(111)을 포함한다.
또한, 도시된 실시예에서, 제1 및 제2 결정성 배리어 물질층(110, 111)은 채널 영역(106)의 위 또는 아래로 연장되지 않는다(즉, hNS FET(100)의 채널 영역(106)에 제1 및 제2 결정성 배리어 물질층(110, 111)이 배치되지 않거나, 실질적으로 배치되지 않는다).
몇몇 실시예에서, 제1 결정성 배리어 물질층(110) 및/또는 제2 결정성 배리어 물질층(111)은 채널 영역(106)의 위 또는 아래로 연장될 수 있다. 그러나, 채널 영역(106)의 제1 및/또는 제2 결정성 배리어 물질층(110, 111)의 부분은, 소스 및 드레인 전극(101, 102)의 확장 영역(108, 109)의 제1 및 제2 결정성 배리어 물질층(110, 111)의 부분보다 얇은 두께를 가질 수 있다(즉, 제1 결정성 배리어 물질층(110) 및/또는 제2 결정성 배리어 물질층은 채널 영역(106)에서 감소된 두께를 가질 수 있다).
또한, 몇몇 실시예에서, hNS FET(100)은 각각의 트랜지스터에 단일층의 결정성 배리어 물질층을 포함할 수 있다(예를 들어, hNS FET은 확장 영역(108, 109) 상에 제1 결정성 배리어 물질층(110)을 포함하거나, 또는 확장 영역(108, 109) 아래에 제2 결정성 배리어 물질층(111)을 포함할 수 있다).
확장 영역(108, 109)에 제공되고 채널 영역(106)에 제공되지 않는 제1 및 제2 결정성 배리어 물질층(110, 111)을 갖는 몇몇 실시예에서, 제1 및 제2 결정성 배리어 물질층(110, 111)은 각각 약 0.5 nm 내지 약 5 nm의 두께(예를 들어, 약 1 nm 내지 약 3 nm의 두께)를 가질 수 있다.
확장 영역(108, 109) 및 채널 영역(106)에 모두 제공되는 제1 및 제2 결정성 배리어 물질층(110, 111)을 갖는 몇몇 실시예에서, 확장 영역(108, 109)의 제1 및 제2 결정성 배리어 물질층(110, 111)의 부분은 약 3 nm 내지 약 5 nm의 두께를 가질 수 있다. 또한, 이러한 실시예에서, 채널 영역(106)의 제1 및 제2 결정성 배리어 물질층(110, 111)의 부분은 약 2 nm와 동일하거나 이보다 작은 두께를 가질 수 있다(예를 들어, 약 1 nm 내지 약 2 nm의 두께).
몇몇 실시예에서, 제1 및 제2 결정성 배리어 물질층(110, 111)은 InP, InGaP, InAlAs, AlAsSb, 또는 이들의 조합을 포함할 수 있다.
몇몇 실시예에서, 제1 및 제2 결정성 배리어 물질층(110, 111)은 예를 들어, ZnSeTe, ZnCdTe, 또는 이들의 조합과 같은 II-IV 반도체 합금을 포함할 수 있다.
또한, 제1 및 제2 결정성 배리어 물질층(110, 111)은, 결정성 배리어 물질 화학량론(CBM stoichiometry)의 적절한 선택에 의해 채널 영역(106)의 III-V 반도체 합금에 격자가 일치되거나(lattice-matched), 실질적으로 격자가 일치될 수 있다.
본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(100)의 채널 영역(106) 및/또는 확장 영역(108, 109)에 제공된 제1 및 제2 결정성 배리어 물질층(110, 111)은, 결정성 채널과 비결정성 오버레이어(overlayer) 사이의 계면에서 발생할 수 있는 표면 거칠기 산란(SRS; surface roughness scattering)을 억제시킴으로써, 확장 영역(108, 109) 및 채널 영역(106)에서 이동도(mobility)를 현저히 증가시킬 수 있다.
확장 영역(108, 109)에 비해 채널 영역(106)에서 제1 및 제2 결정성 배리어 물질층(110, 111)의 두께를 감소시키거나, 채널 영역(106)에서 제1 및 제2 결정성 배리어 물질층(110, 111)을 형성하지 않는 것은, hNS FET(100)의 등가 산화막 두께(EOT; equivalent oxide thickness)를 증가시키지 않고, 확장 영역(108, 109)에서 전자 이동도를 증가시킬 수 있다. hNS FET의 등가 산화막 두께는 hNS FET(100)의 숏 채널 효과(SCE; short channel effects) 성능을 악화시킬 수 있고, 5 nm 및 그 이하의 노드에 적합하지 않을 수 있다.
몇몇 실시예에서, 채널 영역(106)의 도핑은 매우 낮거나 고유할(intrinsic) 수 있다. 또한, 몇몇 실시예에서, 소스 및 드레인 전극(101, 102)의 확장 영역(108, 109)의 도핑은 예를 들어, 약 1e17/cm3 내지 약 5e18/cm3의 도핑 밀도(doping density)와 같이 낮을 수 있다.
몇몇 실시예에서, 소스 및 드레인 전극(101, 102)은 예를 들어, 약 5e18/cm3 내지 1e19/cm3의 도핑 밀도와 같이 중간 정도로(moderately) 도핑될 수 있다.
또한, 도시된 실시예에서, 소스 및 드레인 전극(101, 102) 각각의 상부 말단부(112, 113)은, 소스 및 드레인 전극(101, 102)의 나머지 부분 및 확장 영역(108, 109)보다 고농도로 도핑될 수 있다.
몇몇 실시예에서, 고농도로 도핑된 소스 및 드레인 전극(101, 102)의 상부 말단부(112, 113)은 약 1e19/cm3 내지 약 1e20/cm3의 도핑 밀도를 가질 수 있다. 또한, 몇몇 실시예에서, 고농도로 도핑된 소스 및 드레인 전극(101, 102)의 상부 말단부(112, 113)은 약 5 nm 내지 약 10 nm의 두께를 가질 수 있다.
고농도로 도핑된 소스 및 드레인 전극(101, 102)의 상부 말단부(112, 113)은 좋은 금속-반도체 컨택(contact)을 제공할 수 있다. 또한, 도시된 실시예에서, hNS FET(100)은 소스 및 드레인 전극(101, 102) 각각의 많이 도핑된 상부 말단부(112, 113) 상에 배치되는 한 쌍의 전기적 컨택(114, 115)을 포함한다.
몇몇 실시예에서, 유효 채널 길이(Leff)는 게이트 길이(LG)보다 길 수 있다. 이는 소스 및 드레인 전극(101, 102)의 확장 영역(108, 109)의 도핑을 게이트 전극(103)에 인접한 확장 영역(108, 109)의 내부 가장자리로부터 충분히 멀리 배치함으로써 달성될 수 있다. 예를 들어, 몇몇 실시예에서, 상대적으로 고농도로 도핑된 확장 영역의 부분은 게이트 전극(103)으로부터 이격되어 배치되는 제1 및 제2 스페이서(104, 105)의 측벽에 배치되거나, 그 측벽에 인접하게 배치될 수 있다(예를 들어, PN 접합은 게이트 전극(103)으로부터 이격되어 배치되는 제1 및 제2 스페이서(104, 105)의 측벽에 배치될 수 있다).
몇몇 실시예에서, 유효 채널 길이(Leff)는 게이트 길이(LG)보다 약 4 nm 내지 약 10 nm 더 길 수 있다. 몇몇 실시예에서, 유효 채널 길이(Leff)는 게이트 길이(LG)보다 약 4 nm만큼, 약 6 nm만큼, 약 10 nm만큼, 또는 이보다 더 길 수 있다.
소스 및 드레인 전극(101, 102)의 확장 영역(108, 109)을 저농도로 도핑하고, 게이트 길이(LG)보다 더 긴 유효 채널 길이(Leff)를 갖는 채널 영역(106)을 제공하는 것은, 밴드 간 터널링(BTBT) 누설 전류 및 BTBT 누설 전류의 증폭제 역할을 하는 기생 쌍극 효과(PBE; parasitic bipolar effect)를 감소시킬 수 있다(즉, 소스 및 드레인 전극(101, 102)의 확장 영역(108, 109)을 저농도로 도핑하고, 유효 채널 길이(Leff)보다 게이트 길이(LG)가 더 길도록 hNS FET(100)을 구성하는 것은, hNS FET(100)의 기생 누설 전류를 감소시킬 수 있다).
또한, 상술한 것처럼, 소스 및 드레인 전극(101, 102)의 확장 영역(108, 109)의 제1 및 제2 결정성 배리어 물질층(110, 111)은, 표면 거칠기 산란을 억제함으로써 확장 영역(108, 109)에서 전자 이동도를 증가시킬 수 있다. 또한, 이 증가된 전자 이동도는, 확장 영역(108, 109)에서의 저농도 도핑으로 인해 발생할 수 있는 기생 저항의 증가를 방지하거나 실질적으로 방지할 수 있다.
비록 도시된 실시예에서 hNS FET(100)은 두 개의 트랜지스터 스택을 포함한다. 그러나, 몇몇 실시예에서, hNS FET(100)은 예를 들어, 3개 이상의 트랜지스터와 같은 다른 적절한 수의 트랜지스터를 포함할 수 있다.
도 2는 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(100)의 캐리어 밀도의 함수로서의 캐리어 이동도를, 확장 영역에 어떠한 결정성 배리어 물질층도 없는 비교예 hNS FET과 비교하는 그래프이다. 도 2는 실험적 데이터와, 소스 및 드레인 전극(101, 102)의 확장 영역(108, 109)에서 제1 및 제2 결정성 배리어 물질층(110, 111)을 포함하고 채널 영역(106)에서 제1 및 제2 결정성 배리어 물질층(110, 111)을 포함하지 않는 hNS FET(100)이론적 데이터를 모두 도시한다.
도 2에 도시된 것처럼, 소스 및 드레인 전극의 저농도로 도핑된 확장 영역에서의 캐리어 밀도인 약 1.10E+12의 캐리어 밀도에서, 비교예 hNS FET은 약 300 cm2/Vs의 캐리어 이동도를 갖는다. 반면, 약 1.10E+12의 캐리어 밀도에서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET은 약 2,000 cm2/Vs의 캐리어 이동도를 갖는다.
또한, 도 2에 도시된 것처럼, 채널 영역에서의 캐리어 밀도인 약 4.10E+12의 캐리어 밀도에서 비교예 hNS FET은 약 200 cm2/Vs의 캐리어 이동도를 갖는다. 반면, 약 4.10E+12의 캐리어 밀도에서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET은 약 1,000 cm2/Vs의 캐리어 이동도를 갖는다.
즉, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(100)의 확장 영역 및 채널 영역에서의 캐리어 이동도는, 확장 영역에 어떠한 결정성 배리어 물질층을 포함하지 않는 비교예 hNS FET의 확장 영역 및 채널 영역에서의 캐리어 이동도보다 크다. 즉, 소스 드레인 전극의 확장 영역의 하나 이상의 결정성 배리어 물질층은 어떠한 결정성 배리어 물질층도 포함하지 않는 비교예 hNS FET에 비해 캐리어 이동도를 증가시킨다.
비교예 hNS FET에서, 확장 영역 및 채널 영역은, 결정성 채널과 비결정성 오버레이어(overlayer) 사이 계면에서의 높은 비율의 표면 거칠기 산란(SRS)에 의해 상대적으로 낮은 이동도를 갖는다. 이와 대조적으로, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET의 채널 영역 및/또는 확장 영역에 제공되는 하나 이상의 결정성 배리어 물질층은, SRS를 억제함으로써 확장 영역 및 채널 영역에서 이동도를 현저히 증가시킬 수 있다.
몇몇 실시예에서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(100)은, 관련 기술에 따른 hNS FET의 기생 저항(Rpara; parasitic resistance)과 동일하거나 실질적으로 동일한 기생 저항을 가질 수 있다. 그러나, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(100)은, 현저히 감소된 기생 누설 전류를 가질 수 있다(예를 들어, 100배의 총 기생 누설 전류 감소에서, 약 10배의 밴드 간 터널링(BTBT) 누설 전류 감소, 약 10배의 기생 쌍극(PBE) 효과 감소).
도 3a 내지 도 3h는 본 발명의 기술적 사상의 몇몇 실시예에 따른 수평 나노시트 전계 효과 트랜지스터(200; hNS FET)의 제조 방법의 중간 단계를 도시한다.
도 3a에 도시된 것처럼, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(200)의 제조 방법은, 초기 스택(201)을 형성하거나 제공하는 것을 포함한다.
몇몇 실시예에서, 초기 스택(201)은 SRB(strain relaxation buffer)로부터 성장될 수 있다. 몇몇 실시예에서, 초기 스택(201)은 관련 기술에서 알려진 적절한 이송 공정을 이용하여 OI 웨이퍼로 이송될 수 있다.
도시된 실시예에서, 초기 스택(201)은 희생 결정층(202), 희생 결정층(202) 상에 배치되는 제1 결정성 배리어 물질층(203), 제1 결정성 배리어 물질층(203) 상에 배치되는 채널층(204), 및 채널층(204) 상에 배치되는 제2 결정성 배리어 물질층(205)을 포함한다.
도시된 실시예에서, 초기 스택(201)은 또한, 제2 결정성 배리어 물질층(205) 상에 배치되는 이러한 층들(202-205)의 반복을 포함한다. 비록 도시된 실시예에서 초기 스택(201)은 두 개의 채널층(204)을 포함하지만, 몇몇 실시예에서, 초기 스택(201)은 hNS FET(200)의 의도된 크기에 따라 다른 적절한 수의 채널층(204)을 포함할 수 있다.
채널층(204)은 예를 들어, InxGa1-xAs 또는 InxGa1-xSb를 포함할 수 있다. 제1 및 제2 결정성 물질층(203, 205)은 예를 들어, InP, InGaP, InAlAs, AlAsSb, 또는 이들의 조합을 포함할 수 있다.
몇몇 실시예에서, 제1 및 제2 결정성 배리어 물질층(203, 205)은 예를 들어, ZnSeTe, ZnCdTe, 또는 이들의 조합과 같은 II-IV 반도체 합금을 포함할 수 있다. 또한, 제1 및 제2 결정성 배리어 물질층(203, 205)은, 결정성 배리어 물질 화학량론(CBM stoichiometry)의 적절한 선택에 의해 채널층(204)에 격자가 일치될 수 있다(lattice-matched).
제1 및 제2 결정성 배리어 물질층(203, 205)은 각각 약 0.5 nm 내지 약 5 nm의 두께(예를 들어, 약 1 nm 내지 약 3 nm의 두께)를 가질 수 있다.
몇몇 실시예에서, 각각의 희생 결정층(202)은 인접한 채널층들(204) 사이에서 요구되는 수직 분리(vertical separation) 정도에 따라, 예를 들어, 약 4 nm 내지 약 15 nm와 같은 적절한 두께를 가질 수 있다.
또한, 몇몇 실시예에서, 초기 스택(201)의 가장 낮은 희생 결정층(202)은 알려진 기술의 적절한 소자 분리막 상에 형성될 수 있다.
또한, 도시된 실시예의 스택은 각각의 채널층(204)의 위와 아래에 제1 및 제2 결정성 배리어 물질층(203, 205)을 포함한다. 그러나, 몇몇 실시예에서, hNS FET(200)에서 하나 이상의 결정성 배리어 물질층의 요구되는 구성에 따라, 초기 스택(201)은 각각의 채널층(204)에 단일층의 결정성 배리어 물질층을 포함할 수 있다(예를 들어, 초기 스택(201)은 각각의 채널층(204)의 위 또는 아래에 단일층의 결정성 배리어 물질층을 포함할 수 있다).
몇몇 실시예에서, 각각의 채널층(204)에 하나 이상의 제1 및 제2 결정성 배리어 물질층(203, 205)이 부가되는 것을 제외하고, 초기 스택(201)을 형성하는 단계는, 관련 기술의 III-V hNS를 위한 스택을 형성하는 단계와 동일하거나 유사할 수 있다.
도 3b를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(200)의 제조 방법은 또한, 초기 스택(201)에 한 쌍의 스페이서(206, 207) 및 희생 폴리 게이트(208)를 형성하는 단계를 포함한다(즉, 가장 낮은 희생 결정층(202)을 통해 아래로 연장되는 한 쌍의 스페이서(206, 207) 및 희생 폴리 게이트(208)를 형성하는 것). 한 쌍의 스페이서(206, 207) 및 희생 폴리 게이트(208)는 관련 기술에서 알려지거나 본 명세서에서 설명되는 적절한 제조 기술 또는 제조 공정에 의해 형성될 수 있다.
도 3c를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(200)의 제조 방법은 또한, 에칭하여 한 쌍의 스페이서(206, 207) 외부에 배치되는 희생 결정층(202)의 부분, 채널층(204)의 부분, 및 제1 및 제2 결정성 배리어 물질층(205)의 부분을 제거하는 것을 포함한다(즉, 에칭하여 한 쌍의 스페이서(206, 207) 외부에 배치되는 초기 스택(201)의 부분을 제거하는 것).
도시된 실시예에서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 제조 방법은 또한, 한 쌍의 스페이서(206, 207) 외부에 소스 및 드레인 전극(209, 210)을 에피택셜하게 재성장시키는 단계를 포함한다. 에피택셜한 재성장 과정에서 형성된 소스 및 드레인 전극(209, 210)은, 채널층(204) 및 제1 및 제2 결정성 배리어층(203, 205)에 의해 시드된다(be seeded).
몇몇 실시예에서, 에피택셜한 재성장 과정에서 형성된 소스 및 드레인 전극(209, 210)은 저농도로 동시에(in-situ) 도핑되거나 도핑되지 않을 수 있다. 예를 들어, 몇몇 실시예에서, 소스 및 드레인 전극(209, 210)은 약 5e18/cm3 내지 약 1e19/cm3의 도핑 농도를 가질 수 있다.
또한, 본 발명의 기술적 사상의 몇몇 실시예에 따른 제조 방법은, 관련 기술에서 알려지거나 본 명세서에서 설명되는 적절한 방법으로 내부 스페이서(미도시)를 형성하는 단계를 포함할 수 있다.
에칭하여 한 쌍의 스페이서(206, 207) 외부에 배치되는 초기 스택(201)의 부분을 제거하고, 소스 및 드레인 전극(209, 210)을 에피택셜하게 재성장시키는 단계에 따라, 소스 및 드레인 전극(209, 210)은 각각 확장 영역(211, 212)을 포함한다. 확장 영역(211, 212)의 적어도 일부는 한 쌍의 스페이서(206, 207) 아래에서 각각 연장되고, 한 쌍의 스페이서(206, 207) 사이에서 연장되는 채널층(204)의 부분은 채널 영역(213)을 정의한다.
또한, 몇몇 실시에에서, 소스 및 드레인 전극(209, 210)의 확장 영역(211, 212) 약 5e18/cm3 내지 약 1e17/cm3의 도핑 농도와 같이, 저농도로 도핑될 수 있다. 확장 영역(211, 212)의 도핑은, 에피택셜하게 재성장된 소스 및 드레인 전극(209, 210)의 인접한 영역으로부터 인디퓨전(in-diffusion)에 의하거나, 제1 및 제2 결정성 배리어 물질층(203, 205)으로부터의 인디퓨전에 의할 수 있다.
몇몇 실시예에서, 에피택셜하게 재성장된 소스 및 드레인 전극(209, 210)의 인접한 영역으로부터 인디퓨전(in-diffusion)에 의한 확장 영역(211, 212)의 도핑은, 도펀트 확산 억제제(dopant diffusion inhibitors)를 사용하는 것과 같은 적절한 기술에 의해 제한될 수 있다. 또한, 이러한 도핑은, 소스 및 드레인 전극(209, 210)이 저농도로 도핑되거나 실질적으로 도핑되지 않도록, 에피택셜하게 재성장된 소스 및 드레인 전극(209, 210)을 형성함으로써 제한될 수 있다.
도 3d를 참조하면, 본 발명의 기술적 사상의 몇몇 실시에에 따른 hNS FET(200)의 제조 방법은, 소스 및 드레인 전극(209, 210) 각각의 상부 말단부(214, 215)를 초박형으로 도핑(ultra-shallow doping)하는 단계를 포함한다. 도핑된 소스 드레인 전극(209, 210)의 상부 말단부(214, 215)는 약 5 nm 내지 약 10 nm의 두께를 가질 수 있다.
몇몇 실시예에서, 소스 및 드레인 전극(209, 210)의 상부 말단부(214, 215) 약 1e19/cm3 내지 약 1e20/cm3의 도핑 밀도로 도핑될 수 있다. 상대적으로 고농도로 도핑된 소스 및 드레인 전극(209, 210)의 상부 말단부(214, 215)는, 이어서 형성될 컨택에서 낮은 컨택 저항(contact resistivity)을 유발하기 위해 사용될 수 있다(예를 들어, 소스 및 드레인 전극(209, 210)과 상부 말단부(214, 215) 상에 이어서 형성될 컨택 사이의 낮은 저항).
상부 말단부(214, 215)는 플라즈마 주입(plasma implantation)과 같은 적절한 기술 또는 공정에 의해 도핑될 수 있다.
또한, 몇몇 실시예에서, 소스 및 드레인 전극(209, 210)의 상부 말단부(214, 215)를 초박형으로 도핑하는 단계는, 상부 말단부(214, 215)를 활성화 어닐링(activation annealing)하는 단계를 포함할 수 있다.
도 3e를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(200)의 제조 방법은, 희생 폴리 게이트(208) 및 각각의 희생 결정층(202)의 나머지를 선택적으로 에칭하는 단계를 포함한다(즉, 본 발명의 기술적 사상의 몇몇 실시예에 따른 제조 방법은, 선택적 에칭으로 희생 폴리 게이트(208) 및 각각의 희생 결정층(202)을 제거하는 것을 포함한다).
희생 폴리 게이트(208) 및 희생 결정층(202)을 선택적으로 제거하는 단계는, 제1 및 제2 결정성 배리어 물질층(203, 205) 또는 내부 스페이서에 영향을 주지 않는다. 이에 따라, 희생 폴리 게이트(208) 및 희생 결정층(202)을 선택적으로 제거하는 단계 후에, 제1 및 제2 결정성 배리어 물질층(203, 205) 및 내부 스페이서는 온전하게 남을 수 있다.
몇몇 실시예에서, 높은 선택비로 희생 결정층(202)을 에칭하고 채널 영역(213)을 에칭하지 않기 위해, 희생 결정층(202)의 물질은 채널 영역(213)과 충분히 다를 수 있다(에를 들어, 희생 결정층(202)은 InyGa1-yAs 또는 InyGa1-ySb를 포함할 수 있고, 채널 영역(213)은 InxGa1-xAs 또는 InxGa1-xSb를 포함할 수 있다. 이 때, 구성 파라미터(composition parameter) "y"는 구성 파라미터 "x"와 충분히 달라, 희생 결정층(202)을 선택적으로 에칭하고 채널 영역(213)을 에칭하지 않을 수 있다).
몇몇 실시예에서, 희생 결정층(202)은 제1 및 제2 결정성 배리어 물질층(203, 205) 및 채널 영역(213) 모두에 대해 선택적으로 에칭될 수 있는 물질로 선택된 InP, InGaP, InAlAs, 또는 AlAsSb를 포함할 수 있다.
도 3f를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(200)의 제조 방법은, 한 쌍의 스페이서(206, 207) 사이에 배치되는 제1 및 제2 결정성 배리어 물질층(203, 205)의 부분을 완전히 제거하기 위해, 시간 선택성 에칭(timed selective etch)을 수행하는 단계를 포함한다(즉, 채널 영역(213)의 위와 아래에 배치되는 제1 및 제2 결정성 배리어 물질층(203, 205)의 부분을 완전히 제거하는 것).
몇몇 실시예에서, 시간 선택성 에칭을 수행하는 단계는, 한 쌍의 스페이서(206, 207) 아래에 배치되는 각각의 제1 및 제2 결정성 배리어 물질층(203, 205)의 작은 부분을 제거할 수 있다(예를 들어, 시간 선택성 에칭은, 한 쌍의 스페이서(206, 207) 아래에 배치되는 각각의 제1 및 제2 결정성 배리어 물질층(203, 205)의 내향부(inwardly-facing portion)의 약 2 nm를 제거할 수 있다).
시간 선택성 에칭을 수행하는 단계에 이어서, 한 쌍의 스페이서(206, 207) 아래에 각각 배치되는, 소스 및 드레인 전극(209, 210)의 확장 영역(211, 212)의 모든 또는 실질적으로 모든 제1 및 제2 결정성 배리어 물질층(203, 205)은 온전하게 남을 수 있다.
몇몇 실시예에서, 시간 선택성 에칭을 수행하는 단계는, 채널 영역(213)에서 제1 및 제2 결정성 배리어 물질층(203, 205)의 두께를 감소시키되, 채널 영역(213)에서 제1 및 제2 결정성 배리어 물질층(203, 205)이 완전히 제거되지 않도록 수행될 수 있다. 예를 들어, 초기 스택(201)에서 각각 3 nm 내지 5 nm의 두께를 갖는 제1 및 제2 결정성 배리어 물질층(203, 205)을 포함하는 몇몇 실시예에서, 시간 선택성 에칭은 채널 영역(213)의 제1 및 제2 결정성 배리어 물질층(203, 205)의 두께를 1 nm 내지 2 nm까지 감소시키기 위해 수행될 수 있다. 반면, 확장 영역(211, 212)의 제1 및 제2 결정성 배리어 물질층(203, 205) 부분의 두께는 3 nm 내지 5 nm의 초기 두께로 유지될 수 있다.
도 3g를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(200)의 제조 방법은 또한, 각각의 채널 영역(213)에 금속 게이트 전극(216) 및 계면막(217; IL(interfacial layer), 예를 들어, 고유전율 게이트 산화막)을 형성하거나 증착하는 단계를 포함한다.
금속 게이트 전극(216) 및 계면막(217)은, 이전에 한 쌍의 스페이서(206, 207) 사이에서 연장되는 희생 결정층(202)과 제1 및 제2 결정성 배리어 물질층(203, 205)의 부분에 의해 점유되었던 영역에 형성될 수 있다(즉, 금속 게이트 전극(216) 및 계면막(217)은, 도 3e 내지 도 3f에서 도시된 것처럼, 희생 결정층(202)과 제1 및 제2 결정성 배리어 물질층(203, 205)을 에칭하는 단계에서 형성된 빈 부분(cavities)에 형성될 수 있다).
금속 게이트 전극(216) 및 계면막(217)을 형성하는 단계는 관련 기술에서 알려지거나 본 명세서에서 설명되는 적절한 제조 기술 또는 제조 공정에 의해 수행될 수 있다.
도시된 실시예에서 본 발명의 기술적 사상의 몇몇 실시예에 따른 제조 방법은, 세 개의 금속 게이트 전극(216)과 이에 상응하는 세 개의 계면막(217)을 형성하는 것을 포함하한다. 그러나, 몇몇 실시예에서, 본 발명의 기술적 사상의 몇몇 실시예에 따른 제조 방법은, hNS FET(200)의 요구되는 크기에 따라 다른 적절한 수의 금속 게이트 및 계면막을 형성하는 것을 포함할 수 있다.
도 3h를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 hNS FET(200)의 제조 방법은 또한, hNS FET(200)을 완성시키기 위해, 소스 및 드레인 전극(209, 210)의 고농도로 도핑된 상부 말단부(214, 215) 상에 각각 전기적 컨택(218, 219)을 형성하는 단계를 포함한다.
몇몇 실시예에서, 소스 및 드레인 전극(209, 210)은, 금속-반도체 컨택의 요구에 따라 확장 영역(211, 212) 및/또는 채널 영역(213)과 다른 물질을 포함할 수 있다. 예를 들어, InxGa1-xAs를 포함하는 채널 영역(213)을 갖는 몇몇 실시예에서, 소스 및 드레인 전극(209, 210)은 InyGa1-yAs(x는 y보다 클 수 있다)를 포함할 수 있다. 몇몇 실시예에서, 소스 및 드레인 전극(209, 210)은 InAs를 포함할 수 있다.
hNS FET을 형성하기 위한 상술된 단계들은, 설명된 순서로 수행될 수도 있고, 적절한 다른 순서로 수행될 수도 있다. 또한, 상술된 제조 방법은 설명된 단계에 한정되지 않는다. 즉, 상술된 하나 이상의 단계는 생략될 수도 있고, 또한 하나 이상의 추가적인 단계가 수행될 수도 있다.
본 발명의 기술적 사상의 몇몇 실시예에 따른 수평 나노시트 전계 효과 트랜지스터(hNS FET)의 제조 방법은, 희생 결정층 및 채널층이 교대로 적층된 배열을 포함하는 기준 hNS 스택(standard hNS tack)을 형성하거나 제공하는 것을 포함한다. 도 3a 내지 도 3h에서 설명된 제조 방법에 따른 상술된 초기 스택과 달리, 이러한 실시예에 따른 초기 스택은 결정성 배리어 물질(CBM)층을 포함하지 않는다. 이러한 제조 방법은 또한, 초기 스택을 에칭하여 내부 스페이서를 형성하기 위한 영역을 형성하는 단계를 포함한다. 이러한 제조 방법은 또한, 소스 및 드레인 전극의 확장 영역에 하나 이상의 결정성 배리어 물질층을 형성하는 단계를 포함한다. 하나 이상의 결정성 배리어 물질층은, 소스 및 드레인 전극의 확장 영역에서 결정성 배리어 물질층을 에피택셜하게 재성장시킴으로써 형성될 수 있다. 이러한 제조 방법은 또한, 소스 및 드레인 전극의 확장 영역에 결정성 배리어 물질층을 에피택셜하게 재성장시키는 단계 후에, 내부 스페이서를 형성하는 단계를 포함한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 핀 115: STI 구조
120: 절연막 125: 비정질 실리콘막
130: 다결정질 실리콘막 510: 스페이서
520: 절연캡 610: SD 리세스
710: SD

Claims (10)

  1. 소스 전극;
    드레인 전극;
    상기 소스 전극과 상기 드레인 전극 사이에 배치되는 게이트 전극;
    상기 소스 전극을 상기 게이트 전극으로부터 분리시키는 제1 스페이서;
    상기 드레인 전극을 상기 게이트 전극으로부터 분리시키는 제2 스페이서;
    상기 게이트 전극 아래에 배치되고, 상기 소스 전극과 상기 드레인 전극 사이에서 연장되는 채널 영역; 및
    적어도 하나의 결정성 배리어 물질층을 포함하고,
    상기 소스 및 드레인 전극은 각각 확장 영역을 포함하고, 상기 소스 전극의 상기 확장 영역은 상기 제1 스페이서의 적어도 일부 아래에 배치되고, 상기 드레인 전극의 상기 확장 영역은 상기 제2 스페이서의 적어도 일부 아래에 배치되고,
    상기 적어도 하나의 결정성 배리어 물질층은, 상기 소스 및 드레인 전극의 상기 확장 영역에서 제1 두께를 갖고, 상기 채널 영역에서 상기 제1 두께보다 얇은 제2 두께를 갖는 수평 나노시트 전계 효과 트랜지스터(horizontal nanosheet field effect transistor).
  2. 제 1항에 있어서,
    상기 적어도 하나의 결정성 배리어 물질층의 상기 제1 두께는 3 nm 내지 5 nm이고, 상기 적어도 하나의 결정성 배리어 물질층의 상기 제2 두께는 1 nm 내지 2 nm인 수평 나노시트 전계 효과 트랜지스터.
  3. 제 1항에 있어서,
    상기 적어도 하나의 결정성 배리어 물질층의 상기 제1 두께는 0.5 nm 내지 5 nm이고, 상기 적어도 하나의 결정성 배리어 물질층은 상기 채널 영역에 배치되지 않는 수평 나노시트 전계 효과 트랜지스터.
  4. 제 1항에 있어서,
    상기 적어도 하나의 결정성 배리어 물질층은, 상기 소스 및 드레인 전극의 확장 영역 상에 배치되는 제1 결정성 배리어 물질층과, 상기 소스 및 드레인 전극의 확장 영역 아래에 배치되는 제2 결정성 배리어 물질층을 포함하는 수평 나노시트 전계 효과 트랜지스터.
  5. 제 1항에 있어서,
    상기 적어도 하나의 결정성 배리어 물질층은, InP, InGaP, InAlA, AlAsSb, 및 이들의 조합으로 이루어진 군으로부터 선택된 물질을 포함하는 수평 나노시트 전계 효과 트랜지스터.
  6. 제 1항에 있어서,
    상기 적어도 하나의 결정성 배리어 물질층은 II-IV 반도체 합금을 포함하는 수평 나노시트 전계 효과 트랜지스터.
  7. 제 1항에 있어서,
    상기 소스 및 드레인 전극의 상부는, 상기 소스 및 드레인 전극의 나머지 부분보다 고농도로 도핑되는 수평 나노시트 전계 효과 트랜지스터.
  8. 제 1항에 있어서,
    상기 채널 영역은 III-V 반도체 물질을 포함하는 수평 나노시트 전계 효과 트랜지스터.
  9. 제 1항에 있어서,
    상기 소스 및 드레인 전극의 상기 확장 영역은 5e18/cm3 내지 1e17/cm3의 도핑 밀도(doping density)로 도핑되는 수평 나노시트 전계 효과 트랜지스터.
  10. 제 1항에 있어서,
    상기 채널 영역의 유효 길이(effective length)는 상기 게이트 전극의 길이보다 긴 수평 나노시트 전계 효과 트랜지스터.
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