KR102286671B1 - 열이온으로 오버드라이브된 터널 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

열이온으로 오버드라이브된 터널 전계 효과 트랜지스터 및 그 제조 방법 Download PDF

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KR102286671B1
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보르나 제이. 오브라도빅
로버트 씨. 보우엔
다멘다 레디 팔레
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    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures

Abstract

전계 효과 트랜지스터가 제공된다. 상기 전계 효과 트랜지스터는, 터널 전계 효과 트랜지스터의 채널 영역을 정의하는 제1 채널층과, 열이온 전계 효과 트랜지스터의 채널 영역을 정의하는 제2 채널층을 적층하여 포함하는 나노시트 스택, 및 상기 나노시트 스택의 양측에, 상기 제1 채널층과 상기 제2 채널층이 사이에서 연장하는 소오스 및 드레인 영역을 포함하고, 상기 제1 채널층에 인접한 상기 소오스 영역의 제1 부분과 상기 제2 채널층에 인접한 상기 소오스 영역의 제2 부분은 서로 반대되는 반도체 도전형을 가진다.

Description

열이온으로 오버드라이브된 터널 전계 효과 트랜지스터 및 그 제조 방법{THERMIONICALLY-OVERDRIVEN TUNNEL FETS AND METHODS OF FABRICATING THE SAME}
본 발명은 전계 효과 트랜지스터에 관한 것이고, 더욱 상세하게는, 열이온으로 오버드라이브된 터널 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
공급 전압(VDD)이 각각의 연속적인 기술 노드로 감소됨에 따라, 열이온이 주입된 전계 효과 트랜지스터(전자 또는 정공이 에너지 장벽을 통하는 것보다 그 이상의 전파에 의해 채널에 주입된)는 감소된 게이트 오버드라이브(VOV)(임계 전압(Vt)을 초과하는 게이트 소오스 전압의 일부)에 의해 변화를 겪을 수 있다. 이것은 열이온이 주입된 전계 효과 트랜지스터(FETs)의 서브 임계 기울기(SS) 상에서 기본적인 저경계(60mV/dec)에 기인할 수 있다. 제한된 서브 임계 기울기(SS)는, 고정된 누설 전류 레벨에서, 임계 전압(Vt)이 공급 전압(VDD)으로 확장되지 않을 수도 있음을 의미할 수 있다. 임계 전압(Vt)의 크기의 부족은 공급 전압(VDD)이 감소됨에 따라 게이트 오버드라이브(overdrive)의 감소로 이어질 수 있고, 열이온이 주입된 전계 효과 트랜지스터의 성능의 전반적 저하로 이어질 수 있다. 이와 같이, 열이온 전계 효과 트랜지스터는 고전력 인가(application)를 위한 개선된 성능을 제공할 수 있지만, 서브 임계 기울기(SS)의 고정된 저경계에 의해 저전력 체제로 제한될 수 있다.
열이온 전계 효과 트랜지스터와 대조적으로, 터널 전계 효과 트랜지스터(tunnel FETs or TFETs)(전자 또는 정공이 에너지 장벽을 통하는 것보다 전파에 의해 채널에 주입된)는 서브 임계 기울기(SS)에서 고정된 저경계를 갖지 않을 수 있다. 채널로의 주입은 페르미-디랙의 분포(Fermi-Dirac distribution)로부터의 에너지 샘플링보다 터널링에 의해 관리될 수 있기 때문에, 서브 임계 드레인 전류(Id)-게이트 전압(Vg) 곡선은 열이온 전계 효과 트랜지스터보다 상대적으로 가파를 수 있다. 따라서, 전계 효과 트랜지스터 장치의 임계 전압(Vt)은 동일한 오프 전류(Ioff)에 대해 열이온 장치보다 상대적으로 낮을 수 있다. 결과적으로, 터널 전계 효과 트랜지스터는 열이온 전계 효과 트랜지스터와 비교하여 개선된 낮은 공급 전압(VDD) 성능을 제공할 수 있다. 그러나, 터널 전계 효과 트랜지스터의 높은 공급 전압(VDD) 성능은 소오스-채널 주입의 터널링 특성이 성능을 제한할 수 있기 때문에, 더 제한될 수 있다. 결과적으로, 터널 전계 효과 트랜지스터는 저주파수 인가를 위한 개선된 성능을 제공할 수 있지만, 고주파수 인가를 위한 충분한 성능 레벨에 오버드라이브되지 않을 수 있다.
본 발명이 해결하고자 하는 과제는, 터널 전계 효과 트랜지스터와 열이온 전계 효과 트랜지스터가 결합된 전계 효과 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 터널 전계 효과 트랜지스터와 열이온 전계 효과 트랜지스터가 결합된 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 터널 전계 효과 트랜지스터와 열이온 전계 효과 트랜지스터가 결합된 전계 효과 트랜지스터의 동작 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 전계 효과 트랜지스터의 일 실시예는, 터널 전계 효과 트랜지스터의 채널 영역을 정의하는 제1 채널층과, 열이온 전계 효과 트랜지스터의 채널 영역을 정의하는 제2 채널층을 적층하여 포함하는 나노시트 스택, 및 상기 나노시트 스택의 양측에, 상기 제1 채널층과 상기 제2 채널층이 사이에서 연장하는 소오스 및 드레인 영역을 포함하고, 상기 제1 채널층에 인접한 상기 소오스 영역의 제1 부분과 상기 제2 채널층에 인접한 상기 소오스 영역의 제2 부분은 서로 반대되는 반도체 도전형을 가진다.
몇몇 실시예에서, 상기 나노시트 스택은, 상기 제1 및 제2 채널층의 대향하는 표면들에 배치된 각각의 게이트층과 상기 게이트층과 상기 제1 및 제2 채널층 사이에 배치된 각각의 게이트 유전체층을 더 포함할 수 있다.
몇몇 실시예에서, 상기 터널 전계 효과 트랜지스터의 임계 전압은 상기 열이온 전계 효과 트랜지스터의 임계 전압보다 작을 수 있다.
몇몇 실시예에서, 상기 제1 및 제2 채널층이 포함하는 불순물 농도 및 두께 중 적어도 하나는 서로 다를 수 있다.
몇몇 실시예에서, 상기 제1 채널층의 두께는, 상기 열이온 전계 효과 트랜지스터의 상기 임계 전압보다 큰 게이트 전압에서 상기 드레인 영역에 밴드 간 터널링(band-to-band tunneling)을 방지할 수 있다.
몇몇 실시예에서, 상기 제2 채널층의 두께는 상기 제1 채널층의 두께보다 클 수 있다.
몇몇 실시예에서, 상기 나노시트 스택은 복수의 제1 및 제2 채널층을 포함하고, 상기 복수의 제1 채널층 사이의 간격들 각각은 상기 복수의 제2 채널층 사이의 간격들 각각과 다를 수 있다.
몇몇 실시예에서, 상기 소오스 및 드레인 영역에 인접한 상기 제1 및 제2 채널층의 양단부 각각에, 상기 게이트층 사이에 연장되는 각각의 도핑(doped) 확장 영역을 더 포함할 수 있다.
몇몇 실시예에서, 인접한 상기 소오스 및 드레인 영역으로부터 상기 게이트층의 단부를 분리하는 각각의 유전체 서스펜션 영역을 더 포함하고, 상기 도핑된 확장 영역은 상기 게이트층과 인접한 상기 유전체 서스펜션 영역 사이에서, 상기 소오스 및 드레인 영역으로부터 상기 제1 및 제2 채널층까지 수평으로 연장될 수 있다.
몇몇 실시예에서, 상기 소오스 및 드레인 영역 상의 각각의 접촉부를 더 포함하되, 상기 소오스 영역 상의 상기 접촉부는 상기 제1 및 제2 부분을 전기적으로 연결할 수 있다.
몇몇 실시예에서, 상기 제1 및 제2 채널층은 서로 다른 반도체 물질 또는 서로 다른 조성을 가지는 동일 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 및 제2 채널층의 적어도 하나는 III-V족 반도체 물질 또는 IV족 반도체 물질을 포함할 수 있다.
몇몇 실시예에서, 상기 III-V족 반도체 물질은 InGaAs, InAs, InSb 및 InGaSb 중 적어도 하나를 포함하고, 상기 IV족 반도체 물질은 Si, Ge 및 SiGe 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 상기 제1 및 제2 채널층과 상기 소오스 및 드레인 영역은 에피택셜층을 포함할 수 있다.
몇몇 실시예에서, 상기 나노시트 스택은, 결정형 반도체인 제1 및 제2 채널층을 포함하는 적층 헤테로 에피택셜(heteroepitaxial), 결정형 반도체 게이트층 및 결정형 반도체 또는 절연 게이트 유전체층을 포함하고, 상기 제1 및 제2 채널층과 상기 게이트 유전체층 사이의 각각의 경계면(interface)에는 비결정형 물질을 미포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 전계 효과 트랜지스터 제조 방법의 일 실시예는, 터널 전계 효과 트랜지스터의 채널 영역을 정의하는 제1 채널층과 열이온 전계 효과 트랜지스터의 채널 영역을 정의하는 제2 채널층을 적층하여 포함하는 나노시트 스택을 형성하고, 상기 나노시트 스택의 양측에, 상기 제1 채널층과 상기 제2 채널층이 사이에서 연장하는 소오스 및 드레인 영역을 형성하는 것을 포함하고, 상기 제1 채널층에 인접한 상기 소오스 영역의 제1 부분과 상기 제2 채널층에 인접한 상기 소오스 영역의 제2 부분은 서로 반대되는 반도체 도전형을 가진다.
몇몇 실시예에서, 상기 터널 전계 효과 트랜지스터의 임계 전압은 상기 열이온 전계 효과 트랜지스터의 인계 전압보다 작고, 상기 나노시트 스택을 형성하는 것은, 상기 제1 및 제2 채널층의 대향하는 표면들에 각각의 게이트 유전체층을 형성하고, 상기 게이트 유전체층 상에 게이트층을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 나노시트 스택을 형성하는 것은, 불순물 농도 및 두께 중 적어도 하나는 서로 다르도록, 상기 제1 및 제2 채널층을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제1 채널층은, 상기 열이온 전계 효과 트랜지스터의 상기 임계 전압보다 큰 게이트 전압에서 상기 드레인 영역의 밴드 간 터널링을 방지하는 두께로 형성되고, 상기 제2 채널층은 상기 제1 채널층의 두께보다 큰 두께로 형성될 수 있다.
몇몇 실시예에서, 상기 제1 및 제2 채널층과 상기 소오스 및 드레인 영역은 에피택셜층을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 전계 효과 트랜지스터 동작 방법의 일 실시예는, 제1 동작 모드에서, 적층된 제1 및 제2 채널층 사이에서 연장하는 게이트 전극에 제1 공급 전압을 인가하고, 제2 동작 모드에서 상기 게이트 전극에 제2 공급 전압을 인가하는 것을 포함하고, 상기 제1 및 제2 채널층은 서로 반대되는 반도체 도전형 부분을 포함하는 소오스 및 드레인 영역 사이에서 연장하고, 상기 제1 공급 전압은 상기 제1 채널층에는 도전성을 부여하고, 상기 제2 채널층에는 도전성을 미부여하고, 상기 제2 공급 전압은, 상기 제1 채널층의 도전성보다 큰 도전성을 상기 제2 채널층에 부여한다.
몇몇 실시예에서, 상기 제1 채널층은 터널 전계 효과 트랜지스터의 채널 영역을 정의하고, 상기 제2 채널층은 상기 터널 전계 효과 트랜지스터의 임계 전압보다 큰 임계 전압을 갖는 열이온 전계 효과 트랜지스터의 채널 영역을 정의할 수 있다.
몇몇 실시예에서, 상기 임계 전압들 각각은 상기 제1 및 제2 동작 모드 각각에서, 상기 터널 전계 효과 트랜지스터 및 상기 열이온 전계 효과 트랜지스터에 대하여 동일한 오프 스테이트 누설(off-state leakage)을 제공할 수 있다.
몇몇 실시예에서, 상기 제1 채널층의 두께는, 상기 게이트 전극에 대하여 인가된 상기 제2 공급 전압에 반응하여 상기 드레인 영역의 밴드 간 터널링을 방지할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 n-채널 하이브리드(hybrid) 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터를 도시한 단면도이다.
도 2는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 p-채널 하이브리드 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터를 도시한 단면도이다.
도 3a 내지 도 3b는 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 하이브리드 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터의 동작 모드를 도시한 그래프이다.
도 4 내지 도 11은 본 발명의 기술적 사상에 따른 일 실시예에 따른 n-채널 하이브리드 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터 장치의 제조 방법을 도시한 단면도이다.
도 12 내지 도 19는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 n-채널 하이브리드 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터 장치의 제조 방법을 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하 설명은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 실시할 수 있도록 제공되었으며 특허 출원과 그 요구사항의 일부로 제공된다. 본 명세서에 기재 된 예시적인 실시예들 및 그에 대한 원리 및 형태들의 다양한 변형들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 수 있다. 예시적인 실시예들은 주로 특정한 실시예에 제공되는 특정한 방법들 및 시스템들로 기술되었다. 하지만, 상기 방법들 및 장치들은 다른 실시에서도 유효하게 작동할 수 있다. "예시적인 실시예", "일 실시예", 및 "다른 실시예"와 같은 문구는 복수의 실시예들 뿐 아니라 동일하거나 다른 실시 예들에 대한 것일 수 있다. 실시예들은 일정 구성들을 갖는 시스템들 및/또는 장치들에 대하여 기술될 것이다. 하지만, 시스템들 및/또는 장치들은 도시된 구성들보다 많거나 적은 구성들을 포함할 수 있고, 배치 및 구성 들의 형태에 대한 변화가 본 발명의 범위 내에서 이루어질 수 있다. 예시적인 실시예들은 일정 단계들 또는 동작을 갖는 특정 방법들의 맥락에서 기술될 수 있다. 하지만, 방법 및 장치는 다른 및/또는 추가적인 단계/동작들을 갖거나 예시적인 실시예들에 모순되지 않는 다른 순서들의 단계/동작들을 갖는 다른 방법들에서 유효하게 작동할 것이다. 따라서, 본 발명은 도시된 실시예들에 한정할 의도가 아니며, 본 명세서에 기재된 원리들 및 형태들과 모순되지 않는 가장 넓은 범위에 따른다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서는 열이온 전계 효과 트랜지스터나 터널 전계 효과 트랜지스터 중에 어느 것도 우수한 성능을 가진 공급 전압(VDD)의 넓은 범위에서 동작할 수 없는 구현으로부터 발생할 수 있다. 이것은 CPU 설계를 위한 현실적인 문제를 만들 수 있다. 예를 들어, CPU가 낮은 공급 전압/저전력 모드에서 일반적으로 동작하는 동안, 공급 전압 오버드라이브에 의해 달성될 수 있는 높은 성능의 비정기적인 파열 가능성이 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서는 단일 나노시트에 기반한 전계 효과 트랜지스터와 관련된 동일한 레이아웃 영역 또는 풋프린트(footprint)를 갖는 단일 장치 구조에서 열이온이 주입된 전계 효과 트랜지스터와 터널 전계 효과 트랜지스터를 결합하는 특성을 갖는 전계 효과 트랜지스터 장치를 나타낸다. 장치 구조는 여러 개의 반도체 나노시트의 스택, 에피택셜 성장과 관련된 소오스 및 드레인 영역, 나노시트의 전체 세트/스택을 덮는 높은-k 반도체 또는 금속 게이트 스택을 포함한다. 나노시트의 하부 또는 하부 세트는 열이온이 주입된 전계 효과 트랜지스터를 정의할 수 있고, 반면에 나노시트의 상부 또는 상부 세트는 터널 전계 효과 트랜지스터(TFET)을 정의할 수 있다. 또한, 그 역으로도 마찬가지이다. 터널 전계 효과 트랜지스터는 드레인 영역과 반대되는 도핑 타입을 갖는 소오스 영역에 의해 구별될 수 있다. 예를 들어, n-채널 장치에서, 열이온 전계 효과 트랜지스터의 소오스 영역은 n+이고, 반면에 터널 전계 효과 트랜지스터의 소오스 영역은 p+(도핑 타입이 p-채널 장치에 대해 반전된다)이다. 소오스 영역과 터널 전계 효과 트랜지스터 사이의 p-n 접합은 터널 전계 효과 트랜지스터 동작에 필요한 밴드 간 터널링(band-to-band tunneling (BTBT)) 영역을 생성한다.
본 발명 몇몇 실시예에서는 결합된 열이온 전계 효과 트랜지스터/터널 전계 효과 트랜지스터 대해 대한 다수의 동작 모드를 더 제공한다. 제1 모드는 장치가 열이온 전계 효과 트랜지스터 임계 전압(Vt)(열이온)에 속하는 공급 전압(VDD)을 사용하는 터널 전계 효과 트랜지스터에 의해 동작되고, 제2 모드는 장치가 열이온 전계 효과 트랜지스터 임계 전압(Vt)(열이온)에 속하는 공급 전압(VDD)을 증가시킴으로써 열이온 전계 효과 트랜지스터에 의해 동작된다. 터널 전계 효과 트랜지스터 모드는 저전력 비성능이 중요한 동작에서 사용될 수 있고, 열이온 모드는 고전력 또는 피크 성능 시간 동안 사용될 수 있다. 또한, 터널 전계 효과 트랜지스터 모드에서, 열이온 전계 효과 트랜지스터가 서브-임계 체제에서의 깊이이고 저게이트 용량(예를 들어, 단지 기생(parasitic) 용량은 용량성 부하(capacitive loading)에 기여할 수 있다)을 갖는 한, 열이온 전계 효과 트랜지스터의 존재로 인해 약간의 추가적인 용량성 부하가 있을 수 있다. 따라서, 단일 장치 구조에서 트랜지스터의 두 가지 타입을 결합함으로써, 저주파수, 저-임계 전압 동작은 터널 전계 효과 트랜지스터 동작 모드에서 사용될 수 있고, 반면에 고주파수, 고전력 동작은 단일 터널 전계 효과 트랜지스터 또는 열이온 전계 효과 트랜지스터에 대해 필요 이상의 장치 레이아웃 영역의 증가 없이, 열이온 동작 모드에서 사용될 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 열이온 전계 효과 트랜지스터 및 터널 전계 효과 트랜지스터를 결합한 이종 조합(heterogeneous) 나노시트 또는 나노와이어에 기반한 구조는 도 1 및 도 2에서 예시적으로 도시된다. 특히, 도 1 및 도 2는 n-채널 및 p-채널 장치(100, 200)에 대한 이종 조합 나노시트 스택 구조(103, 203)를 각각 도시하는 단면도이다. 도 1 및 도 2를 참조하면, 장치(100, 200)는 터널 전계 효과 트랜지스터에 대해 제1 채널층 또는 영역(101, 201)으로 정의되는 나노시트 반도체 능동(active) 또는 바디(body)층, 열이온 전계 효과 트랜지스터에 대한 제2 채널층 또는 영역(102, 202)을 포함한다. 도 1 및 도 2에서 예시적으로 도시된 바와 같이, 스택(103, 203)에서의 하부 나노시트는 하나 이상의 열이온 전계 효과 트랜지스터 채널을 정의하고, 반면에 스택(103, 203)에서의 상부 나노시트는 하나 이상의 터널 전계 효과 트랜지스터 채널을 정의한다. 하지만, 몇몇 실시예에서 스택(103, 203)에서의 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터의 순서는 역전될 수 있다.
제1 및 제2 채널층(101, 201 및 102, 202)는 동일한 또는 다른 농도의 공통의 반도체 물질 또는 서로 다른 반도체 물질을 포함할 수 있다. 예를 들어, 몇몇 실시예에서, 터널 전계 효과 트랜지스터 채널층(101, 201) 및 열이온 전계 효과 트랜지스터(102, 202)는 III-V족 반도체 물질(InGaAs, InAs, InSb 및/또는 InGaSb과 같은)을 포함할 수 있고, 및/또는 IV족 반도체 물질(Si, Ge 및/또는 SiGe과 같은)을 포함할 수 있다. 특히 몇몇 실시예에서, InGaSb에 기반한 채널은 III-V족 채널 물질이 명시되는 경우, 우수한 p형 전계 효과 트랜지스터 열이온 성능을 제공하는데 사용될 수 있다. p형 전계 효과 트랜지스터(200)의 채널층(201, 202)의 화학량론은 n형 전계 효과 트랜지스터(100)의 채널층(101, 102)의 화학량론과 동일할 필요 없고, 유사한 화학량론은 통합을 용이하게 하기 위해 n형 전계 효과 트랜지스터(100) 및 p형 전계 효과 트랜지스터(200) 모두의 채널층에 사용될 수 있다.
소오스 영역(109s1/s2, 209s1/s2) 및 드레인 영역(109d, 209d)은 제1 및 제2 채널층(101, 201 및 201, 202)의 양면에 제공되고, 소오스 및 드레인 확장 영역(109e, 209e)을 통해 제1 및 제2 채널층(101, 201 및 201, 202)과 접촉한다. 몇몇 실시예에서, 소오스 영역(109s1/s2, 209s1/s2) 및 드레인 영역(109d, 209d)은 낮은 접촉 저항을 제공하기 위해 고도로 도핑될 수 있고, 제1 및 제2 채널층(101, 201 및 201, 202)과 동일한 물질로 형성될 수 있다. 예를 들어, 소오스 영역(109s1/s2, 209s1/s2) 및 드레인 영역(109d, 209d)은 채널층 물질로부터 에피택셜 성장될 수 있다. 몇몇 실시예에서, 확장 영역(109e, 209e)은 소오스 영역(109s1/s2, 209s1/s2) 및 드레인 영역(109d, 209d)에 접촉하기 위해 제1 및 제2 채널층(101, 201 및 201, 202)의 단부로부터 연장되어 제1 및 제2 채널층(101, 201 및 201, 202)의 일부분에 도핑될 수 있다.
도 1 및 도 2에서 보는 바와 같이, 터널 전계 효과 트랜지스터 소오스 영역(109s1, 209s1)은 열이온 전계 효과 트랜지스터 소오스 영역(109s2, 209s2)과 반대되는 도전형을 갖는다. 특히, n-채널 장치(100)의 소오스 영역(109s1)은 p형 도핑을 갖고, 반면에 p-채널 장치(200)의 소오스 영역(209s1)은 n형 도핑을 갖는다. 따라서, 소오스 영역(109s1/s2, 209s1/s2)은 터널 전계 효과 트랜지스터 소오스 영역(109s1, 209s1)과 열이온 전계 효과 트랜지스터 소오스 영역(109s2, 209s2) 사이에 p-n 접합을 각각 포함한다. 접촉부(111, 211)는 소오스 영역(109s1/s2, 209s1/s2) 및 드레인 영역(109d, 209d) 상에 형성되고, 터널 전계 효과 트랜지스터 소오스 영역(109s1, 209s1)과 열이온 전계 효과 트랜지스터 소오스 영역(109s2, 209s2) 사이에 누전을 제공한다. 접촉부(111, 211)는 금속층일 수 있고, 또는 열이온 전계 효과 트랜지스터에 우수한 전기적 접촉을 제공하기 위해 선택된 조성을 가질 수 있고, 특히 낮은 기생 저항(Rpara)은 열이온 전계 효과 트랜지스터의 큰 중요한 기능이다.
게이트 유전체층(110, 210)을 포함하는 공유 또는 공통된 게이트 스택과 게이트층(115, 215)(또한 앞에서 언급된 기본 게이트 전극으로서)은 제1 및 제2 반도체 채널층(101, 201 및 102, 202) 사이에 제공된다. 게이트 유전체층(110, 210)은 높은-k, 넓은 밴드갭(bandgap) 또는 절연층을 포함할 수 있고, 반면에 게이트층(115, 215)은 높은 불순물 활성을 갖는 금속층 또는 보통의 밴드갭 반도체층을 포함할 수 있다. 낮은-k 절연 영역(720)(산소 영역과 같은)은 소오스 영역(109s1/s2, 209s1/s2) 및 드레인 영역(109d, 209d)으로부터 전기적 절연을 제공하기 위해 게이트층(115, 215)의 양면에 연장될 수 있다. 도핑된 확장 영역(109e, 209e)은 인접한 채널층(101, 201 및 201, 202)의 단부에 접촉하기 위해 낮은-k 절연 영역의 범위를 넘어서 소오스 영역(109s1/s2, 209s1/s2) 및 드레인 영역(109d, 209d)으로부터 측면 방향으로 연장될 수 있다. 소오스 영역(109s1/s2, 209s1/s2)과 게이트층(115, 215) 사이의 상대적으로 작은 분리는 특히 일부 평면 장치와 비교하여 기생 저항을 줄일 수 있다. 게이트 접촉부(1115)(또한 앞에서 언급된 2차(secondary) 게이트 전극으로서)는 게이트층(115, 215)에 접촉하기 위해 스페이서(190) 사이에 나노시트 스택(103, 203)의 상면 및 측벽 상에 연장될 수 있다. 몇몇 실시예에서, 게이트 접촉부 구조(1115)는 게이트층(115, 215)에 전체적으로 형성될 수 있다.
제1 및 제2 채널층(101, 201 및 102, 202)은 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터 각각에 대해 서로 다른 임계 전압을 정의한다. 채널층에 대한 서로 다른 임계 전압은 터널 전계 효과 트랜지스터 또는 열이온 전계 효과 트랜지스터의 채널층(101, 201 또는 102, 202)에 추가적으로 도핑된 영역 또는 층을 포함함으로써 달성될 수 있다. 예를 들어, 서로 다른 도핑 농도는 확장, 적당한 도핑층, 또는 높은 농도, 스택 구조의 에피택셜층 증착(deposition) 동안 터널 전계 효과 트랜지스터 채널층(101, 201) 또는 열이온 전계 효과 트랜지스터의 채널층(102, 202)에서 얇은 층(델타-도핑(delta-doping))을 형성함으로써 구현될 수 있다. 추가적으로 또는 선택적으로, 채널층에 대한 서로 다른 임계 전압은 서로 다른 두께로 제1 및 제2 채널층(101, 201 및 102, 202)을 형성함으로써 달성될 수 있다. 예를 들어, 터널 전계 효과 트랜지스터에 대한 나노시트 채널층(101, 201)은 열이온 전계 효과 트랜지스터에 대한 나노시트 채널층(102, 202)보다 얇은 두께로 증착될 수 있다. 터널 전계 효과 트랜지스터의 두께는 열이온 전계 효과 트랜지스터의 임계 전압보다 큰 게이트 전압에서 장치(100, 200)의 드레인 영역에 밴드 간 터널링을 방지하거나, 또는 감소시키기 위해 여전히 충분할 수 있다. 또한, 열이온 전계 효과 트랜지스터 채널층(101, 201) 사이와 비교하여 터널 전계 효과 트랜지스터 채널층(102, 202) 사이의 서로 다른 수직 간격이 제공될 수 있고, 결과적으로 서로 다른 게이트 두께가 된다. 게이트층의 물질 특성에서의 변화된 결합에서, 서로 다른 수직 간격은 채널층에 대한 서로 다른 임계 전압을 달성하기 위해 역시 사용될 수 있다.
채널층(101, 201 및 102, 202), 게이트 유전체층(110, 210) 및 게이트층(115, 215)을 포함하는 구조는 각각의 게이트 채널 영역을 정의하고, 복수의 적층된 각각의 게이트 채널 영역과, 또한 앞에서 언급된 나노시트 스택(103, 203)을 정의하기 위해 반복된다. 따라서, 나노시트 스택(103, 203)은 기판(107, 207) 상에(예를 들어, 기판의 표면 상에 돌출된 핀으로써) 또는 내부에(예를 들어, 기판 내부에 정의된 트렌치에) 형성될 수 있는 3차원 구조이다. 용이한 설명을 위해 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터 각각을 단일 채널층으로 언급하여 설명했지만, 각각의 게이트 채널층의 개수와 양은 원하는 인가(application)에 기반하여 존재할 수 있다. 예를 들어, 장치(100, 200)에서 나노시트 채널층의 개수 또는 양은 터널 전계 효과 트랜지스터 및/또는 열이온 전계 효과 트랜지스터에 대한 대상이 된 전류 운반 용량에 따라 결정될 수 있다. 채널층(101, 201 및 102, 202)의 하나 이상은 상대적으로 얇을 수 있다(몇몇 실시예에서, 예를 들어, 두께는 10nm보다 얇다). 예를 들어, 기판(107, 207)은 SRB 기판(stress-relaxed buffer substrate), SOI 기판(silicon-on-insulator substrate) 또는 다른 기판일 수 있다.
수직 또는 비평면 배열로 시트를 스택킹(stacking)함으로써, 장치(100, 200)는 단일 나노시트 전계 효과 트랜지스터로써 동일한 영역 풋프린트에 열이온 및 터널 전계 효과 트랜지스터 동작을 모두 결합할 수 있다. 공통의 레이아웃 또는 풋프린트를 갖는 적층된 장치 구조에서 결합된 열이온 전계 효과 트랜지스터/터널 전계 효과 트랜지스터를 제공하는 것은 더 큰 게이트 길이(Lg) 확장성을 제공할 수 있다. 본 발명의 기술적 사상에 따른 일 실시예에 따른 장치는, 공급 전압 오버드라이브를 통해 높은 성능의 용량을 유지하는 동안, 낮은 임계 전압 동작에 대한 열이온 전계 효과 트랜지스터 이상으로 크기 개선의 순서(order)를 제공할 수 있다. 이와 대조적으로, 단일 장치형은 낮은 공급 전압 모드(열이온 전계 효과 트랜지스터는 성능이 낮을 수 있다) 또는 높은 공급 전압 모드(터널 전계 효과 트랜지스터는 증가된 전력의 성능을 전달하지 않을 수 있다)를 제공할 수 있다. 그러나, 본 발명의 기술적 사상에 따른 일 실시예에 따른 단일 장치에서 터널 전계 효과 트랜지스터와 열이온 전계 효과 트랜지스터를 결합함으로써 두개의 동작 모드 사이에서의 전환이 가능하다.
도 3a 내지 도 3b는 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 결합된 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터 장치의 동작 모드를 도시한 그래프이다. 도 3a에서 보는 바와 같이, 게이트 전극에 인가된 공급 전압은, 저전력과 저주파수 동작에 대한 터널 전계 효과 트랜지스터 모드 및 고전력과 고주파수 동작에 대한 열이온 전계 효과 트랜지스터 모드인 두개의 장치 동작 모드에 분할된다. 도 3a는 결합된 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터 장치에 대한 다수의 주파수-공급 전압 동작 포인트(OPP1 내지 OPP6)의 예시에 대해 더 설명한다. 2개의 동작 포인트(OPP1, OPP2)는 터널 전계 효과 트랜지스터 동작 모드에 할당되고, 4개의 동작 포인트(OPP3 내지 OPP6)은 이온 전계 효과 트랜지스터 동작 모드에 할당된다.
특히, 도 3b에서 보는 바와 같이, 열이온 전계 효과 트랜지스터의 임계 전압보다 상대적으로 더 낮은 공급 전압(예를 들어, 약 0.2V 내지 약 0.3V)은 저전력 모드를 위해 사용될 수 있다. 이러한 서브 임계 전압에서의 낮은 게이트 용량의 합(Cgg)인 낮은 공급 전력에서, 열이온 전계 효과 트랜지스터는 거의 작동하지 않는다(즉, 중요한 도전성 없이). 이와 대조적으로, 터널 전계 효과 트랜지스터는 저전력 모드에서 거의 피크 터널 전류(예를 들어, 열이온 전계 효과 트랜지스터보다 높은 크기의 2개의 명령(order)에 대해)로 동작한다.
도 3b를 참조하면, 열이온 전계 효과 트랜지스터의 임계 전압보다 더 큰 "표준" 공급 전압(예를 들어, 약 0.5V 내지 0.7V)은 고전력 모드를 위해 사용될 수 있다. 따라서, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 결합된 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터 장치의 동작은, 게이트 전압(Vg < Vt)에 대한 터널 전계 효과 트랜지스터의 동작과 게이트 전압(Vg > Vt)에 대한 열이온 전계 효과 트랜지스터의 동작인, 2개의 체제로 나뉜다. 이와 같이, 터널 전계 효과 트랜지스터에서 달성될 수 있는 것보다 더 높은(실질적으로 더 큰) 크기의 약 1개 내지 2개의 명령의 온전류(on-current)는 고전력 모드에서 사용될 수 있다. 또한, 열이온 전계 효과 트랜지스터의 오프전류(off-current)(Ioff)는 터널 전계 효과 트랜지스터에 기반하거나 및/또는 일치시키기 위해 타켓이 될 수 있다. 결과적으로, 본 발명의 기술적 사상에 따른 몇몇 실시예에는 크게 강화된 오버드라이브 용량을 갖는 저전력 장치를 제공할 수 있다.
도 3a에서는 터널 전계 효과 트랜지스터 모드에서 단지 두개의 동작 포인트(OPP1, OPP2)에 대해 설명했지만, 다수의 공급 전압/주파수 동작 포인트가 터널 전계 효과 트랜지스터 동작에 선택 또는 할당될 수 있는 것으로 이해될 수 있을 것이다. 예를 들어, 몇몇 실시예에서 공급 전압/ 주파수 포인트의 더 많은 수가 열이온 전계 효과 트랜지스터 동작에서 보다 터널 전계 효과 트랜지스터에 할당될 수 있다.
도 4 내지 도 11은 본 발명의 기술적 사상에 따른 일 실시예에 따른 도 1의 장치(100)와 같은, 본 발명의 기술적 사상에 따른 일 실시예에 따른 n-채널 하이브리드 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터 장치의 제조 방법을 도시한 단면도이다. 도 4 내지 도 11에 도시된 실시예는 n형 및 p형 장치 모두를 위해 사용될 수 있는 InGaSb를 기반으로 하는 채널층을 도시하고 있지만, 본 발명의 기술적 사상에 따른 다른 실시예는 이러한 물질에 제한되지 않고, 다른 물질들 역시 사용될 수 있는 것으로 이해될 것이다.
도 4를 참조하면, 저결함 또는 무결함 희생층(도 4에서 층(115'(AlSb))으로 도시된)은 기판(BOX 기판(107')(buried oxide substrate))으로 이전(transfer)된다. 몇몇 실시예에서, 기판(107')은 SRB 도너(stress-relaxed buffer donor) 웨이퍼로부터 SOI(silicon-on-insulator) 웨이퍼(또는 다른 절연 기판)에 있을 수 있다. AlSb 희생층(115')과 선택적으로 InGaSb 나노시트 채널층(101', 102')을 포함하는 최초의 나노시트 스택은 이전된 AlSb 희생층(115') 상에, 예를 들어, 이종 에피택셜(heteroepitaxial) 성장으로 형성된다. 스택에서 나노시트 채널층(101', 102')의 수는 원하는 회로 동작에 따라 형성될 수 있다. 즉, 나노시트 채널층(101', 102')의 수는 원하는 인가 특성에 따라 칩 상의 다른 회로에 대해 서로 다를 수 있다.
도 4를 참조하면, InxGa1 - XSb층(101') 및 InyGa1 - ySb층(102')은 각각 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터의 채널 영역을 정의하고, 몇몇 실시예에서 서로 다른 농도(예를 들어, x≠y)를 가질 수 있다. 단일층으로 설명했지만, 다수의 InxGa1 - XSb 터널 전계 효과 트랜지스터 채널층(101') 및/또는 다수의 InyGa1-ySb 열이온 전계 효과 트랜지스터 채널층(102')이 형성될 수 있다. InxGa1 - XSb층(101') 및 InyGa1 - ySb층(102')의 각각의 조성은 서로 다를 수 있고, 터널 전계 효과 트랜지스터 및/또는 열이온 전계 효과 트랜지스터 각각의 특성을 증가시키거나 또는 최대한 활용하기 위해 각각 선택될 수 있다. AlSb층(115')은 희생층이고, AlSb은 InGaSb와 상대적인 선택적 식각에 기반한 희생층에 대한 물질로써 선택된다. 본 발명의 기술적 사상에 따른 몇몇 실시예에서 도 4 내지 도 11에 도시된 특정 물질로 제한되지 않는 것으로 이해될 수 있을 것이고, 다른 몇몇 실시예에서 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터의 채널층(101', 102')에 대해 다른 반도체 물질이 선택되고, 다른 물질은 채널층(101', 102')에 대한 상대적인 선택적 식각을 허여하기 위해 희생층(115')에 선택될 수 있다.
도 5를 참조하면, 희생 게이트층(515') 및 스페이서(190')는 나노시트 스택의 최상부 희생층(115') 상에 증착되고 패턴된다. 희생 게이트층(515') 및 스페이서(190')는 스택의 측벽과 상면 사이에 연장될 수 있다. 도 6에서 보는 바와 같이 스페이서(190')에 의해 노출된 스택의 영역은 이후의 동작에서 소오스 및 드레인 영역을 형성하기 위한 영역을 제공하기 위해 식각된다. 최초의 식각에 의해 노출된 AlSb 희생층(115')의 가장자리는 측면 방향으로 식각되고(예를 들어, 타이밍을 사용하여 등방성 선택적 식각), AlSb 희생층(115')의 가장자리에 빈 공간(예를 들어, "반달" 형상을 갖는)을 형성한다. 예를 들어, AlSb의 선택적 식각(InGaSb에 대해 상대적으로 약 1000:1의 식각 선택비를 갖는)이 수행될 수 있다. 이와 같이, 희생층(115')의 가장자리는 채널층(101', 102')에 대해 상대적으로 측면으로 리세스 영역(620)을 포함하고, 리세스 영역(620)은 채널층(101', 102') 및 스페이서(190')의 경계가 된다.
도 7을 참조하면, 낮은-k 물질은 빈 공간(620)을 채우도록 스택 위에 증착된다. 몇몇 실시예에서, 스페이서(190')는 낮은-k 물질 증착 전에 제거될 수 있다. 이방성 수직 식각(예를 들어, 플라스마 또는 유사한 식각)은 빈 공간(620) 이외에 영역에 채워진 낮은-k 물질을 제거하는 것을 수행하고, 희생층(115')의 가장자리에 유전체 서스펜션 영역(720')을 형성한다. 유전체 영역(720')은 채널층(101', 102')의 양측에 에피택셜 성장된 소오스 및 드레인 영역(109s1'/109s2' 및 109d')으로부터 게이트층(이후의 동작에서 형성되기 위해)을 절연한다. 예를 들어, 채널 물질의 부분을 유지하는 것(즉, 스택의 측벽에서 InxGa1 - xSb(101') 및 InyGa1 - ySb(102')의 부분)은 BOX 기판(107') 상에 소오스 및 드레인 영역(109s1'/109s2' 및 109d')의 에피택셜 성장을 위한 시드층으로써 사용될 수 있다. 다른 프로세스는 기본적인 기판 물질(예를 들어, 기판(107')이 BOX가 아닌 경우)에 의존하여, 소오스 및 드레인 영역(109s1'/109s2' 및 109d')을 형성하기 위해 역시 사용(추가적으로 또는 선택적으로)될 수 있다. 소오스 및 드레인 영역(109s1'/109s2' 및 109d')은 열이온 전계 효과 트랜지스터 채널층(102')(즉, 터널 전계 효과 트랜지스터 채널층(101')보다 In이 적은)과 일치하는 조성(In)을 갖기 위해 형성될 수 있다. 반면에 응력 완화(stress-relaxation)는 높이 및/또는 부조화 때문에 가능할 수 있고, 이러한 응력 완화는 소오스 및 드레인 영역(109s1'/109s2' 및 109d')에서 문제가 없을 수 있다.
앞에서 설명한 바와 같이, 결합된 터널/열이온 n형 전계 효과 트랜지스터 장치(100')에 대해, 드레인(109'd)은 완전히 n형이고, 반면에 소오스는 n형 터널 전계 효과 트랜지스터의 소오스를 정의하는 p형 부분(109s1')과, 역시 n형 열이온 전계 효과 트랜지스터의 소오스를 정의하는 n형 부분(109s2')을 포함한다. 몇몇 실시예에서, 서로 다른 반도체 도전형을 갖는 부분(109s1', 109s2')을 포함하는 소오스 영역을 제조하기 위해, n+ 소오스 영역(109s2')은 n+ 드레인 영역(109d')과 동일한 시간에 성장될 수 있고, n+ 소오스 영역(109s2')은 부분적으로 리세스될 수 있고, p+ 소오스 영역(109s1')은 리세스된 n+ 소오스 영역(109s2') 상에 성장될 수 있다. 특히, n+ 에피택시는 영역(109s2', 109d')을 성장시키기 위해 소오스 및 드레인의 측면에서 각각 수행될 수 있다. 소오스 영역(109s2')은 부분적으로 리세스되고, 드레인 영역(109d')은 마스크되고, 이러한 리세스는 터널 전계 효과 트랜지스터 채널층(101')의 측벽을 노출시킨다. p+ 에피택시는 p-n 접합부 사이에서 정의되는, 열이온 전계 효과 트랜지스터 소오스 영역(109s2') 상에 직접적으로 p+ 터널 전계 효과 트랜지스터 소오스 영역(109s1')을 형성하기 위해 마스크된 드레인 영역(109d')에서 수행될 수 있다.
선택적으로, 서로 다른 반도체 도전형을 갖는 부분(109s1', 109s2')을 포함하는 소오스 영역을 제조하기 위해, 드레인 영역(109d')은 스택의 소오스 측면이 마스크되는 동안 선택적으로 형성될 수 있고, 이후에 소오스 영역(109s1', 109s2')은 드레인 영역(109d')이 마스크되는 동안 선택적으로 형성될 수 있다. 예를 들어, 드레인 영역(109d')의 성장 후에, 롱스로우 PVD(long-throw PVD) 프로세스는 드레인 영역(109d')이 마스크되는 동안 다결정의 소오스 영역(109s1'/109s2')을 증착하기 위해 사용될 수 있고, PVD 프로세스의 제1 부분은 n+ 도핑을 사용하고, PVD 프로세스의 제2 부분은 p+ 도핑을 사용한다. 특히, n+ 에피택시는 드레인 영역(109d')을 형성하기 위해 드레인 측면(마스크된 소오스 측면과 함께)에서 선택적으로 수행될 수 있고, 롱스로우 PVD는 소오스 측면(마스크된 드레인 영역(109d')과 함께)에 다결정 InGaSb를 증착하기 위해 수행될 수 있고, 영역(109s1', 109s2')을 각각 형성하기 위해 n+ 도핑을 사용하는 증착의 제1 단계 및 p+ 도핑을 사용하는 증착의 제2 단계가 수행될 수 있고, 화학적-기계적 폴리싱(CMP) 프로세스는 과도하게 증착된 InGaSb를 제거하기 위해 사용될 수 있다. 이러한 다결정 소오스 영역은 장치 동작에 대해 문제가 없을 수 있고, 소오스 확장 영역(109e')(앞에서 설명된)은 단결정일 수 있다. 앞에서 n형 전계 효과 트랜지스터에 대한 소오스/드레인 제조를 설명했지만, 각각의 도핑형은 p형 전계 효과 트랜지스터에 대해 전환될 수 있다.
도 8은 낮은-k 유전체 영역(720')에 인접한 채널층(101', 102')의 부분에 도핑된 소오스/드레인 확장 영역(109e')의 형성을 도시한다. 특히, 어닐(anneal)(및/또는 다른 적절한 단계)은 유전체 영역(720')이 형성되기 이전에 인접한 채널층(101', 102')의 단부 및 가장자리에 도핑된 확장 영역(109e')을 형성하고, 소오스 및 드레인 영역(109s1', 109s2' 및 109d')에 접촉시키는 것이 수행될 수 있다. 확장 영역(109e')은 게이트층(115')이 형성된 이후에 소오스 영역(109s1'/109s2') 사이에서 분리를 줄임으로써 기생 저항(Rpara)을 줄일 수 있다. 다른 테크닉은 도 7에서 소오스 및 드레인 재생에 앞서 도핑하는 임플란트(implant) 또는 플라스마와 같이 도핑된 확장 영역(109e')을 형성하기 위해 역시 사용될 수 있다. 몇몇 실시예에서 이와 같은 도 8의 동작은 도 7의 동작과 동시에 또는 이전에 수행될 수 있다.
도 9를 참조하면, 스페이서(990')는 스페이서(190')의 양면에서 소오스 및 드레인 영역(109s1', 109s2' 및 109d') 상에 형성되고, 소오스 및 드레인 영역(109s1', 109s2' 및 109d')은 적어도 기판(107') 쪽으로 부분적으로 리세스된 측벽의 스페이서(990')에 맞추어 조정된다. 또한 실리사이드층(111') 또는 다른 도전성인 접촉 영역 물질(n+ 및 p+ 영역에 대해 낮은 계면 저항을 갖는 금속층과 같은)은 리세스된 소오스 및 드레인 영역(109s1', 109s2' 및 109d') 상에 형성된다. 낮은 계면 저항은 n+ 영역에서 및/또는 열이온 전계 효과 트랜지스터의 기능에서 더 중요할 수 있다. 실리사이드층(111')은 소오스 영역(109s1', 109s2')에 정의된 p-n 접합부를 전기적 단락(short)에 걸쳐 제공한다.
도 10에서 보는 바와 같이, 희생 게이트층(515') 및 AlSb 희생층(115')은 선택적으로 제거되고, 남아있는 InGaSb 채널층(101', 102')의 주변에 빈 공간(1020')을 정의한다. 예를 들어, AlSb의 선택적 식각(InGaSb에 대해 상대적으로 약 1000:1의 식각 선택비를 갖는)이 수행될 수 있고, 이러한 InGaSb 채널층(101', 102')은 식각 프로세스에 의해 크게 방해 받지 않는다.
도 11에서, 채널층(101', 102')에 의해 둘러싸인 빈 공간(1020')은 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터 모두를 공통으로 하고, 둘러싸는 금속 게이트 구조를 정의하기 위해 유전체층(110') 및 금속층(115'')으로 채워진다. 특히, 높은-k 유전체 물질은 각각의 게이트 유전체층(110')을 정의하기 위해 InGaSb 채널층(101', 102') 상에 증착되고, 금속층은 채널층(101', 102') 사이에 금속 게이트층(115'')을 정의하기 위해 게이트 유전체층(110') 상에 증착된다. 게이트 접촉 구조(1115')는 금속 게이트층(115'')과 접촉하기 위해 스페이서(190') 사이에서 나노시트 스택의 상면 및 측벽 상에 연장될 수 있고, 몇몇 실시예에서, 게이트 접촉 구조(1115')는 금속층(115'')의 증착에서 완전하게 형성된다. 이와 같이, 채널층(101', 102')과, 둘어싸는 게이트 구조(110', 115'', 1115')를 포함하는 스택 구조는 완전한 n형 전계 효과 트랜지스터 장치를 정의한다. InGaSb 채널(101', 102')은 도 11의 n형 전계 효과 트랜지스터 장치에 내제되거나 또는 도핑되지 않은 n형일 수 있다.
앞에서 설명한 것과 같이, 열이온 및 터널 전계 효과 트랜지스터 채널층(102', 101')의 임계 전압은 서로 다를 수 있고, 오프 스테이트(off-state) 누설은 대략적으로 채널층(102', 101')의 모든 세트에서 동일하게 조절될 수 있다(특히, 더 높은 공급 전압을 위해 열이온 장치는 낮은 공급 전압에서 감소된 누설을 가질 수 있다.). 채널층(102', 101')의 모든 세트는 동일한 게이트 스택(별개의 게이트 스택을 제공하기 위해 추가적인 프오세스가 있는 것이 아닌 경우)을 공유하기 때문에, 관련적으로 소개하는 하나의 방법은, 내부 장치(intra-device) 임계 전압-시프트는 열이온 채널층(102') 또는 터널 채널층(101')에 도핑된 층 또는 영역을 제공하고, 더 높은 임계 전압을 달성한다. 도핑 레벨은 임계 전압을 증가시킴으로써 완전한 고갈(FD)의 온셋(onset)을 지연시키기 위해 충분히 높일 수 있지만, "고갈되지 않는" 층을 만들기 위해, 즉, 완전한 고갈 이전에 표면 역전을 유도함으로써 그 정도로 높이지 않는다. 도핑 레벨은 채널층(101', 102')에서 확장되고, 적당하게 도핑된 층 또는 높은 농도, 얇은 층(델타-도핑(delta-doping))을 포함함으로써 수행될 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예에 부합하는 채널층 성장의 에피택셜 유형은 채널층(101', 102')에 대해 원하는 임계 전압을 제공하기 위해 추가적인 도핑층의 간단한 형성을 허여할 수 있다.
또한, 채널층 두께와 터널 전계 효과 트랜지스터 및 열이온 채널층(101', 102')의 조성은 밴드 간 터널링이 높은 공급 전압 동작 동안 드레인 측면 상에서 발생하지 않도록 선택될 수 있다. 반면에 밴드 간 터널링은 소오스 측면 상에서 터널 전계 효과 트랜지스터의 일반적인 동작을 위해 요구되고, 드레인 측면 상에서 기생적인 누설에 기여할 수 있고, 그것은 열이온 전계 효과 트랜지스터의 드레인 측면에 대해 동일할 수 있다. 이러한 문제는 터널 전계 효과 트랜지스터 채널층(101')의 조성이 밴드 간 터널링을 촉진하기 위해 선택되기 때문에, 터널 전계 효과 트랜지스터에 대해 특히 예민할 수 있다(예를 들어, 낮은 밴드갭(bandgap) 물질을 사용함으로써). 그러나, 몇몇 실시예에서, 이러한 문제는 수용 가능한 밴드 간 터널링의 포인트에 대한 효율적인 밴드갭을 증가시키기 위해 채널층(101' 및/또는 102')의 두께를 감소시킴으로써 해결할 수 있고, 터널링 전류를 증가시키기 위해(필요한 경우) 터널 전계 효과 트랜지스터 접합부의 소오스 측면을 설계할 수 있다. 그러나, 추가적인 소오스 측면 설계가 없더라도, 터널 전계 효과 트랜지스터 소오스 채널 접합부는 게이트 성향(터널링 기회를 증가시키는) 때문에 드레인 측면보다 더 큰 터널링 전류를 기본적으로 제공할 수 있다. 추가적인 증가는 터널 전계 효과 트랜지스터 채널층(101')으로 더 깊은 p+ 확산을 허여함으로써 설계될 수 있다(예를 들어, p+ 도핑을 증가시킴으로써). 더 많이 도핑된 소오스 확장(109e')은 결과적으로 도핑 유도된 밴그갭 줄이기 때문에 좁은 밴드갭을 가질 수 있다.
도 12 내지 도 19는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 n-채널 하이브리드 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터 장치의 제조 방법을 도시한 단면도이다. 도 12 내지 도 19에 도시된 실시예는 InGaSb를 기반으로 하는 채널층을 도시하고 있지만, 본 발명의 기술적 사상에 따른 다른 실시예는 이러한 물질에 제한되지 않고, 다른 물질들 역시 사용될 수 있는 것으로 이해될 것이다.
도 12를 참조하면, 선택적으로 GaAs 희생층(1215') 및 InGaAs 채널층(1201, 1202)을 포함하는 최초의 스택은 기판(1207) 상에 예를 들어, 에피택셜 성장에 의해 형성된다. 도 12 내지 도 19에서, 기판은 Ge SRB 기판(1207)이지만, 다른 기판이 사용될 수 있다. 스택에서의 InGaAs 나노시트 채널층(1201, 1202)의 개수 또는 양은 원하는 회로 동작을 위해 형성될 수 있다. 즉, InGaAs 채널층(1201, 1202)의 개수/양은 원하는 인가 특성에 따라 칩 상의 다른 회로에 대해 서로 다를 수 있다.
도 12를 참조하면, InxGa1 - XAs층(1201) 및 InyGa1 - yAs층(1202)은 각각 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터의 채널 영역을 정의한다. InxGa1-XAs층(1201) 및 InyGa1 - yAs층(1202)의 각각의 조성은 서로 다를 수 있고(x≠y), 터널 전계 효과 트랜지스터 및/또는 열이온 전계 효과 트랜지스터 각각의 특성을 증가시키거나 또는 최대한 활용하기 위해 각각 선택될 수 있다. 예를 들어, 몇몇 실시예에서, InxGa1 - XAs 채널층(1201)에서 x 0.8이고, InyGa1 - yAs 채널층(1202)에서 y 0.5이다. InGaAs 채널층(1201, 1202)은 한계에 이를 수 있고, 단지 몇 nm의 각각의 두께 때문에 완화될 수 없다. 채널층(1201, 1202)에서의 압박은 장치의 동작에 대해 덜 중요할 수 있지만, 완화는 결함을 줄일 수 있다. 또한, 예시적인 방법으로써 스택에서의 하부 나노시트(1202)는 하나 이상의 열이온 전계 효과 트랜지스터를 정의하고 스택에서의 상부 나노시트(1201)는 하나 이상의 터널 전계 효과 트랜지스터를 정의하지만, 몇몇 실시예에서 스택에서의 터널 전계 효과 트랜지스터와 열이온 전계 효과 트랜지스터의 순서는 역전될 수 있다.
GaAs 층(1215')은 희생층이고, 거의 또는 대체로 Ge SRB 기판(1207)에 대해 격자 매칭된다. GaAs는 InGaAs에 대한 상대적인 식각 선택비에 기반한 희생층(1215')을 위한 물질로써 선택될 수 있다. 이와 같이, 본 발명의 기술적 사상에 따른 실시예는 도 12 내지 도 19에 도시된 특정 물질에 제한되지 않는 것으로 이해될 것이다. 다른 반도체 물질은 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터의 채널층(1201, 1202)을 위해 선택될 수 있고, 다른 물질은 채널층(1201, 1202)에 대해 상대적으로 선택적인 식각을 허여하기 위해 희생층(1215')에서 선택될 수 있다.
도 13을 참조하면, 희생 게이트층(1315) 및 스페이서(1290)는 나노시트 스택의 최상부 희생층(1215') 상에 증착되고 패턴된다. 희생 게이트층(1315) 및 스페이서(1290)는 스택의 측벽과 상면 사이에 연장될 수 있다. 도 14에서, 최초 식각은 이후의 동작에서 소오스 및 드레인 영역을 형성하기 위한 영역을 정의하기 위해 스페이서(1290)에 의해 노출된 스택의 영역을 제거하기 위해 수행된다. 도 14에서 보는 바와 같이, 최초의 식각에 의해 노출된 GaAs 희생층(1215')의 가장자리는 측면 방향으로 식각되고(예를 들어, 타이밍을 사용하여 등방성 선택적 식각), GaAs 희생층(1215')의 가장자리에 빈 공간(예를 들어, "반달" 형상을 갖는)을 형성한다. 예를 들어, GaAs의 선택적 식각(InGaAs에 대해 상대적으로 약 1000:1의 식각 선택비를 갖는)이 수행될 수 있다. 이와 같이, 희생층(1215')의 가장자리는 채널층(1201, 1202)에 대해 상대적으로 측면으로 리세스 영역(1420)을 포함하고, 리세스 영역(1420)은 채널층(1201, 1202) 및 스페이서(1290)의 경계가 되고 둘러싸인다.
도 15를 참조하면, 낮은-k 물질은 빈 공간(1420)을 채우도록 스택 위에 증착된다. 몇몇 실시예에서, 스페이서(1290)는 낮은-k 물질 증착 전에 제거될 수 있다. 이방성 수직 식각(예를 들어, 플라스마 또는 유사한 식각)은 빈 공간(1420) 이외에 영역에 채워진 낮은-k 물질을 제거하는 것을 수행하고, 희생층(1215')의 가장자리에 유전체 서스펜션 영역(1520)을 형성한다. 유전체 영역(1520)은 채널층(1201, 1202)의 양측에 에피택셜 성장된 소오스 및 드레인 영역(1209s1/1209s2 및 1209d)으로부터 게이트층(이후의 동작에서 형성되기 위해)을 절연한다. 예를 들어, 채널 물질의 부분을 유지하는 것(즉, 스택의 측벽에서 InxGa1 - xAs(1201) 및 InyGa1 -yAs(1202)의 부분)은 Ge SRB 기판(1207) 상에 소오스 및 드레인 영역(1209s1/1209s2 및 1209d)의 에피택셜 성장을 위한 시드층으로써 사용될 수 있다. 다른 프로세스는 기본적인 기판 물질에 기반하여, 소오스 및 드레인 영역(1209s1/1209s2 및 1209d)을 형성하기 위해 역시 사용(추가적으로 또는 선택적으로)될 수 있다. 소오스 및 드레인 영역(1209s1/1209s2 및 1209d)은 열이온 전계 효과 트랜지스터 채널층(1202)(즉, 터널 전계 효과 트랜지스터 채널층(1201)보다 In이 적은)과 일치하는 조성(In)을 갖기 위해 형성될 수 있다. 반면에 응력 완화(stress-relaxation)는 높이 및/또는 부조화 때문에 가능할 수 있고, 이러한 응력 완화는 소오스 및 드레인 영역(1209s1/1209s2 및 1209d))에서 문제가 없을 수 있다.
앞에서 설명한 바와 같이, 결합된 터널/열이온 n형 전계 효과 트랜지스터 장치에 대해, 드레인(1209d)은 완전히 n형이고, 반면에 소오스는 터널 전계 효과 트랜지스터의 소오스를 정의하는 p형 부분(1209s1)과, 역시 열이온 전계 효과 트랜지스터의 소오스를 정의하는 n형 부분(1209s2)을 포함한다. 몇몇 실시예에서, 서로 다른 반도체 도전형을 갖는 부분(1209s1, 1209s2)을 포함하는 소오스 영역을 제조하기 위해, n+ 소오스 영역(1209s2)은 n+ 드레인 영역(1209d)과 동일한 시간에 성장될 수 있고, n+ 소오스 영역(1209s2)은 부분적으로 리세스될 수 있고, p+ 소오스 영역(1209s1)은 리세스된 n+ 소오스 영역(1209s2) 상에 성장될 수 있다. 특히, n+ 에피택시는 영역(1209s2, 1209d)을 성장시키기 위해 소오스 및 드레인의 측면에서 각각 수행될 수 있다. 소오스 영역(1209s2)은 부분적으로 리세스되고, 드레인 영역(1209d)은 마스크되고, 이러한 리세스는 터널 전계 효과 트랜지스터 채널층(1201)의 측벽 또는 단부를 노출시킨다. p+ 에피택시는 p-n 접합부 사이에서 정의되는, 열이온 전계 효과 트랜지스터 소오스 영역(1209s2) 상에 직접적으로 p+ 터널 전계 효과 트랜지스터 소오스 영역(1209s1)을 형성하기 위해 마스크된 드레인 영역(1209d)에서 수행될 수 있다.
선택적으로, 서로 다른 반도체 도전형을 갖는 부분(1209s1, 1209s2)을 포함하는 소오스 영역을 제조하기 위해, 드레인 영역(1209d)은 스택의 소오스 측면이 마스크되는 동안 선택적으로 형성될 수 있고, 이후에 소오스 영역(1209s1, 1209s2)은 드레인 영역(1209d)이 마스크되는 동안 선택적으로 형성될 수 있다. 예를 들어, 드레인 영역(1209d)의 성장 후에, 롱스로우 PVD 프로세스는 드레인 영역(1209d)이 마스크되는 동안 다결정의 소오스 영역(1209s1/1209s2)을 증착하기 위해 사용될 수 있고, PVD 프로세스의 제1 부분은 n+ 도핑을 사용하고, PVD 프로세스의 제2 부분은 p+ 도핑을 사용한다. 특히, n+ 에피택시는 드레인 영역(1209d)을 형성하기 위해 드레인 측면(마스크된 소오스 측면과 함께)에서 선택적으로 수행될 수 있고, 롱스로우 PVD는 소오스 측면(마스크된 드레인 영역(1209d)과 함께)에 다결정 InGaAs를 증착하기 위해 수행될 수 있고, 영역(1209s1, 1209s2)을 각각 형성하기 위해 n+ 도핑을 사용하는 증착의 제1 단계 및 p+ 도핑을 사용하는 증착의 제2 단계가 수행될 수 있고, 화학적-기계적 폴리싱(CMP) 프로세스는 과도하게 증착된 InGaAs를 제거하기 위해 사용될 수 있다. 이러한 다결정 소오스 영역은 장치 동작에 대해 문제가 없을 수 있고, 소오스 확장 영역(1209e)(앞에서 설명된)은 단결정일 수 있다. 앞에서 n형 전계 효과 트랜지스터에 대한 소오스/드레인 제조를 설명했지만, 각각의 도핑형은 p형 전계 효과 트랜지스터에 대해 전환될 수 있다.
도 16은 낮은-k 유전체 영역(1520)에 인접한 채널층(1201, 1202)의 부분에 도핑된 소오스/드레인 확장 영역(1209e)의 형성을 도시한다. 특히, 어닐(및/또는 다른 적절한 단계)은 유전체 영역(1520)이 형성되기 이전에 인접한 채널층(1201, 1202)의 단부 및 가장자리에 도핑된 확장 영역(1209e)을 형성하고, 소오스 및 드레인 영역(1209s1, 1209s2 및 1209d)에 접촉시키는 것이 수행될 수 있다. 확장 영역(1209e)은 게이트층(1215)이 형성된 이후에 소오스 영역(1209s1/1209s2) 사이에서 분리를 줄임으로써 기생 저항(Rpara)을 줄일 수 있다. 다른 테크닉은 도 15에서 소오스 및 드레인 재생에 앞서 도핑하는 임플란트 또는 플라스마와 같이 도핑된 확장 영역(1209e)을 형성하기 위해 역시 사용될 수 있다. 몇몇 실시예에서 이와 같은 도 16의 동작은 도 15의 동작과 동시에 또는 이전에 수행될 수 있다.
도 17을 참조하면, 스페이서(1790)는 스페이서(1290)의 양면에서 소오스 및 드레인 영역(1209s1, 1209s2 및 1209d) 상에 형성되고, 소오스 및 드레인 영역(1209s1, 1209s2 및 1209d)은 적어도 기판(1207) 쪽으로 부분적으로 리세스된 측벽의 스페이서(1790)에 맞추어 조정된다. 또한 실리사이드층(1211) 또는 다른 도전성인 접촉 영역 물질(n+ 및 p+ 영역에 대해 낮은 계면 저항을 갖는 금속층과 같은)은 리세스된 소오스 및 드레인 영역(1209s1, 1209s2 및 1209d) 상에 형성된다. 낮은 계면 저항은 n+ 영역에서 및/또는 열이온 전계 효과 트랜지스터의 기능에서 더 중요할 수 있다. 실리사이드층(1211)은 소오스 영역(1209s1, 1209s2)에 정의된 p-n 접합부를 전기적 단락(short)에 걸쳐 제공한다. 실리사이드 또는 다른 접촉층(1211)의 조성은 열이온 전계 효과 트랜지스터에 대한 우수한 접촉을 제공하기 위해 선택될 수 있고, 낮은 기생 저항(Rpara)은 터널 전계 효과 트랜지스터보다 열이온 전계 효과 트랜지스터의 기능에서 더 중요할 수 있다. III-V족 장치에서, 증착된 금속층은 접촉부(1211)를 위해 사용될 수 있다.
도 18에서 보는 바와 같이, 희생 게이트층(1315) 및 GaAs 희생층(1215)은 선택적으로 제거되고, 남아있는 InGaAs 채널층(1201, 1202)의 주변에 빈 공간(1820)을 정의한다. 예를 들어, GaAs의 선택적 식각(InGaAs에 대해 상대적으로 약 1000:1의 식각 선택비를 갖는)이 수행될 수 있고, 이러한 InGaAs 채널층(1201, 1202)은 식각 프로세스에 의해 크게 방해 받지 않는다.
도 19를 참조하면, 채널층(1201, 1202)에 의해 둘러싸인 빈 공간(1820)은 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터 모두를 공통으로 하고, 둘러싸는 금속 게이트 구조를 정의하기 위해 유전체층(1210) 및 금속층(1215)으로 채워진다. 특히, 높은-k 유전체 물질은 각각의 게이트 유전체층(1210)을 정의하기 위해 InGaAs 채널층(1201, 1202) 상에 증착되고, 금속층은 채널층(1201, 1202) 사이에 금속 게이트층(1215)을 정의하기 위해 게이트 유전체층(1210) 상에 증착된다. 게이트 접촉 구조(1915)는 금속 게이트층(1215)과 접촉하기 위해 스페이서(1290) 사이에서 나노시트 스택의 상면 및 측벽 상에 연장될 수 있고, 몇몇 실시예에서, 게이트 접촉 구조(1915)는 금속층(1215)의 증착에서 완전하게 형성된다. 이와 같이, 채널층(1201, 1202)과, 둘어싸는 게이트 구조(1210, 1215, 1915)를 포함하는 스택 구조는 완전한 n형 전계 효과 트랜지스터 장치를 정의한다. InGaAs 채널(1201, 1202)은 도 19의 n형 전계 효과 트랜지스터 장치에 내제되거나 또는 도핑되지 않은 n형일 수 있고, 핀펫(finFET) 구조를 정의하기 위해 적층될 수 있다.
도 1을 다시 참조하면, 본 발명의 기술적 사상에 따른 몇몇 실시예는, 채널층(101, 102), 게이트층(115) 및 단결정 반도체 및/또는 절연 물질로부터 형성된 게이트 유전체층(110)을 포함하는 완전한 결정 나노시트 스택을 포함할 수 있다. 특히, 채널층 사이에 희생층을 형성한 후 식각하는 것보다 앞의 도 4 내지 11 및 도 12 내지 19에서 언급한 것처럼 게이트층을 형성하기 위해 희생층을 제거하는 것이 더 효율적이고, 결정 게이트 유전체층(110), 게이트층(115) 및 채널층(101, 102)를 포함하는 완전한 장치 스택은 예를 들어, 이종 에피택셜 성장에 의해 형성될 수 있다. 이와 같이, 게이트 유전체층(110)은 기판(107) 상에서 결정 반도체 또는 절연층일 수 있고, 게이트층(115) 및 채널층(101, 102)은 결정 게이트 유전체층(110) 상에서 성장될 수 있고, 채널층(101, 102)의 경계면은 결정성이 없거나 또는 비결정 물질(표면 산란율을 제거하거나 또는 감소시킬 수 있는)이고, 낮은-k 결정 완화층(동등한 게이트 산소 두께를 감소시킬 수 있고, 적어도 열이온 전계 효과 트랜지스터에 대한 단락(short) 채널 성능을 개선하는 것)이 없을 수 있다. CaF2, ZnS, Pr2O3 및/또는 Gd2O3과 같은 IV족 물질 시스템에서, 게이트 유전체층(110)은 높은-k 결정 절연층일 수 있다. ZnSe와 같은 III-V족 물질 시스템에서, 게이트 유전체층(110)은 높은-k 결정 와이드-밴드갭 Ⅱ-Ⅳ족 반도체층일 수 있다. 게이트층(115)은 무겁게 도핑된 반도체일 수 있다. 몇몇 실시예에서, 예를 들어, 구조는 높게 도핑된 AlSb 게이트층(115)을 포함할 수 있고, 각각의 게이트(115), 채널(101/102) 및 게이트 유전체층(110)은 단결정일 수 있다. 또한, 나노시트의 스택을 둘러싸는 상부 게이트(1115)는 금속 또는 다결정 반도체일 수 있다.
본 발명의 기술적 사상에 따른 실시예들은 다양한 이점을 제공할 수 있다. 예를 들어, 앞에서 설명한 단일 장치에서 결합된 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터의 결합 장치는, 극단적인 저전력 동작, 매우 낮은 공급 전압에서뿐만 아니라, 보통의 공급 전압에서의 고성능 동작이 허용된다. 특히, 본 발명의 기술적 사상에 따른 몇몇 실시예는 열이온 전계 효과 트랜지스터에서 일반적으로 달성될 수 있는 약 0.2V 내지 약 0.3V의 공급 전압의 사용 가능한 범위를 허용할 수 있다. 또한, 본 발명의 기술적 사상에 따른 몇몇 실시예는 약 0.5V 내지 약 0.6V의 범위에서의 보통의 공급 전압에서 고성능 동작을 더 허용한다. 또한, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 나노시트 스택 구조에서 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터를 스택킹(stacking)함으로써 듀얼 모드 사용(공통의 풋프린트에 정해진 모든 장치)에 따른 레이아웃 불이익이 초래되지 않고, 핀펫(finFET)에서 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터를 포함하는 것 이상으로 유리하다. 또한, 본 발명의 기술적 사상에 따른 몇몇 실시예에 부합되는 나노시트 스택 구조는, 평면 구조와 대조적으로, 적극적으로 게이트 길이(Lg)를 조절하는 것에 적합하다.
이하에서는, 본 발명의 기술적 사상에 따른 구체적인 실시예들의 특징이다. 다만, 이에 제한되지는 않는다.
(1) 전계 효과 트랜지스터는, 열이온 접합 전계 효과 트랜지스터를 포함하는 나노시트 스택의 제1 부분, 터널 전계 효과 트랜지스터를 포함하는 나노시트 스택의 제2 부분, 채널 물질과 희생 물질을 포함하는 나노시트 스택을 포함한다.
(2) (1)에서, 전계 효과 트랜지스터는, 소오스 영역의 도핑이 열이온 접합 전계 효과 트랜지스터를 포함하는 나노시트 스택 및 터널 전계 효과 트랜지스터를 포함하는 나노시트 스택 사이의 수직 위치에서 n형으로부터 p형까지 변한다.
(3) (2)에서, 전계 효과 트랜지스터는, 드레인 영역이 소오스 영역으로부터 구별되고, 드레인 영역은 완전히 n형으로 도핑된 영역 또는 완전히 p형으로 도핑된 영역으로 조성된다.
(4) (3)에서, 전계 효과 트랜지스터는, 공통의 게이트 전극이 열이온 전계 효과 트랜지스터 및 터널 전계 효과 트랜지스터를 포함하는 나노시트의 스택 주변을 완전히 둘러싼다.
(5) (4)에서, 전계 효과 트랜지스터는, 열이온 전계 효과 트랜지스터와 터널 전계 효과 트랜지스터의 각각의 임계 전압이 서로 다르다.
(6) (5)에서, 전계 효과 트랜지스터는, 하나의 나노시트(열이온 전계 효과 트랜지스터 또는 터널 전계 효과 트랜지스터, 또는 둘 다)는 열이온 전계 효과 트랜지스터와 터널 전계 효과 트랜지스터 사이에서 서로 다른 임계 전압을 가질 수 있도록 적당하게 도핑된 확장층 또는 델타-도핑층(delta-doped layer)을 포함한다.
(7) (4)에서, 전계 효과 트랜지스터는, 소오스의 p형 영역 모두에 대한 접촉은 금속 또는 실리사이드와 같은 단일 도전성 물질을 사용함으로써 수행된다. 도전성 물질은 터널 전계 효과 트랜지스터에 대한 증가된 저항을 허용하여, 열이온 전계 효과 트랜지스터의 접촉 저항을 감소시키거나 또는 최소화시키기 위해 선택될 수 있다.
(8) (1 내지 7)에서, 전계 효과 트랜지스터는, 열이온 전계 효과 트랜지스터 및 터널 전계 효과 트랜지스터 채널은 InGaAs, InAs, InSb 또는 InGaSb와 같은 Ⅲ-Ⅴ족 반도체 물질로 형성된다. 열이온 전계 효과 트랜지스터 및 터널 전계 효과 트랜지스터 채널의 조성은 동일할 필요 없다.
(9) (1 내지 7)에서, 전계 효과 트랜지스터는, 열이온 전계 효과 트랜지스터 및 터널 전계 효과 트랜지스터 채널은 Si, Ge 또는 SiGe와 같은 Ⅳ족 반도체 물질로 형성된다. 열이온 전계 효과 트랜지스터 및 터널 전계 효과 트랜지스터 채널의 조성은 동일할 필요 없다.
(10) (1 내지 7)에서, 전계 효과 트랜지스터는, 열이온 전계 효과 트랜지스터는 채널은 Si, Ge 또는 SiGe와 같은 Ⅳ족 반도체 물질로 형성되고, 반면에 터널 전계 효과 트랜지스터 채널은 InGaAs, InAs, InSb 또는 InGaSb와 같은 Ⅲ-Ⅴ족 반도체 물질로 형성된다.
(11) (1 내지 7)에서, 전계 효과 트랜지스터는, 터널 전계 효과 트랜지스터 채널은 Si, Ge 또는 SiGe와 같은 Ⅳ족 반도체 물질로 형성되고, 반면에 열이온 전계 효과 트랜지스터는 채널은 InGaAs, InAs, InSb 또는 InGaSb와 같은 Ⅲ-Ⅴ족 반도체 물질로 형성된다.
(12) (8)에서, 전계 효과 트랜지스터는, 열이온 전계 효과 트랜지스터 및 터널 전계 효과 트랜지스터 채널 사이의 희생층은 AlSb 또는 GaAs를 포함하는 물질을 포함한다.
(13) (9)에서, 전계 효과 트랜지스터는, 열이온 전계 효과 트랜지스터 및 터널 전계 효과 트랜지스터 채널 사이의 희생층은 Si 또는 SiGe를 포함하는 물질을 포함한다.
(14) (1 내지 13)에서, 전계 효과 트랜지스터는, 주된 도전성 메커니즘은 인가된 게이트 성향(bias)(VG)에 의존한다. 전계 효과 트랜지스터의 동작은, 열이온 전계 효과 트랜지스터의 임계 전압이 인가된 게이트 성향보다 큰 경우의 터널 전계 효과 트랜지스터의 동작 및 열이온 전계 효과 트랜지스터의 임계 전압이 인가된 게이트 성향보다 큰 경우의 열이온 전계 효과 트랜지스터의 동작인, 두개의 체제로 나뉜다.
(15) (1 내지 14)에서, 전계 효과 트랜지스터는, 열이온 전계 효과 트랜지스터의 용량성 부하(capacitive loading)는 터널 전계 효과 트랜지스터에서의 동작 동안 매우 작다.
(16) (1 내지 15)에서, 전계 효과 트랜지스터는, 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터의 오프-스테이트 누설은 대략적으로 동일하다.
(17) (1 내지 16)에서, 회로는 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터로 조성되고, 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터 모두의 사용과 관련된 레이아웃 영역의 불이익은 없다.
(18) (1 내지 16)에서, 전계 효과 트랜지스터 제조 방법은, 터널 전계 효과 트랜지스터 및 열이온 전계 효과 트랜지스터를 더 포함하고, 터널 전계 효과 트랜지스터 상에 열이온 전계 효과 트랜지스터를 형성하고, 터널 전계 효과 트랜지스터 소오스의 도핑 타입은 열이온 전계 효과 트랜지스터 소오스의 도핑 타입과 반대되고, 소오스 접합부는 반대되는 도핑 타입 때문에 형성되고, 도전성 물질에 의해 단락(short)되고, 금속 또는 실리사이드와 같은 도전성 물질이 열이온 전계 효과 트랜지스터의 소오스에 대한 낮은 경계면 저항을 위해 주로 선택되는 나노시트의 스택을 포함한다.
(19) (1 내지 16)에서, 전계 효과 트랜지스터 제조 방법은, 열이온 전계 효과 트랜지스터 및 터널 전계 효과 트랜지스터를 포함하는 나노시트 모두의 주변을 둘러싸는 공통의 게이트 포함하고, 소오스/드레인 영역과 게이트의 간격은 형성된 리세스 영역의 폭에 의해 결정되고, 리세스 영역은 낮은-k 유전체 물질로 채워진다.
(20) (1 내지 16)에서, 전계 효과 트랜지스터 제조 방법은, 열이온 전계 효과 트랜지스터 및 터널 전계 효과 트랜지스터에 대한 희생층 나노시트와 도전성 채널 나노시트 사이에서의 식각 선택비는 100:1 이상이고, 몇몇 실시예에서는 대략적으로 1000:1이고, 나노시트의 단면은 대체로 직사각형 형상이다.
(21) (5)에서, 전계 효과 트랜지스터 제조 방법은, 원하는 서로 다른 임계 전압에 의한 스택 구조에서의 위치에, 스택 구조의 에피택셜층을 증착하는 동안 확장의 형성, 적당하게 도핑된 층 또는 높은 농도, 얇은 층(델타-도핑(delta-doping)) 때문에, 열이온 전계 효과 트랜지스터와 터널 전계 효과 트랜지스터 사이에서 서로 다른 임계 전압을 갖는다.
(22) (5)에서, 전계 효과 트랜지스터 제조 방법은, 열이온 전계 효과 트랜지스터와 터널 전계 효과 트랜지스터 나노시트 사이에서의 서로 다른 수직 간격 때문에 열이온 전계 효과 트랜지스터와 터널 전계 효과 트랜지스터 사이에서 서로 다른 임계 전압을 가지고, 서로 다른 게이트 스택을 야기하는 서로 다른 수직 간격은 채널 도전성 나노시트 사이에 형성되고, 서로 다른 게이트 스택은 서로 다른 임계 전압의 원인이 된다.
(23) (1 내지 16)에서, 전계 효과 트랜지스터 제조 방법은, 터널 전계 효과 트랜지스터에 대한 나노시트의 에피택셜 증착 두께는 열이온 전계 효과 트랜지스터에 대한 나노시트의 에피택셜 증착 두께보다 작고, 에피택셜 증착 두께는 예를 들어, 증착 시간을 포함하는 가변적인 증착에 의존한다.
(24) (1)에서, 전계 효과 트랜지스터 제조 방법은, 나노시트 스택의 제1 부분 및 제2 부분은 나노시트의 공통 수직 스택에 나란하게 형성되고, 기판 상에 형성된 수평적인 레이아웃 영역은 열이온 전계 효과 트랜지스터 및 터널 전계 효과 트랜지스터에서 동일하다.
(25) (1 내지 16)에서, 회로는 결합된 터널 전계 효과 트랜지스터/열이온 전계 효과 트랜지스터 장치를 포함하고, 공급 전압 주파수 동작 포인트는 터널 전계 효과 트랜지스터의 사용에 의해 최대로 선택된다.
(26) (1 내지 16)에서, 전계 효과 트랜지스터는, 터널 전계 효과 트랜지스터의 두께는 드레인 측면의 밴드 간 터널링을 억제하고, 열이온 동작에 대한 공급 전압 레벨에서 사용될 수 있도록 충분히 얇게 선택된다. 터널 전계 효과 트랜지스터의 두께는 양자화 영향으로 인해 충분히 증가된 밴드갭을 갖도록 선택된다.
(27) 전계 효과 트랜지스터는, 소오스 및 드레인과 게이트를 각각 갖는 2개의 전계 효과 트랜지스터를 포함하고, 2개의 전계 효과 트랜지스터는 공통의 수직 스택에 나란하게 형성되고, 각각의 전계 효과 트랜지스터의 소오스는 수직 도전성층에서 서로 연결되고, 각각의 전계 효과 트랜지스터의 드레인은 수직 도전성층에서 서로 연결되고, 2개의 전계 효과 트랜지스터 각각의 게이트는 공통 게이트이다.
(28) (27)에서, 전계 효과 트랜지스터는, (1 내지 26)을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
단면도 및/또는 사시도에서 설명된 실시예들은 이상적인 실시예들(및 중간 수준의 구조)을 개략적으로 설명한다. 이와 같이, 설명의 형태로부터의 변형의 결과로서, 예를 들어, 제조 기술 및/또는 오차가 있을 수 있다. 따라서, 몇몇 실시예들은 영역의 특정 형상에 제한되어 해석되지 않지만, 예를 들어, 제조시에 앞에서 설명된 것과 다르게 형태가 벗어나는 것을 포함한다. 예를 들어, 임플란트(implant)된 영역은 일반적으로 직사각형으로 설명되고, 원형 또는 곡선의 형상 및/또는 임플란트 영역으로부터 비임플란트 영역까지의 이진법의 변형보다는 가장자리에서 임플란트 농도의 경사를 가진다. 유사하게, 임플랜테이션(implantation)에 의해 형성된 매립된 영역은, 임플랜테이션 장소를 통해 매립된 영역과 표면 사이의 영역에 몇몇 임플랜테이션을 야기할 수 있다. 따라서, 도면에서 설명되는 영역은 개략적으로 도시되고, 본 발명의 기술적 사상에 따른 실시예들의 형상에 제한되지 않는다.
본 발명의 실체에 의해 이해된 바와 같이, 본 명세서에 기재된 다양한 실시예에 따른 장치는 집적 회로와 같은 마이크로전자 장치로 구현될 수 있고, 본 명세서에 기재된 다양한 실시예에 따른 복수의 장치는 동일한 마이크로전자 장치에 집적된다. 따라서, 본 명세서에 도시된 단면도는 마이크로전자 장치에 있어서 수직일 필요 없는 2개의 다른 방향으로 복제될 수 있다. 따라서, 본 명세서에 기재된 다양한 실시예에 따른 장치를 구현한 마이크로전자 장치의 평면도는 마이크로전자 장치의 기능에 기초한 어레이 및/또는 2차원 패턴에서 복수의 장치를 포함할 수 있다.
본 명세서에 기재된 다양한 실시예에 따른 장치는 마이크로전자 장치의 기능에 따라 다른 장치들에 배치될 수 있다. 또한, 본 명세서에 기재된 다양한 실시예에 따른 마이크로전자 장치는 서로 다른 2개의 방향에 수직일 수 있는 제3 방향으로 복제되어, 3차원 집적 회로를 제공할 수 있다.
따라서, 단면도는, 평면도에서 2개의 방향으로 및/또는 사시도에서 3개의 방향으로 연장되도록 다양한 실시예에 따라 복수의 장치를 설명한다. 예를 들어, 단일 활성 영역은 장치/구조 단면도에서 설명되고, 장치/구조는 복수의 활성 영역 및 트랜지스터 구조를 포함할 수 있고, 장치/구조의 평면도에 의해 설명될 것이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
하이브리드 터널 전계 효과 트랜지스터-열이온 전계 효과 트랜지스터 나노시트 구조를 제공하기 위한 방법 및 시스템이 설명되었다. 방법 및 시스템은 본 발명의 예시적인 실시예들에서 설명되었고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 설명된 실시예들에 대한 변형을 쉽게 할 수 있을 것이고, 변형들은 방법 및 시스템의 사상과 범위에서 될 것이다. 따라서, 청구항에서 정의되고 앞에서 설명된 본 발명의 기술적 사상에 따른 사상 및 범위로부터 벗어남 없이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 다양하게 수정할 수 있을 것이다.
101, 102: 채널층 115: 게이트층
109e1, 109e2: 소오스 109d: 드레인
110: 게이트 유전체층 103: 나노시트 스택
190: 스페이서 107: 기판

Claims (24)

  1. 제1 방향으로 적층된, 터널 전계 효과 트랜지스터의 채널 영역을 정의하는 제1 채널층과, 열이온 전계 효과 트랜지스터의 채널 영역을 정의하는 제2 채널층을 포함하는 나노시트 스택; 및
    상기 나노시트 스택의 양측에, 상기 제1 채널층과 상기 제2 채널층이 사이에서 연장하는 소오스 및 드레인 영역을 포함하되,
    상기 제1 채널층에 직접 인접한 상기 소오스 영역의 제1 부분과 상기 제2 채널층에 직접 인접한 상기 소오스 영역의 제2 부분은 서로 반대되는 반도체 도전형을 가지며,
    상기 제1 및 제2 채널층으로부터 멀리 떨어져 있는 상기 소오스 영역의 제3 부분은, 상기 서로 반대되는 반도체 도전형 사이의 인터페이스에서, 상기 소오스 영역 내의 p-n 접합을 포함하고,
    상기 p-n 접합은, 상기 나노시트 스택 내의 상기 제1 및 제2 채널층으로부터 멀어지되, 상기 제1 방향과 다른 제2 방향으로 연장되는전계 효과 트랜지스터.
  2. 제 1항에 있어서,
    상기 나노시트 스택은, 상기 제1 및 제2 채널층의 대향하는 표면들에 배치된 각각의 게이트층과 상기 게이트층과 상기 제1 및 제2 채널층 사이에 배치된 각각의 게이트 유전체층을 더 포함하고,
    상기 p-n 접합은, 상기 각각의 게이트층 사이에서 연장되지 않는 전계 효과 트랜지스터.
  3. 제 2항에 있어서,
    상기 터널 전계 효과 트랜지스터의 임계 전압은, 상기 열이온 전계 효과 트랜지스터의 임계 전압보다 작고,
    상기 열이온 전계 효과 트랜지스터의 상기 임계 전압을 상기 제1 및 제2 채널층의 상기 대향하는 표면 상의 상기 각각의 게이트층에 인가하는 것에 응답하여, 상기 열이온 전계 효과 트랜지스터의 상기 채널 영역에서의 도전성은 상기 터널 전계 효과 트랜지스터의 상기 채널 영역에서의 도전성보다 커지는 전계 효과 트랜지스터.
  4. 제 3항에 있어서,
    상기 제1 및 제2 채널층은, 모두 n-채널층 또는 p-채널층이고;
    상기 제1 및 제2 채널층은, 상기 제1 방향과 수직인 상기 제2 방향으로 연장되고;
    상기 제1 및 제2 채널층은, 불순물 농도 및 두께 중 적어도 하나는 서로 다른 전계 효과 트랜지스터.
  5. 삭제
  6. 삭제
  7. 제 3항에 있어서,
    상기 나노시트 스택은, 복수의 상기 제1 및 제2 채널층을 포함하고,
    상기 복수의 제1 채널층 중 상기 제1 채널층 사이의 간격들 각각은, 상기 복수의 제2 채널층 중 상기 제2 채널층 사이의 간격들 각각과 다른 전계 효과 트랜지스터.
  8. 제 1항에 있어서,
    상기 제1 및 제2 부분은, 상기 소오스 및 드레인 영역에 인접하고 게이트층 사이에서 연장하는 상기 제1 및 제2 채널층 양단부에 각각의 도핑된(doped) 확장 영역을 포함하는 전계 효과 트랜지스터.
  9. 제 8항에 있어서,
    상기 소오스 및 드레인 영역으로부터 상기 게이트층의 단부를 분리하는 각각의 유전체 서스펜션 영역을 더 포함하고,
    상기 도핑된 확장 영역은, 상기 게이트층과 인접한 상기 유전체 서스펜션 영역 사이에서, 상기 소오스 및 드레인 영역으로부터 상기 제1 및 제2 채널층까지 수평으로 연장되는 전계 효과 트랜지스터.
  10. 제 2항에 있어서,
    상기 소오스 및 드레인 영역 상의 각각의 접촉부를 더 포함하되,
    상기 소오스 영역 상의 상기 각각의 접촉부 중 하나는, 상기 서로 반대의 반도체 도전형을 갖는 상기 소오스 영역의 상기 제1 및 제2 부분을 전기적으로 연결하여 상기 p-n 접합에 누전(electrical short)을 제공하는 전계 효과 트랜지스터.
  11. 제 1항에 있어서,
    상기 제1 및 제2 채널층은 서로 다른 반도체 물질 또는 서로 다른 조성을 가지는 동일 반도체 물질을 포함하는 전계 효과 트랜지스터.
  12. 제 11항에 있어서,
    상기 제1 및 제2 채널층의 적어도 하나는 III-V족 반도체 물질 또는 IV족 반도체 물질을 포함하는 전계 효과 트랜지스터.
  13. 제 12항에 있어서,
    상기 III-V족 반도체 물질은, InGaAs, InAs, InSb 및 InGaSb 중 적어도 하나를 선택하여 포함하고,
    상기 IV족 반도체 물질은, Si, Ge 및 SiGe를 포함하는 전계 효과 트랜지스터.
  14. 제 2항에 있어서,
    상기 제1 및 제2 채널층과 상기 소오스 및 드레인 영역은 에피택셜층을 포함하는 전계 효과 트랜지스터.
  15. 제 14항에 있어서,
    상기 나노시트 스택은, 결정형 반도체인 제1 및 제2 채널층을 포함하는 적층 헤테로 에피택셜(heteroepitaxial), 결정형 반도체 게이트층 및 결정형 반도체 또는 절연 게이트 유전체층을 포함하고,
    상기 제1 및 제2 채널층과 상기 게이트 유전체층 사이의 각각의 경계면(interface)에는 비결정형 물질을 미포함하는 전계 효과 트랜지스터.
  16. 제1 방향으로 적층된, 터널 전계 효과 트랜지스터의 채널 영역을 정의하는 제1 채널층과 열이온 전계 효과 트랜지스터의 채널 영역을 정의하는 제2 채널층을 포함하는 나노시트 스택을 형성하고,
    상기 나노시트 스택의 양측에, 상기 제1 채널층과 상기 제2 채널층 사이에서 연장하는 소오스 및 드레인 영역을 형성하는 것을 포함하되,
    상기 제1 채널층에 직접 인접한 상기 소오스 영역의 제1 부분과 상기 제2 채널층에 직접 인접한 상기 소오스 영역의 제2 부분은 서로 반대되는 반도체 도전형을 가지며,
    상기 제1 및 제2 채널층으로부터 멀리 떨어져 있는 상기 소오스 영역의 제3 부분은, 상기 서로 반대되는 반도체 도전형 사이의 인터페이스에서, 상기 소오스 영역 내에 p-n 접합을 포함하고,
    상기 p-n 접합은, 상기 나노시트 스택 내의 상기 제1 및 제2 채널층으로부터 멀어지되, 상기 제1 방향과 다른 제2 방향으로 연장되는 전계 효과 트랜지스터 제조 방법.
  17. 제 16항에 있어서,
    상기 터널 전계 효과 트랜지스터의 임계 전압은, 상기 열이온 전계 효과 트랜지스터의 인계 전압보다 작고,
    상기 나노시트 스택을 형성하는 것은,
    상기 제1 및 제2 채널층의 대향하는 표면들에 각각의 게이트 유전체층을 형성하고,
    상기 게이트 유전체층 상에 게이트층을 형성하는 것을 더 포함하되,
    상기 p-n 접합은, 상기 게이트층 사이에서 연장되지 않는 전계 효과 트랜지스터 제조 방법.
  18. 제 17항에 있어서,
    상기 나노시트 스택을 형성하는 것은,
    불순물 농도 및 두께 중 적어도 어느 하나는 서로 다르도록, 상기 제1 및 제2 채널층을 형성하는 것을 더 포함하되,
    상기 제1 및 제2 채널층은, 모두 n-채널층 또는 p-채널층이고,
    상기 제1 및 제2 채널층은, 상기 제1 방향과 수직인 상기 제2 방향으로 연장되는 전계 효과 트랜지스터 제조 방법.
  19. 삭제
  20. 제 16항에 있어서,
    상기 제1 및 제2 채널층과 상기 소오스 및 드레인 영역은 에피택셜층을 포함하는 전계 효과 트랜지스터 제조 방법.
  21. 제1 동작 모드에서, 제1 및 제2 채널층 사이에서 연장하는 게이트 전극에 제1 공급 전압을 인가하고,
    제2 동작 모드에서 상기 게이트 전극에 제2 공급 전압을 인가하는 것을 포함하되,
    상기 제1 및 제2 채널층은, 제1 방향으로 적층되어 드레인 영역과 소오스 영역 사이에서 연장되고,
    상기 소오스 영역은, 상기 제1 채널층에 직접 인접하는 제1 부분, 상기 제1 부분과 서로 반대되는 반도체 도전형을 갖고, 상기 제2 채널층에 직접 인접하는 제2 부분 및 상기 제1 및 제2 채널층으로부터 멀리 떨어져 있고, 상기 서로 반대되는 반도체 도전형 사이의 인터페이스에서, 상기 소오스 영역 내의 p-n 접합을 포함하는 제3 부분을 포함하고,
    상기 p-n 접합은 상기 제1 및 제2 채널층으로부터 멀어지되, 상기 제1 방향과 다른 제2 방향으로 연장되고,
    상기 제1 공급 전압은, 상기 제1 채널층에는 도전성을 부여하고, 상기 제2 채널층에는 도전성을 미부여하고,
    상기 제2 공급 전압은, 상기 제1 채널층의 도전성보다 큰 도전성을 상기 제2 채널층에 부여하는 전계 효과 트랜지스터 동작 방법.
  22. 제 21항에 있어서,
    상기 제1 및 제2 채널층은, 상기 제1 방향과 수직인 상기 제2 방향으로 연장되고,
    상기 제1 및 제2 채널층은 모두 n-채널층 또는 p-채널층이고,
    상기 제1 채널층은, 터널 전계 효과 트랜지스터의 채널 영역을 정의하고,
    상기 제2 채널층은, 상기 터널 전계 효과 트랜지스터의 임계 전압보다 큰 임계 전압을 갖는 열이온 전계 효과 트랜지스터의 채널 영역을 정의하는 전계 효과 트랜지스터 동작 방법.
  23. 제 22항에 있어서,
    상기 임계 전압들 각각은 상기 제1 및 제2 동작 모드 각각에서, 상기 터널 전계 효과 트랜지스터 및 상기 열이온 전계 효과 트랜지스터에 대하여 동일한 오프 스테이트 누설(off-state leakage)을 제공하는 전계 효과 트랜지스터 동작 방법.
  24. 삭제
KR1020150103027A 2014-07-21 2015-07-21 열이온으로 오버드라이브된 터널 전계 효과 트랜지스터 및 그 제조 방법 KR102286671B1 (ko)

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US201462027195P 2014-07-21 2014-07-21
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