CN105679827B - 包括堆叠的纳米片场效应晶体管的装置 - Google Patents

包括堆叠的纳米片场效应晶体管的装置 Download PDF

Info

Publication number
CN105679827B
CN105679827B CN201510891229.3A CN201510891229A CN105679827B CN 105679827 B CN105679827 B CN 105679827B CN 201510891229 A CN201510891229 A CN 201510891229A CN 105679827 B CN105679827 B CN 105679827B
Authority
CN
China
Prior art keywords
stacked
nanoplates
well
conductive material
nanosheet
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510891229.3A
Other languages
English (en)
Other versions
CN105679827A (zh
Inventor
J 奥布拉多维奇 博尔纳
赖安哈彻
C 鲍恩 罗伯特
S 罗德尔 马克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN105679827A publication Critical patent/CN105679827A/zh
Application granted granted Critical
Publication of CN105679827B publication Critical patent/CN105679827B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78681—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising AIIIBV or AIIBVI or AIVBVI semiconductor materials, or Se or Te
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82B—NANOSTRUCTURES FORMED BY MANIPULATION OF INDIVIDUAL ATOMS, MOLECULES, OR LIMITED COLLECTIONS OF ATOMS OR MOLECULES AS DISCRETE UNITS; MANUFACTURE OR TREATMENT THEREOF
    • B82B3/00—Manufacture or treatment of nanostructures by manipulation of individual atoms or molecules, or limited collections of atoms or molecules as discrete units
    • B82B3/0009—Forming specific nanostructures
    • B82B3/0014—Array or network of similar nanostructural elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供了一种包括纳米片场效应晶体管(FET)的装置，纳米片场效应晶体管可以包括基底、在基底的表面处用杂质掺杂的阱、包括多个堆叠的纳米片的沟道、栅极、导电材料和隔离层。所述多个堆叠的纳米片中的纳米片可以包括可以掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料。导电材料可以与多个纳米片相邻并且可以使多个纳米片中的纳米片电连接到阱。隔离层可以使阱与功函数金属电绝缘。

Description

包括堆叠的纳米片场效应晶体管的装置
本申请要求于2014年12月5日提交到美国专利商标局的命名为“A STRUCTURE FORSUPPRESSION OF THE PARASITIC BIPOLAR EFFECT IN STACKED NANOSHEET FETS”(抑制堆叠的纳米片场效应晶体管中的寄生双极效应的结构)的第62/088,519号美国临时申请的优先权，通过引用将该美国临时专利申请的公开内容全部包含于此。
技术领域
发明构思的一些实施例总体上涉及集成电路，更具体地说，涉及具有堆叠的纳米片场效应晶体管(FET)的集成电路和形成该集成电路的方法。
背景技术
由于集成电路的尺寸减小，所以人们希望增大FET装置在基底上的的布置密度。已经研究出包括多个竖直鳍的竖直鳍式场效应晶体管(finFET)装置，其中，竖直鳍用作在覆盖基底的小布局区域中使较大有效导电宽度成为可能的导电沟道区。然而，当电路按比例缩小到较小的尺寸，并且因此缩小到较小的面积时，相邻的竖直鳍之间的侧向间距可能变得太小而不能使竖直finFET装置正常操作。已经研究了堆叠的纳米片FET以在覆盖基底的小布局区域上进一步使较大有效导电宽度成为可能。堆叠的纳米片FET可以包括在基底上以三维阵列布置的多个纳米片，并且栅极堆叠件形成在纳米片中的一个纳米片的沟道区上。栅极堆叠件可以围绕纳米片的沟道区的四个侧面(环栅，gate-all-around)。
发明内容
根据发明构思的一些实施例，提供了一种装置。装置可以包括纳米片场效应晶体管(FET)，纳米片FET可以包括基底。基底可以包括在基底的表面处的阱。阱可以用杂质掺杂。纳米片FET可以包括沟道、栅极、导电材料和隔离层。沟道可以包括位于阱上的多个堆叠的纳米片，多个堆叠的纳米片中的纳米片可以包括可以掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料。多个堆叠的纳米片中的纳米片可以沿垂直于基底的表面的方向彼此分隔开。栅极可以包括在多个纳米片上、在多个纳米片中的相邻纳米片之间以及在多个纳米片与阱之间的功函数金属。导电材料可以与多个纳米片相邻并且可以使多个纳米片中的纳米片电连接到阱。隔离层可以在阱上，并且可以使阱与功函数金属电绝缘。
导电材料可以包括可以掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料。
导电材料可以包括与多个纳米片相同的半导体材料。
导电材料的杂质浓度可以大于多个纳米片中的纳米片的杂质浓度。阱的杂质浓度可以大于多个纳米片中的纳米片的杂质浓度。
阱的杂质、纳米片的杂质和导电材料的杂质可以是p型杂质。多个纳米片中的纳米片可以包括可以具有第一摩尔分数的锗的IV族半导体材料。导电材料可以包括可以具有可以比第一摩尔分数大的第二摩尔分数的锗的IV族半导体材料。
阱的杂质、纳米片的杂质和导电材料的杂质可以是n型杂质。多个纳米片中的纳米片可以包括可以具有第一摩尔分数的铟的III-V族半导体材料。导电材料可以包括可以具有可以比第一摩尔分数小的第二摩尔分数的铟的III-V族半导体材料。
隔离层可以包括宽带隙半导体材料。
纳米片FET可以包括小于大约1nA/μm的泄漏电流。
多个纳米片中的纳米片可以包括沿垂直于基底的表面的方向的厚度和沿平行于基底的表面的方向的宽度。宽度可以是厚度的至少两倍。
纳米片FET还可以包括多个内部间隔件。多个内部间隔件可以在多个纳米片中的各个纳米片上，并且可以使导电材料与功函数金属电绝缘。
根据发明构思的其他实施例，提供了一种装置。该装置可以包括纳米片场效应晶体管(FET)。纳米片FET可以包括基底、第一沟道堆叠件、第二沟道堆叠件、栅极、多个内部间隔件、导电材料和绝缘层。基底可以包括在基底的表面处的阱。阱可以用杂质掺杂。第一沟道堆叠件可以包括位于阱上的第一多个纳米片，第一多个堆叠的纳米片中的纳米片可以包括可以掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料。第一多个堆叠的纳米片中的纳米片可以在垂直于基底的表面的第一方向上彼此分隔开。
第二沟道堆叠件可以包括位于阱上的第二多个纳米片。第二多个堆叠的纳米片中的纳米片可以包括可以掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料。第二多个堆叠的纳米片中的纳米片可以在垂直于基底的表面的第一方向上彼此分隔开并且在平行于基底的表面的第二方向上与第一多个纳米片中的纳米片彼此分隔开。
栅极可以包括在第一多个纳米片上、在第一多个纳米片中的相邻纳米片之间、在第一多个纳米片与阱之间、在第二多个纳米片上、在第二多个纳米片中的相邻纳米片之间、以及在第二多个纳米片与阱之间的功函数金属。多个内部间隔件可以在第一多个纳米片中的各个纳米片和第二多个纳米片中的各个纳米片上，并且可以使导电材料与功函数金属电绝缘。导电材料可以在第一多个纳米片和第二多个纳米片之间并且可以使第一多个纳米片中的纳米片和第二多个纳米片中的纳米片电连接到阱。隔离层可以在阱上并且可以使阱与功函数金属电绝缘。
导电材料可以包括可以掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料。
导电材料可以包括与多个纳米片相同的半导体材料。
导电材料的杂质浓度可以大于多个纳米片中的纳米片的杂质浓度。阱的杂质浓度可以大于多个纳米片中的纳米片的杂质浓度。
阱的杂质、纳米片的杂质和导电材料的杂质可以是p型杂质。多个纳米片中的纳米片可以包括可以具有第一摩尔分数的锗的IV族半导体材料。导电材料可以包括可以具有可以比第一摩尔分数大的第二摩尔分数的锗的IV族半导体材料。
阱的杂质、纳米片的杂质和导电材料的杂质可以是n型杂质。多个纳米片中的纳米片可以包括可以具有第一摩尔分数的铟的III-V族半导体材料。导电材料可以包括可以具有可以比第一摩尔分数小的第二摩尔分数的铟的III-V族半导体材料。
隔离层可以包括宽带隙半导体材料。
装置可以包括小于大约1nA/μm的泄漏电流。
第一多个纳米片中的纳米片和第二多个纳米片中的纳米片可以包括沿垂直于基底的表面的方向的厚度和沿平行于基底的表面的方向的宽度。宽度可以是厚度的至少两倍。
纳米片FET还可以包括在第一多个纳米片的各个纳米片和第二多个纳米片的各个纳米片上的多个内部间隔件。多个内部间隔件可以使导电材料与功函数金属电绝缘。
装置可以包括第二纳米片FET，第二纳米片FET可以包括第三沟道堆叠件。第三沟道堆叠件可以包括位于阱上的第三多个纳米片，第三多个纳米片中的纳米片可以不直接电连接到阱。第三多个纳米片中的纳米片可以包括沿垂直于基底的表面的第一方向的厚度，所述厚度可以大于沿与第一和第二多个纳米片中的纳米片的基底的表面垂直的第一方向的厚度。
根据发明构思的其他实施例，可以提供形成包括纳米片FET的装置的方法。该方法可以包括形成可以在基底的表面处用杂质掺杂的阱。方法可以包括在阱上沉积纳米片堆叠件。纳米片堆叠件可以包括隔离层、牺牲栅极材料的多个层，并且可以被沟道材料的各个纳米片层穿插，其中，隔离层可以与基底的表面相邻。沟道材料可以包括可以掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料。
方法可以包括对纳米片堆叠件进行掩模和蚀刻以限定第一和第二独立纳米片堆叠件。方法可以包括过蚀刻基底的未被第一和第二独立纳米片堆叠件覆盖的表面的部分。方法可以包括在基底的表面的过蚀刻部分中沉积绝缘材料。方法可以包括去除第一和第二独立纳米片堆叠件的牺牲栅极材料的多个层的边缘的部分。方法可以包括在第一和第二独立纳米片堆叠件的牺牲栅极材料的多个层的边缘的被去除部分中形成内部间隔件。方法可以包括在第一和第二纳米片堆叠件之间形成包括抗蚀材料或其他材料的掩模层。方法可以包括去除第一和第二独立纳米片堆叠件的牺牲栅极材料的多个层。方法可以包括在第一和第二纳米片堆叠件上并且在通过去除第一和第二独立纳米片堆叠件的牺牲栅极材料的多个层而形成的空间中沉积功函数金属。方法可以包括去除掩模层和基底表面的在掩模层下方的过蚀刻部分中的绝缘材料。
方法可以包括在通过去除掩模层和绝缘材料而形成的空间中沉积导电材料。导电材料可以使第一和第二纳米片堆叠件的沟道材料的纳米片层中的纳米片层电连接到阱。导电材料可以包括可以掺杂有与阱的杂质的导电类型相同的导电类型的杂质的导电材料。方法可以包括在导电材料的顶表面上形成绝缘件。方法可以包括在第一和第二纳米片堆叠上沉积块体金属栅极材料。块体金属栅极材料可以电连接到功函数金属。
根据发明构思的其他实施例，可以提供形成包括纳米片FET的装置的方法。该方法可以包括形成可以在基底的表面处用杂质掺杂的阱。方法可以包括在阱上沉积纳米片堆叠件。纳米片堆叠件可以包括隔离层、牺牲栅极材料的多个层，并且可以被沟道材料的各个纳米片层穿插，所述隔离层可以与基底的表面相邻。沟道材料可以包括可以掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料。
方法可以包括在纳米片堆叠件上形成环绕间隔件。方法可以包括去除牺牲栅极材料的多个层。方法可以包括在堆叠件上并且在通过去除牺牲栅极材料的多个层而形成的空间中沉积功函数金属。方法可以包括对穿过纳米片堆叠延伸且延伸到基底的表面的部分中的接触孔进行掩模和蚀刻。方法可以包括对功函数金属的被接触孔暴露的部分进行蚀刻。方法可以包括在功函数金属的被蚀刻部分中形成内部间隔件。
方法可以包括在接触孔中沉积导电材料。导电材料可以使沟道材料的纳米片层中的纳米片层电连接到阱。导电材料可以包括可以掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料。方法可以包括在纳米堆叠件上沉积块体金属栅极材料。块体金属栅极材料可以电连接到功函数金属。
显然的是，虽然没有具体的有关描述，但是关于一个实施例描述的发明构思的方面可以包含在不同实施例中。即，所有实施例和/或任意实施例的特征可以以任意方式和/或组合来组合。在下面阐述的说明书中详细地解释了本发明构思的这些和其他对象和/或方面。
附图说明
包括附图以提供对本发明构思的进一步理解，并且将附图并入本说明书中且构成本说明书的一部分。附图示出了本发明构思的一些实施例，并且与描述一起用来解释本发明构思的原理。
图1A是示意性地示出传统的纳米片FET的透视图。
图1B是沿图1A的线B-B＇截取的剖视图。
图2是示出电子能级与位置之间的关系并且示出在传统的纳米片FET中产生的少数载流子的图。
图3是示出在传统纳的米片FET内空穴浓度对电子能级的影响的图。
图4是示意性地示出根据发明构思的一些实施例的纳米片FET的剖视图。
图5A至图5G是示意性地示出制造图4的纳米片FET的方法的步骤的剖视图。
图6是示出制造图4的纳米片FET的方法的流程图。
图7是示意性地示出根据发明构思的一些实施例的纳米片FET的剖视图。
图8A至图8H是示意性地示出制造图7的纳米片FET的方法的步骤的剖视图。
图9是示出制造根据发明构思的一些实施例的纳米片FET的方法的流程图。
具体实施方式
参照附图详细地描述实施例。然而，发明构思可以以许多不同形式来实施，并且不应被解释为仅限于这里阐述的示出的实施例。相反，作为示例来提供这些实施例使得本公开将是彻底的和完整的，并且这些实施例将向本领域的技术人员充分地传达发明构思的范围。除非另外指出，否则在整个附图和书面描述中同样的附图标记指示同样的元件，因此可以不再重复描述。
这里使用的术语仅出于描述特定实施例的目的，并且不意图限制发明构思。如这里所使用的，除非上下文另外清楚地指出，否则单数形式“一个(种)(者)”和“所述(该)”也意图包括复数形式。如在这里使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和所有组合。
还将理解的是，当诸如层、区域或基底的元件被称作在另一元件“上”、时，该元件可以直接在所述另一元件上，或者可以存在中间元件。还将理解的是，当诸如层、区域或表面的元件被称为“与”另一元件“相邻”时，该元件可以直接与所述另一元件相邻，或者可以存在中间元件。相反，术语“直接”表示不存在中间元件。还将理解的是，当这里使用术语“包括”、“包含”和/或其变型时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或更多个其他的特征、整体、步骤、操作、元件、组件和/或它们的组。
还将理解的是，尽管在这里可使用术语第一、第二、第三等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用来将一个元件与另一个元件区分开。因此，在不脱离本发明构思的教导的情况下，一些实施例中的第一元件可以在其他实施例中被命名为第二元件。这里解释并示出的本发明构思的多个方面的示例实施例包括所述示例实施例的互补等同物。在整个说明书中，相同的附图标记或相同的附图指示符指示相同的元件。
而且，在此参照作为理想化的示例图的剖视图和/或平面图来描述示例实施例。因此，预计将出现例如由制造技术和/或公差引起的图中形状的变化。因此，示例实施例不应该被理解为受限于在此示出的区域的形状，而是将包括例如由制造导致的形状上的偏差。例如，被示出为矩形的蚀刻区将通常具有圆形或弯曲的特征。因此，附图中示出的区域实质上是示意性的，它们的形状不意图示出装置的区域的实际形状，而且它们的形状不意图限制示例实施例的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确地这样定义，否则术语(例如，在通用的字典中定义的那些术语)应该被解释为具有与相关领域和/或本说明书的上下文中它们的意思一致的意思，并且将不以理想化或过于形式化的含义来解释。
如被本发明实体所认可的，根据这里描述的各种实施例的装置可以在诸如集成电路的微电子装置中实现，其中，根据这里描述的各种实施例的多个装置被集成在相同的微电子装置中。因此，在微电子装置中，可以沿两个不同的方向(不需要是正交的方向)来重复这里示出的(多个)剖视图。因此，微电子装置的平面图可以包括阵列中和/或基于微电子装置的功能的呈二维图案的多个装置，其中，微电子装置根据这里描述的各种实施例的装置具体化。
根据这里描述的各种实施例的装置可以根据微电子装置的功能散布在其他装置之中。而且，可以沿可以与所述两个不同方向正交的第三方向来重复根据这里描述的各种实施例的微电子装置，以提供三维集成电路。
如这里使用的，术语集成电路可以指半导体装置和/或电路，所述电路包括一个或更多个电子线路和/或电子线路的组件。
现在参照图1A和图1B，其中，图1A是示意性示出传统的纳米片FET的透视图，图1B是沿图1A的线B-B＇截取的剖视图。堆叠的纳米片FET 100可以形成在基底110上。基底110可以是绝缘基底110。例如，基底110可以是诸如绝缘体上硅(SOI)结构的绝缘体上半导体(xOI)。堆叠的纳米片FET100可以包括竖直堆叠的沟道图案。沟道图案中的沟道图案可以包括布置在与基底110的表面平行的水平面内的一个或更多个纳米片120。虽然示出了均包括一个纳米片的两个沟道图案，但是堆叠的纳米片FET可以在沟道图案的水平面中具有不同数量的堆叠的沟道图案和/或不同数量纳米片。堆叠的沟道图案可以执行堆叠的纳米片FET100的沟道的功能。换而言之，纳米片120可以执行堆叠的纳米片FET 100的沟道的功能。纳米片120中的纳米片可以包括薄层的导电沟道材料。例如，纳米片120中的纳米片可以包括Si、SiGe、Ge和/或诸如InGaAs的III-V族半导体材料。
尽管图1B中示出了两个竖直堆叠的沟道图案，但是可以提供更多个竖直堆叠的沟道图案。例如，竖直堆叠的沟道图案可以包括三个或更多个竖直堆叠的沟道图案。
堆叠的纳米片FET 100可以包括围绕竖直堆叠的沟道图案的栅极堆叠件。栅极堆叠件可以执行堆叠的纳米片FET 100的栅极的功能。栅极堆叠件可以包括围绕纳米片120的纳米片的一部分的栅极介电材料。例如，栅极介电材料可以围绕竖直堆叠的沟道图案的纳米片120的纳米片的顶表面、底表面和/或侧壁表面。栅极介电材料可以使纳米片120与栅极堆叠件的导电部分电绝缘。
栅极堆叠件可以包括围绕竖直堆叠的沟道图案的一部分的低电阻栅极金属层。低电阻栅极金属层可以在竖直堆叠的沟道图案的相邻的沟道图案之间在栅极介电材料上延伸。低电阻栅极金属层可以围绕竖直堆叠的沟道图案的一部分的顶表面和底表面。低电阻栅极金属层160还可以围绕纳米片120的多个纳米片中的外围的纳米片的外边缘。栅极介电材料可以使纳米片120与低电阻栅极金属层160电绝缘。栅极堆叠件可以包括可以在低电阻栅极金属层160与栅极介电材料之间和/或替代示出的低电阻栅极金属层的一部分的功函数调谐金属层(work function tuning metal layer)。栅极介电材料可以使纳米片120与低电阻栅极金属层160和/或功函数调谐金属层电绝缘。
堆叠的纳米片FET 100可以包括位于竖直堆叠的沟道图案的相对的端上的源极区105s和漏极区105d。源极区105s和漏极区105d可以连接到竖直堆叠的沟道图案的沟道图案的各个端。换而言之，源极区105s和漏极区105d可以连接到纳米片120的纳米片的各个端。源极区105s可以执行堆叠的纳米片FET 100的源极的功能。漏极区105d可以执行堆叠的纳米片FET 100的漏极的功能。
可以通过提供沟道图案的更多个竖直堆叠层来增加堆叠的纳米片FET100的有效宽度。因此，堆叠的纳米片FET 100相对于块体finFET是有优势的。然而，当与块体finFET相比时，堆叠的纳米片FET 100可以具有显著的缺点。堆叠的纳米片FET 100可以更明显地受寄生双极效应(PBE)影响。PBE可以不同程度地出现在所有装置中。然而，PBE可以在诸如绝缘体上半导体(xOI)装置和纳米片装置的全绝缘结构中最明显。PBE可能由沟道中少数载流子的积累导致。所述载流子可能因包括诸如靠近漏极的耗尽区中对发生和带带隧穿(BTBT，Band-To-Band Tunneling)的各种机制而出现。
图2是示出电子能级与位置之间的关系并且示出传统的纳米片FET中产生的少数载流子的图。参照图2，当晶体管处于截止状态时，电子可以隧穿从栅极的价带到漏极的导带的带隙以产生BTBT泄漏电流。电子的价电子隧穿可以产生少数载流子的积累，少数载流子通常可以在沟道区中积累。产生的少数载流子会面对到源极的静电壁垒和到漏极的静电壁垒。在块体finFET装置中，可以存在到基底的导电通路。块体finFET装置中到基底的导电通路可以清除产生的少数载流子，少数载流子可以不在块体finFET装置的沟道中积累。然而，在xOI和纳米片结构中，可以不存在这样的通路。沟道的绝缘可以俘获沟道区中产生的少数载流子。
图3是示出在传统的纳米片FET中空穴浓度对电子能级的影响的图。参照图3，少数载流子的积累可以造成沟道中电荷的逐渐积累，造成源极和沟道之间的势垒的降低。这种降低反过来可以增加来自源极的多数载流子注入，增大晶体管的截止状态的电流(而允许多余的少数载流子达到稳态浓度)。由于少数载流子的出现造成的源极/沟道势垒的降低和大多数载流子注入的增加与双极晶体管的操作在原理上相似并且还可以被称作“寄生双极效应”，相关的增益β被定义为源极处额外注入的多数载流子电流(majority current)与沟道中注入的少数载流子电流(minority current)的比例。
一些纳米片结构可能尤其地容易受到这种效应影响。尽管xOI装置可以具有可以在其上发生快速复合从而减小β的沟道/BOX界面，但是环栅(GAA)纳米片装置可能不具有这样的界面。GAA纳米片装置的整个纳米片沟道可以包裹在高质量的栅极电介质中。为得到合适的复合率而故意地增加上述界面的缺陷率可能造成迁移率降低、1/f噪声增大和整体性能损耗，极可能出现源-漏短路并且相关的成品率损失。
一些纳米片晶体管的β值可以很大。对于SiGe装置，可以预期大约1000的增益。直接带隙III-V装置可以具有稍微较低的增益，所述增益可以为大约10到100。对于III-V装置而言增益可能因高俄歇复合率而显著降低。结果可以是沟道中稳态少数载流子浓度(minority concentration)减小，因此增益降低。然而，对于常规VT(RVT)装置，100的增益可以是显著的。因为RVT装置会需要～0.1nA/um的最大泄漏电平，所以具有100的PBEβ的RVT装置可能需要将所有泄漏机制(即，BTBT和其他机制)的总和减少到1pA/um以下。这可能相当具有挑战性，并且可能需要在装置设计中权衡性能和/或泄漏，以及几乎无缺陷的工艺。因此，至少对于RVT装置来说，希望尽可能抑制PBE增益。
图4是示意性地示出根据发明构思的一些实施例的纳米片FET的剖视图。参照图4，堆叠的纳米片FET 400可以包括基底，基底包括在基底的表面处且掺杂有杂质的阱410。例如，阱410可以是p+阱。
纳米片FET 400可以包括沟道，其中，沟道包括位于阱410上的堆叠的纳米片420。沟道可以包括多个纳米片420。堆叠的纳米片420可以包括可以杂质有与阱410的杂质相同的导电类型的杂质的半导体材料。在一些实施例中，堆叠的纳米片可以是本征掺杂或轻掺杂。例如，纳米片420可以是p-沟道层。堆叠的纳米片420可以在垂直于基底的表面的方向上彼此分隔开。
纳米片FET 400可以包括围绕堆叠的纳米片420的一部分的栅极。栅极可以包括功函数金属460和块体金属490。在一些实施例中，功函数金属460可以在纳米片420上，在纳米片420中的相邻的纳米片之间和/或在纳米片420和阱410之间。然而，在其他实施例中，作为功函数金属460示出的部分可以用块体金属490来替代。块体金属490可以在功函数金属460上。
纳米片FET 400可以包括导电材料470，其中，导电材料470可以与纳米片420相邻并且可以将纳米片420电连接到阱410。导电材料470可以为少数载流子提供从堆叠的纳米片420到基底的导电通路。在一些实施例中，导电材料470和阱410均可以以比纳米片420的杂质浓度大的杂质浓度来掺杂。例如，在一些实施例中，导电材料470和阱410均可以被适度地掺杂，纳米片420可以是本征掺杂或轻掺杂。因此，纳米片420中的多数载流子可能面对静电势垒而少数载流子可以被牵引到基底中。这可以在保留纳米片420的近GAA静电控制的同时降低和/或实质上消除PBE增益。因此，堆叠的纳米片FET 400可以用于RVT应用并且可以具有与大约0.1nA/μm至大约1nA/μm近似的泄漏电流。
堆叠的纳米片FET 400的结构可以尤其地适合宽纳米片420，其中，纳米片420的宽度比纳米片420的厚度明显大。如果使用导电材料的插塞(plug)，具有较窄纳米片(例如，纳米线)的纳米片FET可以在静电性能中看到不可忽略的损失。因此，对于纳米线中的PBE抑制而言这种结构是非优化的。
纳米片FET 400可以是p型FET或n型FET。在p型纳米片FET 400中，导电材料470、阱410和/或纳米片420可以是n掺杂。在n型纳米片FET 400中，导电材料470、阱410和/或纳米片420可以是p掺杂。
纳米片FET 400可以包括位于基底的表面上的隔离层430，隔离层430可以使阱410与功函数金属460电绝缘。纳米片FET 400可以包括位于基底中的可以使阱410与功函数金属460电绝缘的绝缘材料440的一个或更多个区域。纳米片FET 400可以包括与导电材料470相邻的内部间隔件450，内部间隔件450可以使导电材料470与功函数金属460电绝缘。内部间隔件可以包括足以抑制栅极与堆叠的纳米片FET 400的基极之间的寄生电容的厚度。纳米片FET 400可以包括在导电材料470上的可以使导电材料470与块体材料490电绝缘的绝缘件480。
集成电路可以包括多个堆叠的纳米片FET 400。例如，集成材料可以包括n型堆叠的纳米片FET 400和p型堆叠的纳米片FET 400。在一些实施例中，不是所有的集成电路的堆叠的纳米片FET 400可以包括相同的材料。例如，在一些实施例中，n型堆叠的纳米片FET400可以包括与p型堆叠的纳米片FET 400不同的材料。
在一些实施例中，集成电路可以包括具有导电材料470的堆叠的纳米片FET 400并且包括不具有导电材料的堆叠的纳米片FET，其中，导电材料470使纳米片420连接到阱410。不包括导电材料的堆叠的纳米片FET可以是环栅(GAA)纳米片装置。GAA纳米片装置的纳米片可以比堆叠的纳米片FET400的纳米片420厚。
图5A至图5G是示意性地示出制造图4的纳米片FET的方法的步骤的剖视图。参照图5A，可以在基底的表面处的阱410上生长半导体堆叠件。半导体堆叠件可以包括阱410上的隔离层430以及在隔离层430上牺牲栅极材料425和沟道材料420的纳米片层的交替堆叠的层。阱410、隔离层430、牺牲栅极材料425的层和沟道材料420的纳米片层可以均包括晶体材料，其中，所述晶体材料可以彼此近似地晶格匹配并且可以具有彼此相对强的蚀刻选择性。
阱410可以在应变弛豫缓冲层上，和/或可以被切割并且从施主晶片传输到基底上。阱410可以用杂质来掺杂。例如，阱410可以是p+阱。阱可以形成大的区域并且可以具有形成在阱410上的多个晶体管。
沟道材料420的纳米片层可以包括IV族半导体材料和/或III-V族半导体材料。例如，沟道材料420的纳米片层可以包括SiGe、InGaAs、和/或InGaSb。如这里使用的，术语“纳米片”可以包括具有小于大约10nm的厚度的纳米结构。在一些实施例中，沟道材料420的纳米片层中的纳米片层的厚度可以在大约5nm到大约8nm的范围内，但是发明构思的方面不限于此。例如，一些实施例可以包括具有小于5nm或大于8nm的厚度的纳米片层。
牺牲栅极材料425的层可以使沟道材料420的纳米片层分离。在一些实施例中，牺牲栅极材料425的层中的层的厚度可以在大约6nm到大约20nm的范围中，但是本发明构思的方面不限于此。牺牲栅极材料425的层中的层的厚度可以取决于栅极功函数金属工艺。例如，一些实施例可以包括小于6nm或大于20nm的牺牲栅极材料425的层。
隔离层430可以包括宽带隙半导体。例如，宽带隙半导体的带隙可以明显大于一个电子伏特(eV)。在一些实施例中，宽带隙半导体的带隙可以是至少3eV。在一些实施例中，隔离层430的宽带隙半导体可以具有比基底的导带能大至少200meV的导带能，并且可以具有比基底的价带能小至少200meV的价带能。隔离层430的宽带隙半导体可以具有小的介电常数并且可以具有合适的可靠性性能。例如，对于纳米片FET 400的预期寿命，隔离层430的宽带隙半导体可以能够承受纳米片FET 400的最大操作电压。在一些实施例中，预期寿命可以按多年来测量，例如，可以是10年。隔离层430可以足够厚以抑制泄漏电流并减小整个堆叠的纳米片FET 400的基极与栅极之间的电容。例如，隔离层430的厚度可以是至少大约5nm，但是本发明构思的方面不限于此。在一些实施例中，隔离层430的最小厚度可以根据隔离层430的组成和/或某些几何因素而大于或小于5nm。在一些实施例中，沟道材料420的纳米片层可以包括IV族半导体材料，隔离层430可以包括ZnS和/或ZnSe。在一些实施例中，沟道材料420的纳米片层可以包括III-V族半导体材料，隔离层430可以包括CdS、CdSe和/或ZnTe。在一些实施例中，隔离层430的晶格常数可以与沟道材料420的纳米片层的晶格常数相似。
参照图5B，半导体堆叠件可以被图案化并且被蚀刻成独立的堆叠件，并且在独立的堆叠件之间具有间隙。围绕独立的堆叠件并且在独立的堆叠件之间的阱410的表面可以被过蚀刻。阱410的被过蚀刻的部分可以用绝缘材料来填充以产生绝缘材料440的区域。环绕间隔件可以形成在独立的堆叠件上。
参照图5C，在牺牲栅极材料425的层的边缘的旁边的部分可以被蚀刻并用绝缘材料来填充以形成内部间隔件450。因为牺牲栅极材料425的层的材料可以相对于半导体堆叠件的其他层具有高的蚀刻选择性，所以当牺牲栅极材料425的层被蚀刻以形成内部间隔件450时，其他层可以不被明显地蚀刻。
参照图5D，独立的堆叠件之间的空隙可以用掩模层455来填充，其中，掩模层455可以包括抗蚀材料和/或其他材料。掩模层455也可以在独立的堆叠件的顶表面的一部分上。
参照图5E，可以通过选择性蚀刻工艺来去除在牺牲栅极材料425的层的外边缘上的内部间隔件450(换言之，没有被掩模层455保护的内部间隔件450)。也可以通过选择性蚀刻工艺去除牺牲栅极材料425的层。可以通过与用于去除内部间隔件450的选择性蚀刻工艺不同的选择性蚀刻工艺来去除牺牲栅极材料425的层，使得与掩模层455相邻的内部间隔件450没有被去除。在去除牺牲栅极材料425的层之后，独立的堆叠件的剩余结构可以由环绕间隔件来固定。
参照图5F，沟道材料420的纳米片层的暴露部分可以被高k介电材料覆盖。高k介电材料可以使沟道材料420的纳米片层与随后形成的栅极堆叠件电绝缘。功函数金属460可以沉积在沟道材料420的纳米片层上、围绕沟道材料420的纳米片层以及在沟道材料420的纳米片层之间。阱410可以通过隔离层430和绝缘材料440的区域来与功函数金属460电绝缘。
参照图5G，可以去除掩模层455。通过去除掩模层455而暴露的绝缘材料440的区域可以在不明显去除独立的堆叠件的一部分的选择性蚀刻工艺中被去除。导电材料470可以沉积在间隙中以填充阱410的先前被绝缘材料440的已去除区域填充的过蚀刻部分，并且来填充间隙的部分。导电材料470可以被蚀刻回到与离阱最远的内部间隔件450的侧壁相邻的水平面。导电材料可以接触沟道材料420的纳米片层的边缘部分并且可以接触阱410。导电材料470可以包括包含多晶材料的晶体和/或非晶材料。导电材料470可以包括金属材料和/或半导体材料的任意集合。
在一些实施例中，纳米片FET 400可以是p型FET，沟道材料420的纳米片层可以包括具有第一Ge摩尔分数的SiGe，导电材料470可以包括具有比第一Ge摩尔分数大的第二Ge摩尔分数的SiGe。换而言之，在p型纳米片FET 400中，导电材料470可以包括比沟道材料420的纳米片层的Ge摩尔分数大的Ge摩尔分数，从而对于多数载流子，增大沟道材料420的纳米片层与导电材料470之间的势垒。
在一些实施例中，纳米片FET 400可以是n型FET，沟道材料420的纳米片层可以包括具有第一In摩尔分数的InGaAs和/或InGaSb。导电材料470可以包括具有比第一In摩尔分数小的第二In摩尔分数的InGaAs和/或InGaSb。换而言之，在n型纳米片FET 400中，导电材料470可以包括比沟道材料420的纳米片层的In摩尔分数小的In摩尔分数，从而对于多数载流子，增大沟道材料420的纳米片层与导电材料470之间的壁垒。
再次参照图4，绝缘件480可以沉积在导电材料470上，块体金属栅极材料490可以沉积在绝缘件480上以及沉积在功函数金属460上。因此，可以形成堆叠的纳米片FET 400。
图6是示出制造图4的纳米片FET的方法的流程图。参照图4至图6，在用于形成堆叠的纳米片FET 400的方法600中，可以形成阱410，阱410可以在基底的表面用杂质来掺杂(块601)。可以在阱410上沉积纳米片堆叠件(块602)。纳米片堆叠件可以包括隔离层430和牺牲栅极材料425，其中，隔离层430可以与基底的表面相邻，牺牲栅极材料425可以被沟道材料420的各个纳米片层穿插。沟道材料420可以包括可以用与阱410的杂质的导电类型相同的导电类型的杂质来掺杂的半导体材料。
可以对纳米片堆叠件进行掩模并蚀刻以限定第一独立纳米片堆叠件和第二独立纳米片堆叠件(块603)。可以对没有被第一和第二独立纳米片堆叠件覆盖的基底的表面的部分进行过蚀刻(块604)，可以在基底的表面的过蚀刻部分中沉积绝缘材料440(块605)。可以去除牺牲栅极材料425的层的边缘的部分，可以在牺牲栅极材料425的层的边缘的被去除的部分中形成内部间隔件450(块606)。可以在第一纳米片堆叠件和第二纳米片堆叠件之间形成掩模层455(块607)。可以去除牺牲栅极材料425的层(块608)。功函数金属460可以沉积在第一和第二纳米片堆叠上且沉积在通过去除牺牲栅极材料425的层而形成的空间中(块609)。可以去除掩模层455和在掩模层455下方的基底的表面的过蚀刻部分中的绝缘材料440(块610)。
可以在通过去除掩模层455和绝缘材料440而形成的空间中形成导电材料470(块611)。导电材料470可以使沟道材料420的纳米片层中的纳米片层与阱410电连接。导电材料470可以包括可用杂质来掺杂的半导体材料，其中，所述杂质的导电类型与阱410的杂质的导电类型相同。可以在导电材料470的顶表面上形成绝缘件480(块612)。可以在第一和第二纳米片堆叠上沉积块体金属栅极材料490(块613)。块体金属栅极材料490可以电连接到功函数金属460。可以完成堆叠的纳米片FET 400的形成(块614)。
图7是示意性地示出根据发明构思的一些实施例的纳米片FET的剖视图。参照图4和图7，堆叠的纳米片FET 700可以与堆叠的纳米片FET 400相似。例如，堆叠的纳米片FET700的阱710、堆叠的纳米片720、隔离层730、绝缘材料740的区域、内部间隔件750、功函数金属760、导电材料770、绝缘件780和块体金属790可以与堆叠的纳米片FET 400的阱410、堆叠的纳米片420、隔离层430、绝缘材料440的区域、内部间隔件450、功函数金属460、导电材料470、绝缘件480和块体金属490相似。为了简洁起见，可以省略对与堆叠的纳米片FET 400相似的纳米片FET 700的部分的描述。
图8A至图8H是示意性地示出制造图7的纳米片FET的方法的步骤的剖视图。参照图8A，可以在基底的表面处的阱710上生长半导体堆叠件。半导体堆叠件可以包括阱710上的隔离层730以及在隔离层730上牺牲栅极材料725与沟道材料720的纳米片层的交替堆叠的层。牺牲栅极材料725的层可以与参照图4A描述的牺牲栅极材料425的层相似。
参照图8B，可以蚀刻围绕半导体堆叠件的阱710的表面。阱710的被蚀刻的部分可以用绝缘材料来填充以产生绝缘材料740的区域。可以去除牺牲栅极材料725的层。剩余的结构可以由环绕间隔件来固定。
参照图8C，功函数金属760可以沉积在沟道材料720的纳米片层上、围绕沟道材料720的纳米片层以及在沟道材料720的纳米片层之间。阱710可以通过隔离层730和绝缘材料740的区域来与功函数金属760电绝缘。
参照图8D，抗蚀材料755可以沉积在功函数金属760上以图案化接触孔。参照图8E，功函数金属760、沟道材料720的纳米片层、隔离层730和阱710可以被竖直地蚀刻以形成由抗蚀材料755的图案限定的接触孔。可以利用各向异性蚀刻来执行竖直蚀刻。接触孔可以穿过阱710的表面延伸并且延伸到阱710中。
参照图8F，功函数760可以被部分地蚀刻。在一些实施例中，晶片的除了接触孔的整个表面可以被覆盖使得仅来自接触孔内的金属被去除。可以利用对沟道材料720的纳米片层有选择性的各向异性蚀刻来执行部分的蚀刻。
参照图8G，可以利用低k介电材料来填充接触孔。在一些实施例中，可以用氧化物来填充接触孔。低k介电材料可以通过抗蚀材料755的接触孔图案来被竖直地蚀刻以形成内部间隔件750。低k介电材料的竖直蚀刻可以暴露沟道材料720的层的边缘部分。与导电材料470相似，导电材料770可以为少数载流子提供从堆叠的纳米片720到基底的导电通路。在一些实施例中，导电材料770和阱710均可以以比纳米片720的杂质浓度大的杂质浓度来掺杂。例如，在一些实施例中，导电材料770和阱710均可以被适度地掺杂，纳米片720可以是本征掺杂或轻掺杂。因此，纳米片720中的多数载流子可以面对静电势垒，而少数载流子可以被牵引到基底中。这可以在保留纳米片720的近GAA静电控制的同时降低和/或实质上消除PBE增益。因此，堆叠的纳米片FET 700可以用于RVT应用，并且可以具有与大约0.1nA/μm至大约1nA/μm相似的泄漏电流。
参照图8H，可以用导电材料770来填充接触孔，导电材料770可以使纳米片720中的纳米片电连接到阱710。再次参照图7，可以去除抗蚀材料755，可以在导电材料770上沉积绝缘件780，块体金属栅极材料790可以形成在绝缘件780上且形成在功函数金属760上。因此，可以形成堆叠的纳米片FET400。
图9是示出制造根据发明构思的一些实施例的纳米片FET的方法的流程图。参照图7至图9，在形成堆叠的纳米片FET 700的方法900中，可以设置阱710，阱710可以在基底的表面用杂质来掺杂(块901)。方法可以包括在阱上沉积纳米片堆叠件(块902)。纳米片堆叠件可以包括隔离层730、牺牲栅极材料725的层，其中，隔离层730可以与基底的表面相邻，牺牲栅极材料725的层可以被沟道材料720的各个纳米片层穿插。沟道材料可以包括可以掺杂有与阱410的杂质的导电类型相同的导电类型的杂质的半导体材料。
可以在纳米片堆叠件上形成环绕间隔件(块903)。可以去除牺牲栅极材料725的层(块904)。可以在堆叠件上且在通过去除牺牲栅极材料725的层而形成的空间中沉积功函数金属760(块905)。接触孔可以被掩模且蚀刻成穿过纳米片堆叠件延伸并延伸到基底的表面的一部分中(块906)。功函数金属760的被接触孔暴露的部分可以被蚀刻(块907)。可以在功函数金属760的被蚀刻的部分中形成内部间隔件750(块908)。
可以在接触孔中沉积导电材料770(块909)。导电材料770可以使沟道材料720的纳米片层中的纳米片层电连接到阱710。导电材料770可以包括可以掺杂有与阱710的杂质的导电类型相同的导电类型的杂质的半导体材料。绝缘件780可以形成在导电材料770的顶表面上(块910)。块体金属栅极材料790可以沉积在纳米片堆叠上(块911)。块体金属栅极材料790可以电连接到功函数金属760。可以完成堆叠的纳米片FET 700的形成(块912)。
虽然已经参照一些实施例来描述了本发明构思，但对于本领域的技术人员而言显然的是，在不脱离本发明构思的精神和范围的情况下，可以做出各种改变和修改。应该理解的是，上面的实施例不是限制性的，而是示意性的。因此，本发明构思的范围将由权利要求及其等同物的最宽的允许解释来确定，而不应该由前面的描述来约束或限定。

Claims (20)

1.一种包括纳米片场效应晶体管的装置，所述纳米片场效应晶体管包括：
阱，在基底的表面处用杂质掺杂；
沟道，包括阱上的多个堆叠的纳米片，所述多个堆叠的纳米片中的纳米片包括掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料，所述多个堆叠的纳米片中的纳米片在垂直于基底的表面的方向上彼此分隔开；
栅极，包括在所述多个堆叠的纳米片上、在所述多个堆叠的纳米片中的相邻纳米片之间，以及在所述多个堆叠的纳米片与阱之间的功函数金属；
导电材料，与所述多个堆叠的纳米片相邻并且使所述多个堆叠的纳米片中的纳米片电连接到阱；
隔离层，在阱上，使阱与功函数金属电绝缘。
2.根据权利要求1所述的装置，其中，导电材料包括掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料。
3.根据权利要求2所述的装置，其中，导电材料包括与所述多个堆叠的纳米片相同的半导体材料。
4.根据权利要求2所述的装置，
其中，导电材料的杂质浓度大于所述多个堆叠的纳米片中的纳米片的杂质浓度，
其中，阱的杂质浓度大于所述多个堆叠的纳米片中的纳米片的杂质浓度。
5.根据权利要求2所述的装置，
其中，阱的杂质、纳米片的杂质和导电材料的杂质是p型杂质，
其中，所述多个堆叠的纳米片中的纳米片包括具有第一摩尔分数的锗的IV族半导体材料，
其中，导电材料包括具有比第一摩尔分数大的第二摩尔分数的锗的IV族半导体材料。
6.根据权利要求2所述的装置，
其中，阱的杂质、纳米片的杂质和导电材料的杂质是n型杂质，
其中，所述多个堆叠的纳米片中的纳米片包括具有第一摩尔分数的铟的III-V族半导体材料，
其中，导电材料包括具有比第一摩尔分数小的第二摩尔分数的铟的III-V族半导体材料。
7.根据权利要求1所述的装置，其中，隔离层包括宽带隙半导体材料。
8.根据权利要求1所述的装置，其中，纳米片场效应晶体管包括小于1nA/μm的泄漏电流。
9.根据权利要求1所述的装置，其中，所述多个堆叠的纳米片中的纳米片包括沿垂直于基底的表面的方向的厚度和沿平行于基底的表面的方向的宽度，其中，宽度是厚度的至少两倍。
10.根据权利要求1所述的装置，其中，纳米片场效应晶体管还包括在所述多个堆叠的纳米片中的各个纳米片上并且使导电材料与功函数金属电绝缘的多个内部间隔件。
11.一种包括纳米片场效应晶体管的装置，所述纳米片场效应晶体管包括：
基底，包括在基底的表面处用杂质掺杂的阱；
第一沟道堆叠件，包括阱上的第一多个堆叠的纳米片，所述第一多个堆叠的纳米片中的纳米片包括掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料，所述第一多个堆叠的纳米片中的纳米片在垂直于基底的表面的第一方向上彼此分隔开；
第二沟道堆叠件，包括阱上的第二多个堆叠的纳米片，所述第二多个堆叠的纳米片中的纳米片包括掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料，所述第二多个堆叠的纳米片中的纳米片在垂直于基底的表面的第一方向上彼此分隔开并且在平行于基底的表面的第二方向上与所述第一多个堆叠的纳米片中的各个纳米片彼此分隔开；
栅极，包括在所述第一多个堆叠的纳米片上、在所述第一多个堆叠的纳米片中的相邻纳米片之间、在所述第一多个堆叠的纳米片与阱之间、在所述第二多个堆叠的纳米片上、在所述第二多个堆叠的纳米片中的相邻的纳米片之间、以及在所述第二多个堆叠的纳米片与阱之间的功函数金属；
多个内部间隔件，在所述第一多个堆叠的纳米片中的各个纳米片和所述第二多个堆叠的纳米片中的各个纳米片上，并且使导电材料与功函数金属电绝缘；
导电材料，在所述第一多个堆叠的纳米片和所述第二多个堆叠的纳米片之间并且使所述第一多个堆叠的纳米片中的纳米片和所述第二多个堆叠的纳米片中的纳米片电连接到阱；以及
隔离层，在阱上，使阱与功函数金属电绝缘。
12.根据权利要求11所述的装置，其中，导电材料包括掺杂有与阱的杂质的导电类型相同的导电类型的杂质的半导体材料。
13.根据权利要求12所述的装置，其中，导电材料包括与所述第一多个堆叠的纳米片和所述第二多个堆叠的纳米片相同的半导体材料。
14.根据权利要求12所述的装置，
其中，导电材料的杂质浓度大于所述第一多个堆叠的纳米片和所述第二多个堆叠的纳米片中的纳米片的杂质浓度，
其中，阱的杂质浓度大于所述第一多个堆叠的纳米片和所述第二多个堆叠的纳米片中的纳米片的杂质浓度。
15.根据权利要求12所述的装置，
其中，阱的杂质、纳米片的杂质和导电材料的杂质是p型杂质，
其中，所述第一多个堆叠的纳米片和所述第二多个堆叠的纳米片中的纳米片包括具有第一摩尔分数的锗的IV族半导体材料，
其中，导电材料包括具有比第一摩尔分数大的第二摩尔分数的锗的IV族半导体材料。
16.根据权利要求12所述的装置，
其中，阱的杂质、纳米片的杂质和导电材料的杂质是n型杂质，
其中，所述第一多个堆叠的纳米片和所述第二多个堆叠的纳米片中的纳米片包括具有第一摩尔分数的铟的III-V族半导体材料，
其中，导电材料包括具有比第一摩尔分数小的第二摩尔分数的铟的III-V族半导体材料。
17.根据权利要求11所述的装置，其中，隔离层包括宽带隙半导体材料。
18.根据权利要求11所述的装置，其中，纳米片场效应晶体管包括小于1nA/μm的泄漏电流。
19.根据权利要求11所述的装置，其中，所述第一多个堆叠的纳米片中的纳米片和所述第二多个堆叠的纳米片中的纳米片包括沿垂直于基底的表面的第一方向的厚度和沿平行于基底的表面的第二方向的宽度，其中，宽度是厚度的至少两倍。
20.根据权利要求11所述的装置，其中，纳米片场效应晶体管还包括在所述第一多个堆叠的纳米片中的各个纳米片和所述第二多个堆叠的纳米片中的各个纳米片上并且使导电材料与功函数金属电绝缘的多个内部间隔件。
CN201510891229.3A 2014-12-05 2015-12-07 包括堆叠的纳米片场效应晶体管的装置 Active CN105679827B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462088519P 2014-12-05 2014-12-05
US62/088,519 2014-12-05
US14/952,152 US9461114B2 (en) 2014-12-05 2015-11-25 Semiconductor devices with structures for suppression of parasitic bipolar effect in stacked nanosheet FETs and methods of fabricating the same
US14/952,152 2015-11-25

Publications (2)

Publication Number Publication Date
CN105679827A CN105679827A (zh) 2016-06-15
CN105679827B true CN105679827B (zh) 2020-11-17

Family

ID=56095050

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510891229.3A Active CN105679827B (zh) 2014-12-05 2015-12-07 包括堆叠的纳米片场效应晶体管的装置

Country Status (4)

Country Link
US (1) US9461114B2 (zh)
KR (1) KR102350687B1 (zh)
CN (1) CN105679827B (zh)
TW (1) TWI677100B (zh)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9362355B1 (en) * 2015-11-13 2016-06-07 International Business Machines Corporation Nanosheet MOSFET with full-height air-gap spacer
US9755030B2 (en) * 2015-12-17 2017-09-05 International Business Machines Corporation Method for reduced source and drain contact to gate stack capacitance
CN107132942A (zh) * 2016-02-26 2017-09-05 鸿富锦精密工业（深圳）有限公司 触控显示装置
US9941405B2 (en) * 2016-03-21 2018-04-10 Samsung Electronics Co., Ltd. Nanosheet and nanowire devices having source/drain stressors and methods of manufacturing the same
US10026652B2 (en) 2016-08-17 2018-07-17 Samsung Electronics Co., Ltd. Horizontal nanosheet FETs and method of manufacturing the same
US9905643B1 (en) * 2016-08-26 2018-02-27 International Business Machines Corporation Vertically aligned nanowire channels with source/drain interconnects for nanosheet transistors
US9620590B1 (en) * 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
US9653537B1 (en) * 2016-09-26 2017-05-16 International Business Machines Corporation Controlling threshold voltage in nanosheet transistors
US9660028B1 (en) 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
US10050107B1 (en) 2017-02-13 2018-08-14 International Business Machines Corporation Nanosheet transistors on bulk material
US10243060B2 (en) * 2017-03-24 2019-03-26 International Business Machines Corporation Uniform low-k inner spacer module in gate-all-around (GAA) transistors
US10319813B2 (en) 2017-03-27 2019-06-11 International Business Machines Corporation Nanosheet CMOS transistors
US9847391B1 (en) * 2017-04-05 2017-12-19 Globalfoundries Inc. Stacked nanosheet field-effect transistor with diode isolation
US10541318B2 (en) 2017-04-28 2020-01-21 International Business Machines Corporation Prevention of extension narrowing in nanosheet field effect transistors
US9954058B1 (en) 2017-06-12 2018-04-24 International Business Machines Corporation Self-aligned air gap spacer for nanosheet CMOS devices
US10546942B2 (en) 2017-07-25 2020-01-28 International Business Machines Corporation Nanosheet transistor with optimized junction and cladding defectivity control
US10553678B2 (en) 2017-11-02 2020-02-04 International Business Machines Corporation Vertically stacked dual channel nanosheet devices
US10566330B2 (en) 2017-12-11 2020-02-18 Samsung Electronics Co., Ltd. Dielectric separation of partial GAA FETs
US10276452B1 (en) 2018-01-11 2019-04-30 International Business Machines Corporation Low undercut N-P work function metal patterning in nanosheet replacement metal gate process
US10872953B2 (en) * 2018-01-16 2020-12-22 International Business Machines Corporation Nanosheet substrate isolated source/drain epitaxy by counter-doped bottom epitaxy
US10580900B2 (en) 2018-01-19 2020-03-03 International Business Machines Corporation Nanosheet channel post replacement gate process
US10192867B1 (en) 2018-02-05 2019-01-29 Globalfoundries Inc. Complementary FETs with wrap around contacts and method of forming same
US10566445B2 (en) 2018-04-03 2020-02-18 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between gates
US11756996B2 (en) 2018-04-20 2023-09-12 International Business Machines Corporation Formation of wrap-around-contact for gate-all-around nanosheet FET
US10971585B2 (en) 2018-05-03 2021-04-06 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
US10468532B1 (en) 2018-05-07 2019-11-05 International Business Machines Corporation Nanosheet substrate isolation scheme by lattice matched wide bandgap semiconductor
US10665669B1 (en) 2019-02-26 2020-05-26 Globalfoundries Inc. Insulative structure with diffusion break integral with isolation layer and methods to form same
US10937860B2 (en) 2019-03-14 2021-03-02 International Business Machines Corporation Nanosheet transistor bottom isolation
US10916630B2 (en) 2019-04-29 2021-02-09 International Business Machines Corporation Nanosheet devices with improved electrostatic integrity
US10832916B1 (en) * 2019-07-15 2020-11-10 International Business Machines Corporation Self-aligned gate isolation with asymmetric cut placement
US11081568B2 (en) 2019-07-22 2021-08-03 International Business Machines Corporation Protective bilayer inner spacer for nanosheet devices
US11139372B2 (en) 2019-08-07 2021-10-05 International Business Machines Corporation Dual step etch-back inner spacer formation
US11563082B2 (en) 2020-01-15 2023-01-24 International Business Machines Corporation Reduction of drain leakage in nanosheet device
US11158636B2 (en) 2020-01-27 2021-10-26 International Business Machines Corporation Nanosheet device integrated with a FINFET transistor
US11177258B2 (en) 2020-02-22 2021-11-16 International Business Machines Corporation Stacked nanosheet CFET with gate all around structure
US11532702B2 (en) * 2020-05-19 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structures for leakage prevention
US11996411B2 (en) * 2020-06-26 2024-05-28 Intel Corporation Stacked forksheet transistors
CN114765217A (zh) 2021-01-11 2022-07-19 联华电子股份有限公司 半导体装置
US11527535B2 (en) 2021-01-21 2022-12-13 International Business Machines Corporation Variable sheet forkFET device
US11705504B2 (en) 2021-12-02 2023-07-18 International Business Machines Corporation Stacked nanosheet transistor with defect free channel
CN115831876B (zh) * 2022-11-30 2024-04-19 中国科学院微电子研究所 半导体器件及其制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014051731A1 (en) * 2012-09-27 2014-04-03 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8778768B1 (en) * 2013-03-12 2014-07-15 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with epitixially grown source and drain
CN103999226A (zh) * 2011-12-19 2014-08-20 英特尔公司 在栅绕式架构中的锗和iii-v纳米线及纳米带的cmos实现
CN104054181A (zh) * 2011-12-30 2014-09-17 英特尔公司 全包围栅晶体管的可变栅极宽度
CN104160482A (zh) * 2011-12-28 2014-11-19 英特尔公司 用于减小纳米线晶体管中的寄生电阻的触点技术和配置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060284218A1 (en) 2003-09-03 2006-12-21 The Regents Of The University Of California Nanoelectonic devices based on nanowire networks
US20060131555A1 (en) 2004-12-22 2006-06-22 Micron Technology, Inc. Resistance variable devices with controllable channels
KR100647699B1 (ko) 2005-08-30 2006-11-23 삼성에스디아이 주식회사 나노 반도체 시트, 상기 나노 반도체 시트의 제조방법,상기 나노 반도체 시트를 이용한 박막 트랜지스터의제조방법, 상기 나노 반도체 시트를 이용한 평판표시장치의 제조방법, 박막 트랜지스터, 및 평판 표시장치
US20110057163A1 (en) * 2008-06-09 2011-03-10 National Institute Of Advanced Industrial Science And Technology Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor
US8422273B2 (en) 2009-05-21 2013-04-16 International Business Machines Corporation Nanowire mesh FET with multiple threshold voltages
US7947589B2 (en) 2009-09-02 2011-05-24 Freescale Semiconductor, Inc. FinFET formation with a thermal oxide spacer hard mask formed from crystalline silicon layer
US9209285B2 (en) 2009-09-17 2015-12-08 The Ohio State University Silicon-based tunneling field effect transistors and transistor circuitry employing same
FR2950481B1 (fr) 2009-09-18 2011-10-28 Commissariat Energie Atomique Realisation d'un dispositif microelectronique comprenant des nano-fils de silicium et de germanium integres sur un meme substrat
KR20110071702A (ko) 2009-12-21 2011-06-29 삼성전자주식회사 그라핀을 이용한 스핀밸브소자 및 그 제조방법과 스핀밸브소자를 포함하는 자성소자
US8183104B2 (en) 2010-07-07 2012-05-22 Hobbs Christopher C Method for dual-channel nanowire FET device
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
CN102646626B (zh) 2011-02-22 2014-07-02 中芯国际集成电路制造(上海)有限公司 一种导电插塞的形成方法
CN102856277B (zh) 2011-06-29 2015-03-11 中芯国际集成电路制造(上海)有限公司 石墨烯导电插塞及其形成方法
CN103117266B (zh) 2011-11-17 2015-08-05 中芯国际集成电路制造(上海)有限公司 导电插塞及形成方法
US9490048B2 (en) 2012-03-29 2016-11-08 Cam Holding Corporation Electrical contacts in layered structures
US8665013B2 (en) 2012-07-25 2014-03-04 Raytheon Company Monolithic integrated circuit chip integrating multiple devices
US8658518B1 (en) 2012-08-17 2014-02-25 International Business Machines Corporation Techniques for metal gate work function engineering to enable multiple threshold voltage nanowire FET devices
US8871639B2 (en) 2013-01-04 2014-10-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US9356066B2 (en) 2013-03-15 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for stacked device and method
CN106463543B (zh) * 2014-06-11 2020-04-07 三星电子株式会社 结晶多纳米片应变沟道fet及其制造方法
KR102315275B1 (ko) * 2015-10-15 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103999226A (zh) * 2011-12-19 2014-08-20 英特尔公司 在栅绕式架构中的锗和iii-v纳米线及纳米带的cmos实现
CN104160482A (zh) * 2011-12-28 2014-11-19 英特尔公司 用于减小纳米线晶体管中的寄生电阻的触点技术和配置
CN104054181A (zh) * 2011-12-30 2014-09-17 英特尔公司 全包围栅晶体管的可变栅极宽度
WO2014051731A1 (en) * 2012-09-27 2014-04-03 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8778768B1 (en) * 2013-03-12 2014-07-15 International Business Machines Corporation Non-replacement gate nanomesh field effect transistor with epitixially grown source and drain

Also Published As

Publication number Publication date
TW201631771A (zh) 2016-09-01
KR102350687B1 (ko) 2022-01-12
US9461114B2 (en) 2016-10-04
US20160163796A1 (en) 2016-06-09
CN105679827A (zh) 2016-06-15
KR20160068680A (ko) 2016-06-15
TWI677100B (zh) 2019-11-11

Similar Documents

Publication Publication Date Title
CN105679827B (zh) 包括堆叠的纳米片场效应晶体管的装置
CN107887386B (zh) 集成电路单元及其制造方法及包括该单元的电子设备
CN105280502B (zh) 热电子过激励隧道场效应晶体管及其制造和操作方法
KR102235117B1 (ko) 결정성 다중-나노시트 iii-v 채널 전계 효과 트랜지스터 및 그 제조 방법
US9397226B2 (en) Vertical field effect transistors with controlled overlap between gate electrode and source/drain contacts
KR102201432B1 (ko) 수평 나노시트 전계 효과 트랜지스터 및 그 제조 방법
US9490340B2 (en) Methods of forming nanowire devices with doped extension regions and the resulting devices
US8629420B1 (en) Drain extended MOS device for bulk FinFET technology
TWI534864B (zh) 具凹入合併鰭及襯底的絕緣層上半導體鰭式場效電晶體用以加強應力偶合
US9431512B2 (en) Methods of forming nanowire devices with spacers and the resulting devices
KR20160019051A (ko) 집적 회로 및 그 제조 방법
TW201607039A (zh) 結晶多奈米片應變通道場效電晶體
KR20170120208A (ko) Iii-v 반도체 재료 층을 갖는 반도체 디바이스
US9508852B2 (en) Radiation-hardened-by-design (RHBD) multi-gate device
WO2011024152A1 (en) Tunnel field effect devices
CN105185712A (zh) 包括鳍式场效应晶体管的集成电路器件及其形成方法
WO2019107411A1 (ja) トンネル電界効果トランジスタ
US9484428B2 (en) Non-planar exciton transistor (BiSFET) and methods for making
Knoll et al. Gate-all-around Si nanowire array tunnelling FETs with high on-current of 75 µA/µm@ V DD= 1.1 V
TWI768388B (zh) 具有鰭件源極/汲極區及溝槽閘極結構之高壓電晶體
KR102451562B1 (ko) 터널링 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
US20200279910A1 (en) Reducing off-state leakage in semiconductor devices
CN115116951A (zh) 半导体结构及集成电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant