KR20160019051A - 집적 회로 및 그 제조 방법 - Google Patents

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Abstract

나노시트 FET을 포함하는 집적 회로가 제공된다. 집적 회로는, 복수의 제1 나노시트 FET(field-effect transistor; 이하 FET) 및 복수의 제2 나노시트 FET을 포함하되, 복수의 제1 나노시트 FET 중 어느 하나의 제1 나노시트 FET의 나노시트는 30% 이하의 Si를 포함하고, 복수의 제1 나노시트 FET은 임계 속도 경로(critical speed path)를 정의하고, 복수의 제2 나노시트 FET 중 어느 하나의 제2 나노시트 FET의 나노시트는 30% 이하의 Si를 포함하고, 복수의 제2 나노시트 FET은 비임계 속도 경로(non-critical speed path)를 정의하고, 어느 하나의 제1 나노시트 FET은, 어느 하나의 제2 나노시트 FET의 속도보다 더 빠른 속도를 갖는다.

Description

집적 회로 및 그 제조 방법{Integrated circuits and fabricating method thereof}
본 발명은 일반적으로 집적 회로에 관한 것으로, 더 구체적으로는 실리콘(Si) 및 비실리콘 나노시트(non-Si nanosheet) FET(field effect transistor)이 코-인테그레이션(co-integration)된 집적 회로 및 그 제조 방법에 관한 것이다.
집적 회로의 크기가 감소함에 따라, 기판 상 FET장치의 배치 밀도를 증가시키는 것이 바람직하게 되었다. 수직 핀 기반(Vertical fin-based)의 FinFET 장치는, 기판상의 레이아웃 영역에서 큰 유효 전도 폭(effective conduction width)을 갖는 채널 영역(channel region)으로 동작할 수 있는 다중 수직 핀(multiple vertical fin)을 포함할 수 있다. 다만, 회로의 크기(dimension)가 작아지고, 이에 따라 면적도 작아짐에 따라, 수직 FinFET 장치가 정상적으로 동작하도록 하는 인접한 수직 핀들 사이의 측면 간격(lateral spacing)이 너무 작아질 수 있다. 적층된 나노시트(stacked nanosheet) FET은, 기판상의 작은 레이아웃 영역에서 더 큰 유효 전도 폭(larger effective conduction width)을 갖도록 개발되고 있다. 적층된 나노시트 FET은 나노시트의 채널 영역 상에 형성된 게이트 스택(gate stack)을 갖는 기판 상에 3차원 배열(three dimensional array)로 정렬된 다중 나노시트를 포함할 수 있다. 게이트 스택은 나노시트의 채널 영역의 사방(four sides)을 둘러쌀 수 있다. (게이트 올 어라운드(gate-all-around))
본 발명이 해결하고자 하는 기술적 과제는 성능이 향상된 집적 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 성능이 향상된 집적 회로를 제조할 수 있는 집적 회로의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 집적 회로는, 복수의 제1 나노시트 FET(field-effect transistor; 이하 FET) 및 복수의 제2 나노시트 FET을 포함하되, 복수의 제1 나노시트 FET 중 어느 하나의 제1 나노시트 FET의 나노시트는 30% 이하의 Si를 포함하고, 복수의 제1 나노시트 FET은 임계 속도 경로(critical speed path)를 정의하고, 복수의 제2 나노시트 FET 중 어느 하나의 제2 나노시트 FET의 나노시트는 30% 이하의 Si를 포함하고, 복수의 제2 나노시트 FET은 비임계 속도 경로(non-critical speed path)를 정의하고, 어느 하나의 제1 나노시트 FET은, 어느 하나의 제2 나노시트 FET의 속도보다 더 빠른 속도를 갖을 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제1 나노시트 FET은 문턱 전압 이하에서, 소스에서 채널까지의 장벽 높이(barrier height)를 포함하되, 상기 문턱 전압은 대역간 터널링 유도 전류(band-to-band tunneling induced current)를 제한하고, 상기 어느 하나의 제1 나노시트 FET의 총 누설 전류는 상기 대역간 터널링 유도 전류로부터 영향을 받지 않을 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제1 나노시트 FET의 나노시트의 두께는, 상기 어느 하나의 제1 나노시트 FET의 나노시트의 임계 두께(critical thickness)보다 두꺼울 수 있다.
본 발명의 몇몇 실시예에서, 상기 비임계 속도 경로에 복수의 제3 나노시트 FET을 더 포함하되, 상기 복수의 제3 나노시트 FET 중 어느 하나의 제3 나노시트 FET의 나노시트는 30% 이하의 Si를 포함하고, 상기 어느 하나의 제2 나노시트 FET은, 상기 어느 하나의 제2 나노시트 FET의 총 커패시턴스의 50% 이하인 제1 FEOL(front-end-of-line) 커패시턴스를 포함하고, 상기 어느 하나의 제3 나노시트 FET은, 상기 어느 하나의 제3 나노시트 FET의 총 커패시턴스의 50%보다 큰 제2 FEOL 커패시턴스를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제3 나노시트 FET의 나노시트는 70% 이상의 Ge를 포함하고, 상기 어느 하나의 제3 나노시트 FET은, 상기 복수의 제3 나노시트 FET의 나노시트 중 어느 하나의 나노시트 일부의 삼면을 둘러싸는(surrounding) 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제3 나노시트 FET의 나노시트는, 수평방향으로 인접한 상기 어느 하나의 제3 나노시트 FET의 나노시트 사이에 위치하는 내부 표면(inner surface)을 포함하고, 상기 어느 하나의 제3 나노시트 FET은, 상기 어느 하나의 제3 나노시트 FET의 나노시트의 내부 표면상에 위치하는 유전체 인터페이스(dielectric interface)를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제3 나노시트 FET의 나노시트는 InGaAs를 포함하고, 상기 어느 하나의 제3 나노시트 FET은, 상기 복수의 제3 나노시트 FET의 나노시트 중 어느 하나의 나노시트 일부의 삼면을 둘러싸는(surrounding) 게이트를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제3 나노시트 FET의 나노시트는, 수평방향으로 인접한 상기 어느 하나의 제3 나노시트 FET의 나노시트 사이에 위치하는 내부 표면을 포함하고, 상기 어느 하나의 제3 나노시트 FET은, 상기 어느 하나의 제3 나노시트 FET의 나노시트의 내부 표면상에 위치하는 유전체 인터페이스를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제3 나노시트 FET의 나노시트는 InGaAs를 포함하고, 상기 어느 하나의 제3 나노시트 FET의 나노시트 두께는, 상기 어느 하나의 제3 나노시트 FET의 나노시트의 조성물의 임계 두께보다 얇을 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제1 나노시트 FET의 유효 채널 전도 폭(effective channel conduction width)에 대한 누설 전류(leakage current)의 제1 비율은, 상기 어느 하나의 제2 나노시트 FET의 유효 채널 전도 폭에 대한 누설 전류의 제2 비율보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제1 나노시트 FET의 제1 유효 드라이브 전류(effective drive current; Ieff)는 상기 어느 하나의 제2 나노시트 FET의 제2 유효 드라이브 전류보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제1 나노시트 FET의 제1 유효 채널 전도 폭(effective channel conduction width)은, 상기 어느 하나의 제2 나노시트 FET의 제2 유효 채널 전도 폭보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제1 나노시트 FET은 하나의 FET에 대한 나노시트의 제1 수량(first quantity)을 포함하고, 상기 어느 하나의 제2 나노시트 FET은, 하나의 상기 FET에 대한 나노시트의 제2 수량(second quantity)을 포함하되, 상기 제2 수량은 상기 제1 수량보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제1 나노시트 FET의 나노시트는 제1 폭을 포함하고, 상기 어느 하나의 제2 나노시트 FET의 나노시트는 제2 폭을 포함하되, 상기 제2 폭은 상기 제1 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제1 나노시트 FET은 제1 문턱전압(VT)을 포함하고, 상기 어느 하나의 제2 나노시트 FET은 제2 문턱 전압을 포함하되, 상기 제2 문턱전압은 상기 제1 문턱전압보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 제1 나노시트 FET은, 나노시트 FET의 복수의 상보적인 쌍(complementary pairs)을 제공하는 복수의 n-타입 FET 및 복수의 p-타입 FET을 각각 포함하되, 상기 복수의 n-타입 FET 중 어느 하나의 n-타입 FET은, 나노시트의 수평 레이어의 제1 수량을 포함하고, 상기 어느 하나의 n-타입 FET의 나노시트는 3 내지 5족 반도체 물질 포함하고, 상기 복수의 p-타입 FET 중 어느 하나의 p-타입 FET은, 나노시트의 수평 레이어의 제2 수량을 포함하고, 상기 어느 하나의 p-타입 FET의 나노시트는 70% 이상의 Ge를 포함하고, 상기 어느 하나의 제2 나노시트 FET은, 상기 어느 하나의 제2 나노시트 FET의 나노시트의 수평 레이어의 제3 수량을 포함하고, 상기 제3 수량은 상기 제1 수량보다 크고, 상기 제3 수량은 상기 제2 수량보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 제1 나노시트 FET은 복수의 n-타입 FET 및 복수의 p-타입 FET을 포함하되, 상기 복수의 n-타입 FET중 어느 하나의 n-타입 FET의 나노시트는 InGaAs를 포함하고, 상기 복수의 p-타입 FET중 어느 하나의 p-타입 FET의 나노시트는 70% 이상의 Ge를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 제2 나노시트 FET은 복수의 n-타입 FET 및 복수의 p-타입 FET을 포함하되, 상기 복수의 n-타입 FET 중 어느 하나의 n-타입 FET의 나노시트의 상부 및 하부의 면방위각(surface orientation)은 (100)이고, 상기 복수의 p-타입 FET 중 어느 하나의 p-타입 FET의 나노시트의 상부 및 하부의 면방위각(surface orientation)은 (110)일 수 있다.
본 발명의 몇몇 실시예에서, 상기 어느 하나의 제1 나노시트 FET의 나노시트는 70% 이상의 Ge를 포함하고, 상기 복수의 제1 나노시트 FET은 복수의 n-타입 FET 및 복수의 p-타입 FET을 포함하고, 상기 복수의 n-타입 FET 중 어느 하나의 n-타입 FET의 나노시트의 상부 및 하부의 면방위각은 (111)이고, 상기 복수의 p-타입 FET 중 어느 하나의 p-타입 FET의 나노시트의 상부 및 하부의 면방위각은 (110)일 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 제1 나노시트 FET의 제1 서브세트(subset)의 제1 두께는 상기 복수의 제1 나노시트 FET의 제2 서브세트의 제2 두께와 상이하고, 상기 제1 두께와 상기 제2 두께의 차이는, 상기 복수의 제1 나노시트 FET의 유효 드라이브 전류(effective drive current), 캐리어 이동도(carrier mobility) 및 문턱 전압(VT)에 영향을 미치도록 크게 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1A는 본 발명의 일 실시예에 따른 나노시트 FET을 설명하기 위한 사시도이다.
도 1B는 도 1A의 B-B'선을 따라 절단한 단면도이다.
도 1C는 도 1A의 C-C'선을 따라 절단한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 전자 에너지 준위(electron energy level)와 나노시트 FET 내의 위치(position)의 관계를 도시한 에너지 밴드 다이어그램이다.
도 3은 본 발명의 일 실시예에 따른 회로를 도시한 블록도이다.
도 4는 본 발명의 일 실시예에 따른 실리콘 나노시트 FET과 비실리콘 나노시트 FET을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 실리콘 나노시트 FET과 비실리콘 나노시트 FET을 설명하기 위한 단면도이다.
도 6A는 본 발명의 일 실시예에 따른 비실리콘 나노시트 FET을 설명하기 위한 단면도이다.
도 6B는 본 발명의 일 실시예에 따른 비실리콘 나노시트 FET을 설명하기 위한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 레이어가 다른 소자 또는 레이어의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 레이어의 바로 위뿐만 아니라 중간에 다른 레이어 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 레이어를 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들어, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
또한, 예시적인 실시예들은 이상적인 예시 도면인 평면도 및/또는 단면도를 참조하여 묘사된다. 따라서, 예를 들어, 제조 기술 및/또는 허용 오차의 결과로서 도면 모양에서의 변화들이 예상된다. 그러므로, 예시적인 실시예들은 여기에 묘사된 영역의 형상에 한정되어 해석되어서는 안되나, 이러한 예시적인 실시예들은, 예를 들어, 제조의 결과와 같은 형상의 편차를 포함한다. 예를들어, 사각형으로 도시된 식각 영역은 전형적으로 둥글거나 만곡형상일 것이다. 그러므로, 도면에 묘사된 영역은 개략적인 것이고, 그 모양은 소자 영역의 실제 형상을 묘사하기 위한 의도는 아니며, 본 발명이 이에 한정되는 것은 아니다.
본 명세서에 기재된 몇몇 실시예에 따른 장치는 복수의 장치가 같은 마이크로 전자장치(microelectronic device)에 집적된 집적 회로와 같은 마이크로 전자장치를 포함할 수 있다. 따라서, 본 명세서에 도시된 단면도는 마이크로 전자장치에 있어서 직교일 필요는 없는 두 개의 서로다른 방향으로 복제될 수 있다. 그러므로, 본 명세서의 몇몇 실시예에 따른 장치인 마이크로 전자장치의 평면도는 어레이(array) 및/또는 이차원 패턴에서 마이크로 전자장치의 기능에 근거한 복수의 장치를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따른 장치는 마이크로 전자장치의 기능에 의존하는 다른 장치들 사이에 산재될 수 있다. 나아가, 본 명세서의 몇몇 실시예에 따른 마이크로 전자장치는 3차원 집적 회로를 제공하기 위해, 두 개의 서로 다른 방향에 대해 직교할 수 있는 제3 방향으로 복제될 수 있다.
본 명세서에서 사용된 "집적 회로"는, 하나 이상의 전자 회로 및/또는 그의 구성요소를 포함하는 회로 및/또는 반도체 장치를 의미할 수 있다.
도 1A는 본 발명의 일 실시예에 따른 나노시트 FET을 설명하기 위한 사시도이고, 도 1B는 도 1A의 B-B'선을 따라 절단한 단면도이며, 도 1C는 도 1A의 C-C'선을 따라 절단한 단면도이다. 몇몇 실시예에서, 적층된 나노시트 FET(100)은 기판(150)상에 형성될 수 있다. 몇몇 실시예에서, 기판(150)은 절연 기판(150)일 수 있다. 적층된 나노시트 FET(100)은 복수의 수직으로 적층된 채널 패턴(vertically stacked channel pattern)을 포함할 수 있다. 채널 패턴 중 어느 하나는 기판(150) 표면에 평행한 수평면(horizontal plane)에 배치된 복수의 나노시트(110)를 포함할 수 있다. 복수의 적층된 채널 패턴은 적층된 나노시트 FET(100)의 채널 기능을 수행할 수 있다. 즉, 복수의 나노시트(110)는 적층된 나노시트 FET(100)의 채널 기능을 수행할 수 있다. 몇몇 실시예에서, 적층된 나노시트 FET(100)의 채널은 실질적으로 스트레스(stress)가 없을 수 있다. 예를 들어, 적층된 나노시트 FET의 채널 스트레스는 약 1 GPa 이하일 수 있다.
비록 도 1B 및 도 1C에는 두개의 수직으로 적층된 채널 패턴만 나타나도록 도시되어 있으나, 둘 이상의 수직으로 적층된 채널 패턴을 더 포함할 수 있다. 예를 들어, 몇몇 실시예에서, 복수의 수직으로 적층된 채널 패턴은 세개 이상의 수직으로 적층된 채널 패턴을 포함할 수 있다. 세 개의 나노시트(110)를 포함하는 수직으로 적층된 채널 패턴 각각이 도 1B 및 도 1C에 도시되어 있지만, 다양한 개수의 나노시트(110)가 제공될 수 있다. 예를 들어, 몇몇 실시예에서, 복수의 수직으로 적층된 채널 패턴 중 어느 하나는 세개 이상의 나노시트(110)를 포함할 수 있다. 몇몇 실시예에서, 복수의 수직으로 적층된 채널 패턴 중 어느 하나는 두개의 나노시트(110)를 포함할 수 있다.
몇몇 실시예에서, 복수의 나노시트(110) 중 어느 하나의 폭은 기판(150) 표면에 평행한 제1 방향으로 약 10nm 내지 약 30nm의 범위내에 있을 수 있다. 몇몇 실시예에서, 복수의 나노시트 중 어느 하나의 두께는 기판(150) 표면과 수직인 제2 방향으로 약 2nm 내지 약 8nm의 범위내에 있을 수 있다. 몇몇 실시예에서, 복수의 나노시트 중 어느 하나의 두께는 기판(150) 표면과 수직인 제2 방향으로 약 3nm 내지 약 6nm의 범위내에 있을 수 있다.
수평 평면 상에서 복수의 나노시트(110) 중 어느 하나는, 복수의 나노시트(110) 중 어느 하나와 인접한 다른 하나 사이의 수평 이격 거리(horizontal spacing distance(H)만큼, 기판(150) 표면에 평행한 제1 방향으로 서로 이격될 수 있다. 복수의 수직으로 적층된 채널패턴 중 어느 하나는, 복수의 수직으로 적층된 채널패턴 중 어느 하나와 인접한 다른 하나 사이의 수직 이격 거리(vertical spacing distance)(V)만큼, 기판(150)표면에 수직인 제2 방향으로 서로 이격될 수 있다. 즉, 제1 채널 패턴의 복수의 나노시트(110) 중 어느 하나는, 인접하는 제2 채널 패턴의 복수개의 나노시트(110)중 다른 하나와 수직 이격 거리 V만큼 제2 방향으로 이격될 수 있다. 몇몇 실시예에서, 제1 채널 패턴의 복수의 나노시트(110)중 어느 하나는, 인접하는 제2 채널 패턴의 복수의 나노시트(110)중 다른 하나와 각각 제2 방향으로 정렬될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 몇몇 실시예에서, 제1 채널패턴은 인접한 제2 채널 패턴과 상이한 나노시트(110) 개수를 가질 수 있고, 제1 채널 패턴의 복수의 나노시트(110) 중 어느 하나는 인접한 제2 채널 패턴의 복수의 나노시트(110)중 어느 하나와 상이한 두께를 가질 수 있다.
적층된 나노시트 FET(100)은 복수의 수직으로 적층된 채널 패턴의 일부를 둘러싸는 게이트 스택(gate stack)을 포함할 수 있다. 게이트 스택은 적층된 나노시트 FET(100)의 게이트 기능을 수행할 수 있다. 게이트 스택은 복수의 수직으로 적층된 채널 패턴의 복수의 나노시트(110)중 어느 하나의 일부를 둘러싸는 게이트 유전체 물질(gate dielectric material)(120)을 포함할 수 있다. 예를 들어, 게이트 유전체 물질(120)은 복수의 수직으로 적층된 채널 패턴의 복수의 나노시트(110) 중 어느 하나의 상부, 하부 및/또는 측벽을 둘러쌀 수 있다. 게이트 유전체 물질(120)은 게이트 스택의 전기적으로 도전성인 부분(electrically conductive portion)으로부터 복수의 나노시트(110)를 전기적으로 절연시키는 것일 수 있다.
게이트 스택은 복수의 수직으로 적층된 채널 패턴 일부를 둘러싸는 저 저항 게이트 금속 레이어(low resistance gate metal layer)(140)를 포함할 수 있다. 저 저항 게이트 금속 레이어(140)는 인접한 복수의 수직으로 적층된 채널 패턴 사이의 게이트 유전체 물질(120)상에 연장될 수 있다. 저 저항 게이트 금속 레이어(140)는 복수의 수직으로 적층된 채널 패턴 중 어느 하나의 일부의 상면 및 하면을 둘러쌀 수 있다. 즉, 저 저항 게이트 금속 레이어(140)는 복수의 수직으로 적층된 채널 패턴 중 어느 하나의 채널 패턴에 포함된 복수의 나노시트(110) 중 어느 하나의 나노시트(110)에 대한 일부의 상면 및 하면을 둘러쌀 수 있다. 저 저항 게이트 금속 레이어(140)는 복수의 수직으로 적층된 채널 패턴 중 어느 하나의 채널 패턴의 복수의 나노시트(110) 중 어느 하나의 나노시트(110) 외곽을 더 둘러싸고 있다. 몇몇 실시예에서, 저 저항 게이트 금속 레이어(140)는 수평방향으로 인접한 복수의 나노시트(110) 중 몇몇의 나노시트 사이에 형성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 몇몇 실시예에서, 게이트 유전체 물질(120)은 저 저항 게이트 금속 레이어(140)로부터 복수의 나노시트(110)를 전기적으로 절연시킬 수 있다.
몇몇 실시예에서, 게이트 스택은 저 저항 게이트 금속 레이어(140)와 게이트 유전체 물질(120) 사이의 일함수 조정 금속 레이어(work function tuning metal layer)(130)를 포함할 수 있지만, 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 게이트 스택은 일함수 조정 금속 레이어(130)를 포함하지 않을 수 있다. 일함수 조정 금속 레이어(130)는 인접한 복수의 수직으로 적층된 채널 패턴 중 어느 하나 사이에서 연장될 수 있다. 몇몇 실시예에서, 일함수 조정 금속 레이어(130)는 수평방향으로 인접한 복수의 나노시트(110) 중 어느 하나의 나노시트 사이에서 연장되나, 이에 제한되는 것은 아니다. 일함수 조정 금속 레이어(130)는 적층된 나노시트 FET(100)의 일함수를 조정할 수 있다. 몇몇 실시예에서, 게이트 유전체 물질(120)은 저 저항 게이트 금속 레이어(140) 및/또는 일함수 조정 금속 레이어(130)로부터 복수의 나노시트(110)를 전기적으로 절연시킬 수 있다.
적층된 나노시트 FET(100)은 복수의 수직으로 적층된 채널 패턴의 대향되는 단부에 형성되는 소스 영역(105s) 및 드레인 영역(105d)을 포함할 수 있다. 소스 영역(105s) 및 드레인 영역(105d)은 복수의 수직으로 적층된 채널 패턴 중 어느 하나의 단부와 각각 연결될 수 있다. 즉, 소스 영역(105s) 및 드레인 영역(105d)은 복수의 수직으로 적층된 채널 패턴 중 어느 하나의 채널 패턴에 포함된 복수의 나노시트(110) 중 어느 하나의 나노시트(110)의 단부에 각각 연결될 수 있다. 소스 영역(105s)은 적층된 나노시트 FET(100)의 소스 기능을 수행할 수 있다. 드레인 영역(105d)은 적층된 나노시트 FET(100)의 드레인 기능을 수행할 수 있다.
몇몇 실시예에서, 적층된 나노시트 FET(100)은 n-타입 FET 및/또는 p-타입 FET을 포함할 수 있다. 몇몇 실시예에서, 집적 회로는 하나 이상의 적층된 나노시트 FET을 포함할 수 있다. 예를 들어, 몇몇 실시예에서, 집적 회로는 n-타입 적층된 나노시트 FET 및 p-타입 적층된 나노시트 FET을 포함할 수 있다. n-타입 적층된 나노시트 FET 및/또는 p-타입 적층된 나노시트 FET은 다른 실시예 또는 도 1A-1C에 묘사된 적층된 나노시트 FET일 수 있다. 몇몇 실시예에서, 집적 회로는 복수의 n-타입 적층된 나노시트 FET 및 복수의 p-타입 적층된 나노시트 FET을 포함할 수 있다.
나노시트(110) 중 어느 하나는 도전성 채널 물질의 얇은 레이어를 포함할 수 있다. 예를 들어, 몇몇 실시예에서, 나노시트(110) 중 어느 하나는 Si, SiGe, Ge, 및/또는 3 내지 5족 반도체 물질, 예를 들어 InGaAs을 포함할 수 있으나, 이에 제한되는 것은 아니다. "실리콘 나노시트 FET"은, 실리콘 또는 큰 비중을 차지하는 실리콘, (예를 들어, X가 약 0.3 이상인 SixGe1 -x)을 포함하는 나노시트를 갖는 나노시트 FET을 나타낸다. "비실리콘 나노시트 FET"은 예를 들어 InGaAs와 같이 실리콘을 포함하지 않거나, 또는 작은 비중을 차지하는 실리콘, (예를 들어 Y가 약 0.3 이하인 SiyGe1 -y)을 포함하는 나노시트를 갖는 나노시트 FET을 나타낸다.
비실리콘 나노시트 FET은 등가(equivalent)의 실리콘 나노시트 FET보다 높은 채널 캐리어 이동도(channel carrier mobility)를 가질 수 있다. 높은 채널 캐리어 이동도는 더 높은 성능의 원인이 될 수 있다. 다만, 비실리콘 나노시트 FET은 등가의 실리콘 나노시트 FET보다 높은 대역간 터널링(band-to-band tunneling; 이하 BTBT) 누설 전류 또한 가질 수 있다. 일반적으로, 높은 BTBT 누설전류는, 높은 채널 캐리어 이동도(high channel carrier mobility)로서 동일 장치의 설계 범위 내에서 발생할 수 있다.
몇몇 실시예에서, FET의 성능은 FET의 최대 속도에 상응할 수 있다. 예를 들어, FET의 성능은 FET의 최대 동작 주파수에 상응할 수 있다. 예를 들어, FET의 성능은 최대 컷-오프 주파수(cut-off frequency; fT)에 상응할 수 있으나, 이에 제한되는 것은 아니다.
여러 요인들은 비실리콘 나노시트 FET에서 높은 BTBT 누설전류를 유도할 수 있다. 예를 들어, 기생 바이폴라 효과(parasitic-bipolar-effect; 이하 PBE)는, SiyGe1-y(이때, y는 약 0.3 이하)를 포함하는 나노시트를 갖는 비실리콘 나노시트 FET을 위한 BTBT 누설전류의 크기 증가에 따라, 증가될 수 있다. 결과적으로, 순 BTBT 유도 누설 전류(net BTBT-induced leakage current)는 현저하게 높아질 수 있다. 예를 들어, PBE는 100보다 큰 값에 의해 BTBT 누설 전류를 현저하게 증가시킬 수 있다. 이러한 PBE 효과는, 게이트화 되지 않은 SiGeOI finFETs(SiGe-on-insulator fin-based FETs; 이하 SiGeOI finFETs)의 채널의 하부에서 완화될 수 있다. 또한, 캐리어의 재결합, PBE의 감소 또는 제거에 이용될 수 있다.
다만, 게이트 올 라운드(GAA) 구조를 사용하고, SiyGe1 -y(이때, y는 약 0.3 이하)을 포함하는 나노시트를 갖는 비실리콘 나노시트 FET은, PBE를 완화하기 위한 언 게이티드 인터페이스(un-gated interface)를 포함하지 않을 수 있다.
InGaAs를 포함하는 나노시트를 갖는 비실리콘 나노시트 FET은 PBE에 의해 크게 영향을 받지 않을 수 있지만, InGaAs 나노시트 두께가 충분히 얇지 않다면 높은 BTBT 누설전류를 가질 수 있다. 다만, 더 얇은 InGaAs 나노시트를 위해 BTBT 누설 전류가 완화될 수 있는 반면, 캐리어 이동도(carrier mobilit) 및 성능은 감소될 수 있다.
실리콘 나노시트 FET 및 비실리콘 나노시트 FET은 높은 성능과 저전력을 모두 갖는 집적 회로를 제공하기 위한 집적 회로에서 코-인테그레이션 될 수 있다. 코-인테그레이션된 집적 회로는 비실리콘 물질의 높은 BTBT 누설 전류를 완화하면서 비실리콘 물질의 높은 이동도를 이용할 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 전자 에너지 준위(electron energy level)와 나노시트 FET 내의 위치(position)의 관계를 도시한 에너지 밴드 다이어그램이다. 트랜지스터가 오프(off) 상태에 있는 동안, 전자는 게이트의 가전자 대역(valence band)에서 드레인의 전도 대역으로 밴드 갭(band gap)을 지나 터널링될 수 있고, 이는 BTBT 누설전류를 발생시킨다. 식 1에서 나타나는 바와 같이, 소스-채널 배리어(source-channel barrier)의 크기(EOFF)는 결과적으로 BTBT 누설 전류를 컨트롤할 수 있는 터널링 윈도우(tunneling window) EBTBT를 변조할 수 있다.
식 1:
Figure pat00001
식 1에 나타낸 바와 같이, 전자가 게이트의 가전자 대역에서 드레인의 전도 대역으로 밴드 갭을 지나 터널링되어 BTBT 누설 전류를 발생시킬 수 있는 전자 에너지 대역(EBTBT)은 qVdd, 소스-채널 배리어(EOFF), EG,
Figure pat00002
, 및 EL에 의해 영향을 받을 수 있다. 식 1에서, Vdd는 장치의 동작 전압(operating voltage)이고 (q는 전자 전하(electron charge)이다.), EOFF는 오프 컨디션 하에서 소스-채널의 정전 배리어 높이이고, EG는 밴드갭이고, 반면,
Figure pat00003
과 EL는 k-스페이스의 Η과 L 포인트에서의 전도 밴드 에너지이다. 트랜지스터의 BTBT 누설 전류는 트랜지스터의 EBTBT와 비례할 수 있다. 그러므로 본 발명의 몇몇 실시예에서, 낮은 소스-채널 배리어를 갖는 FET을 포함하는 집적 회로의 일부에서 비실리콘 나노시트 FET을 이용함으로써, BTBT 누설 전류는 코-인테그레이션된 집적 회로 내에서 제한될 수 있다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 회로를 도시한 블럭도이다. 몇몇 실시예에서, 회로(300)는 하나 이상의 플립 플랍(310A-F) 및 하나 이상의 로직 게이트(320A-320L)를 포함할 수 있다. 플립 플랍(310A-F)중 어느 하나는, 트리거링(triggering) 클락 에지(clock edge)에서 각각의 입력을 샘플링 하고, 다음 트리거링 클락 에지까지 각각의 출력에서 샘플링된 값을 유지할 수 있다. 로직 게이트(320A-L)는 논리 함수(logic function)에 따라 하나 이상의 입력에 기초한 값을 출력할 수 있다. 로직 게이트(320A-L)는 논리 함수에 따른 하나 이상의 입력에 기초한 출력 값을 제공하기 위해 복수의 적층된 나노시트 FET(100)을 포함할 수 있다. 몇몇 로직 게이트는 보다 복잡한 논리 함수를 제공하기 위해 결합(combine)될 수 있다. 예를 들어, 플립 플랍(310A)의 입력은, 로직 게이트(320A-H)에 의해 제공된 논리 함수를 통한 플립 플랍(310C-D)의 출력에 기초할 수 있다. 이와 유사하게, 플립 플랍(310B)의 입력은, 예를 들어, 로직 게이트(320I-L)에 의해 제공된 논리 함수를 통한 플립 플랍(310E-F)의 출력에 기초할 수 있다. 다만, 본 발명은 도 3에 도시된 플립 플랍(310A-F) 및 로직 게이트(320A-L)의 특정 배열에 제한되는 것은 아니다.
데이터 경로(Data path)는 출력과 입력 사이의 로직 게이트 시리즈(series of logic gates)를 포함할 수 있다. 예를 들어, 플립 플랍(310C)의 출력에서 플립 플랍(310A)의 입력까지의 데이터 경로는 다섯개의 로직 게이트(320A-E)를 포함할 수 있다. 플립 플랍(310D)의 출력에서 플립 플랍(310A)의 입력까지의 데이터 경로는 네개의 로직 게이트(320E-H)를 포함할 수 있다. 플립 플랍(310E)의 출력에서 플립 플랍(310B)의 입력까지의 데이터 경로는 세개의 로직 게이트(320I-K)를 포함할 수 있다. 플립 플랍(310F)의 출력에서 플립 플랍(310B)의 입력까지의 데이터 경로는 두개의 로직 게이트(320K-L)를 포함할 수 있다. 데이터 경로에 걸친 전파 지연(propagation delay)은 데이터 경로의 로직 게이트 개수(quantity)와 비례할 수 있다. 플립 플랍(310C)의 출력에서 플립 플랍(310A)의 입력까지 데이터 경로의 전파 지연은, 플립 플랍(310D)의 출력에서 플립 플랍(310A)의 입력까지 데이터 경로의 전파 지연보다 길 수 있고, 플립 플랍(310D)의 출력에서 플립 플랍(310A)의 입력까지 데이터 경로의 전파 지연은 플립 플랍(310E)의 출력에서 플립 플랍(310B)의 입력까지 데이터 경로의 전파 지연보다 길 수 있으며, 플립 플랍(310E)의 출력에서 플립 플랍(310B)의 입력까지 데이터 경로의 전파 지연은 플립 플랍(310F)의 출력에서 플립 플랍(310B)의 입력까지 데이터 경로의 전파 지연보다 길 수 있다.
또한, 다른 요소들도 전파 지연에 영향을 줄 수 있다. 예를 들어, 로직 게이트의 복잡도(a complexity of a logic gate)는 게이트에 대한 전파 지연을 증가시킬 수 있으며, 이는 로직 게이트를 포함하는 데이터 경로의 전파 지연을 증가시킬 수 있다. 예를 들어, AND 게이트인 로직 게이트는 인버터인 로직 게이트보다 더 많은 트랜지스터를 포함할 수 있다. 따라서, AND 게이트에 대한 전파 지연은 인터버에 대한 전파 지연보다 더 높을 수 있다. 또한, 전파 지연은 로직 게이트의 트랜지스터 타입에 의해서도 영향을 받을 수 있다. 예를 들어, 비실리콘 나노시트 FET을 포함하는 로직 게이트에 대한 전파 지연은 실리콘 나노시트 FET을 포함하는 등가의 복잡한 로직 게이트에 대한 전파 지연보다 작을 수 있다.
전파 지연은 데이터 경로의 시작에서의 플립 플랍의 출력을 변경시킨 후, 데이터 경로의 끝에서의 플립 플랍의 입력이 유효할 때까지 최대 시간을 결정할 수 있다. 회로(300)의 클락 사이클 시간은 회로(300)의 데이터 경로의 최소 전파 지연보다 짧지 않을 수 있다. 따라서, 회로(300)의 클락 속도는 회로(300)의 데이터 경로의 최대 전파 지연에 의해 제한될 수 있다. 최대 전파 지연을 갖는 회로(300)의 데이터 경로 중 어느 하나는 회로(300)의 임계 속도 경로(critical speed path)로 지칭될 수 있다. 따라서, 임계 속도 경로의 전파 지연의 감소는 회로(300)의 최대 클락 속도를 증가시킬 수 있다. 예를 들어, 몇몇 실시예에서, 회로(300)의 임계 속도 경로는 플립 플랍(310C)의 출력에서 플립 플랍(310A)의 입력까지의 데이터 경로를 포함할 수 있다. 몇몇 실시예에서, 회로(300)의 임계 속도 경로는 플립 플랍(310D)의 출력에서 플립 플랍(310A)의 입력까지의 데이터 경로를 포함할 수 있다. 본 발명의 몇몇 실시예에 따르면, 회로(300)의 임계 속도 경로에 기초한 비실리콘 나노시트 FET 및 실리콘 나노시트 FET의 코-인테그레이션은, 아래에서 더 자세히 논의될 바와 같이, 높은 성능 및 저전력을 갖는 회로(300)를 제공할 수 있다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 실리콘 나노시트 FET과 비실리콘 나노시트 FET을 설명하기 위한 단면도이다. 도 3 및 도4를 참조하면, 몇몇 실시예에서, 실리콘 나노시트 FET(401) 및 비실리콘 나노시트 FET(402)은 회로(300)에 코-인테그레이션 될 수 있다. 다만, 회로(300)는 복수의 실리콘 나노시트 FET(401) 및/또는 복수의 비실리콘 나노시트 FET(402)를 포함할 수 있다. 실리콘 나노시트 FET(401)은 로직 게이트(320A-L)중 어느 하나의 트랜지스터에 상응할 수 있다. 비실리콘 나노시트 FET(402)은 로직 게이트(320A-L)중 다른 어느 하나의 트랜지스터에 상응할 수 있다. 몇몇 실시예에서, 로직 게이트들(320A-L)의 로직 게이트는 하나 이상의 실리콘 나노시트 FET(401) 및 비실리콘 나노시트 FET(402)을 포함할 수 있다.
도 1A-C 및 도4를 참조하면, 아래에서 설명될 차이점들을 제외하고, 실리콘 나노시트 FET(401)은, 도 1A-C의 적층된 나노시트 FET(100)과 실질적으로 유사할 수 있다. 유사한 구성요소의 설명은 간결성을 위해 생략될 수 있다. 예를 들어, 몇몇 실시예에서, 도 1A-1C를 참조하여 위에서 언급한 바와 같이, 실리콘 나노시트 FET(401)은 복수의 나노시트(411)를 포함하는 복수의 수직으로 적층된 채널 패턴을 포함할 수 있다. 또한 실리콘 나노시트 FET(401)은 적층된 나노시트 FET(100)의 복수의 나노시트(110)를 포함하는 복수의 수직으로 적층된 채널 패턴과 유사할 수 있다. 복수의 나노시트(411)중 어느 하나는 실리콘 또는 큰 비중을 차지하는 실리콘(예를 들어 x가 약 0.3 이상인 SixGe1 -x)을 포함할 수 있다. 나아가, 몇몇 실시예에서, 도 1A-1C를 참조하여 위에서 설명한 바와 같이, 실리콘 나노시트 FET(401)은 게이트 유전체 물질(421), 일함수 조정 금속 레이어(431) 및 저 저항 게이트 금속 레이어(441)를 포함하는 게이트 스택을 포함할 수 있다. 또한 실리콘 나노시트 FET(401)은 게이트 유전체 물질(120), 일함수 조정 금속 레이어(130) 및 저 저항 게이트 금속 레이어(140)를 포함하는 게이트 스택과 유사할 수 있다.
이와 유사하게, 아래에서 설명될 차이점들을 제외하고, 비실리콘 나노시트 FET(402)는 도 1A-C의 적층된 나노시트 FET(100)과 실질적으로 유사할 수 있다. 유사한 구성요소의 설명은 간결성을 위해 생략될 수 있다. 예를 들어, 몇몇 실시예에서, 도 1A-1C를 참조하여 위에서 언급한 바와 같이, 비실리콘 나노시트 FET(402)은 복수의 나노시트(412)를 포함하는 복수의 수직으로 적층된 채널 패턴을 포함할 수 있다. 또한, 비실리콘 나노시트 FET(402)은 적층된 나노시트 FET(100)의 복수의 나노시트(110)를 포함하는 복수의 수직으로 적층된 채널 패턴과 유사할 수 있다. 복수의 나노시트(412) 중 어느 하나는 실리콘을 포함하지 않거나, 또는 작은 비중을 차지하는 실리콘을 포함할 수 있다. 예를 들어, 복수의 나노시트(412)중 어느 하나는 InGaAs 및/또는 y가 약 0.3 이하인 SiyGe1 -y를 포함할 수 있다. 나아가, 몇몇 실시예에서, 도 1A-1C를 참조하여 위에서 설명한 바와 같이, 비실리콘 나노시트 FET(402)은 게이트 유전체 물질(422), 일함수 조정 금속 레이어(432) 및 저 저항 게이트 금속 레이어(442)를 포함하는 게이트 스택을 포함할 수 있다. 또한 비실리콘 나노시트 FET(402)은 게이트 유전체 물질(120), 일함수 조정 금속 레이어(130) 및 저 저항 게이트 금속 레이어(140)를 포함하는 게이트 스택과 유사할 수 있다.
몇몇 실시예에서, 복수의 비실리콘 나노시트 FET(402)은 복수의 n-타입 FET 및 복수의 p-타입 FET을 포함할 수 있다. 복수의 n-타입 FET중 어느 하나 및 복수의 p-타입 FET중 어느 하나는 나노시트 FET의 복수개의 상보적인 쌍(a plurality of complementary pairs)을 제공할 수 있다. 몇몇 실시예에서, 복수의 n-타입 FET의 나노시트(412)는 3 내지 5족 반도체를 포함할 수 있다. 예를 들어, 복수의 n-타입 FET의 나노시트(412)는 InGaAs를 포함할 수 있다. 몇몇 실시예에서, 복수의 p-타입 FET의 나노시트(412)는 y가 약 0.3 이하인 SiyGe1 -y를 포함할 수 있다. 몇몇 실시예에서, 복수의 실리콘 나노시트 FET(401)중 어느 하나는, 복수의 p-타입 FET 중 어느 하나 및 복수의 n-타입 FET중 어느 하나의 비실리콘 나노시트 FET(402) 하나에 대한 나노시트의 개수보다 많은, 실리콘 나노시트 FET(401) 하나에 대한 나노시트를 포함할 수 있다. 몇몇 실시예에서, 복수의 n-타입 FET의 나노시트(412)의 상부 및 하부의 면방위각(surface orientation)은 (100)일 수 있다. 몇몇 실시예에서, 복수의 p-타입 FET의 나노시트(412)의 상부 및 하부의 면방위각은 (110)일 수 있다. 몇몇 실시예에서, 복수의 n-타입 FET의 나노시트(412) 및 복수의 p-타입 FET의 나노시트는, 각각 y가 약 0.3 이하인 SiyGe1 -y를 포함할 수 있다. 또한 복수의 n-타입 FET의 나노시트(412)의 상부 및 하부의 면방위각은 (111)일 수 있으며, 복수의 p-타입 FET의 나노시트(412)의 상부 및 하부의 면방위각은 (110)일 수 있다.
몇몇 실시예에서, y가 약 0.3 이하인 SiyGe1 -y을 포함하는 나노시트(412)를 포함하는 비실리콘 나노시트 FET(402) 중 어느 하나의 성능은, 실리콘 나노시트 FET(401) 중 어느 하나의 성능보다 높을 수 있다. 다만, y가 약 0.3 이하인 SiyGe1 -y을 포함하는 나노시트(412)를 포함하는 비실리콘 나노시트 FET(402) 중 어느 하나의 BTBT 누설 전류는, 실리콘 나노시트 FET(401)중 어느 하나의 BTBT 누설 전류보다 많을 수 있다.
몇몇 실시예에서, 비실리콘 나노시트 FET(402)중 어느 하나의 유효 채널 전도 폭에 대한 BTBT 누설전류의 비율은, 실리콘 나노시트 FET(401)중 어느 하나의 유효 채널 전도 폭에 대한 BTBT 누설 전류의 비율보다 클 수 있다.
몇몇 실시예에서, 비실리콘 나노시트 FET(402)중 어느 하나의 유효 채널 전도 폭에 대한 총 누설전류(BTBT 누설전류 포함)의 비율은, 실리콘 나노시트 FET(401)중 어느 하나의 유효 채널 전도 폭에 대한 총 누설 전류의 비율보다 두배 이상 클 수 있다. 몇몇 실시예에서, 비실리콘 나노시트 FET(402)중 어느 하나의 유효 채널 전도 폭에 대한 총 누설전류의 비율은, 실리콘 나노시트 FET(401)중 어느 하나의 유효 채널 전도 폭에 대한 총 누설 전류의 비율보다 다섯배 이상 클 수 있다.
몇몇 실시예에서, 비실리콘 나노시트 FET(402)중 어느 하나의 유효 드라이브 전류(effective drive current), Ieff, 는 실리콘 나노시트 FET(401)중 어느 하나의 유효 드라이브 전류보다 작을 수 있다. 몇몇 실시예에서, 비실리콘 나노시트 FET(402)중 어느 하나의 유효 전도 폭(Weff)은, 실리콘 나노시트 FET(401)중 어느 하나의 유효 전도 폭보다 작을 수 있다. 몇몇 실시예에서, 비실리콘 나노시트 FET(402)중 어느 하나는, 실리콘 나노시트 FET(401)에 대한 나노시트(411)의 수량보다 작은, 비실리콘 나노시트 FET(402)에 대한 나노시트(412)의 수량을 포함할 수 있다. 몇몇 실시예에서, 나노시트(412) 중 어느 하나는 나노시트(411) 중 어느 하나의 폭보다 좁은 폭을 포함할 수 있다.
몇몇 실시예에서, 회로(300)의 비임계 속도 경로(non-critical speed path)와 상응하는 로직 게이트(320A-L)중 어느 하나는, y가 약 0.3 이하인 SiyGe1 -y을 포함하는 나노시트(412)를 포함하는 비실리콘 나노시트 FET(402)을 포함할 수 있다. 또한 회로(300)의 비임계 속도 경로에 상응하는 로직 게이트(320A-L)중 어느 하나는, 실리콘 나노시트 FET(401)중 어느 하나를 포함할 수 있다. 그러므로, 비실리콘 나노시트 FET(402)의 높은 성능은 회로(300)의 임계 속도 경로의 전파 지연을 감소시킬 수 있고, 이에 따라 회로(300)의 최대 클락 속도를 증가시킬 수 있는 반면, 실리콘 나노시트 FET(401)의 낮은 BTBT 누설 전류는 회로(300)의 소비 전력을 감소시킬 수 있다. 따라서, 본 발명의 몇몇 실시예에 따르면, 비실리콘 나노시트 FET(402) 및 실리콘 나노시트 FET(401)의 코-인테그레이션은 높은 성능 및 저 전력을 갖는 회로(300)를 제공할 수 있다.
몇몇 실시예에서, 회로(300)의 몇몇 데이터 경로는 낮은 소스-채널 배리어를 갖는 트랜지스터를 허용할 수 있다. 위에서 설명한 바와 같이, 식 1을 참조하면, 낮은 소스-채널 배리어를 갖는 FET을 포함하는 집적 회로의 일부에서 비실리콘 나노시트 FET을 이용함으로써, BTBT 누설 전류는 코-인테그레이션된 집적 회로내에서 제한될 수 있다. 그러므로, 본 발명의 몇몇 실시예에 따르면, 낮은 소스-채널 배리어를 갖는 FET을 포함하는 회로(300)의 임계 속도 경로는, y가 약 0.3 이하인 SiyGe1-y을 포함하는 나노시트(412)를 포함하는 비실리콘 나노시트 FET(402) 중 어느 하나를 포함할 수 있다. 예를 들어, 몇몇 실시예에서, 낮은 소스-채널 배리어 높이는 (SLVT장치에 대해서)250mV이하일 수 있다. 몇몇 실시예에서, 낮은 소스-채널 배리어 높이는 BTBT 누설 전류를 제한할 수 있다. 예를 들어, 낮은 소스-채널 배리어 높이는 BTBT 누설 전류를 종래의 서브-문턱 누설 전류(conventional sub-threshold leakage current)이하로 제한할 수 있다. 여기서, 서브-문턱 누설 전류는 대역간 터널링 유도 전류로부터 큰 영향을 받지 않는 총 누설 전류이다. 그러므로, 비실리콘 나노시트 FET(402)은 BTBT누설 전류 때문에, 집적 회로의 소비 전력을 크게 증가시키지 않고, 집적 회로의 성능을 향상시키기 위해 이용될 수 있다.
몇몇 실시예에서, 회로(300)의 몇몇 데이터 경로는 낮은 소스-채널 배리어를 형성하기 위해 더 낮은 문턱 전압(VT) 에서 동작할 수 있다. 예를 들어, 비실리콘 나노시트 FET(402)은 낮은 전압(LVT) 및/또는 매우 낮은 전압(SLVT) FET을 포함할 수 있다. 비실리콘 나노시트 FET(402)의 일함수 조정 금속 레이어(432)는 비실리콘 나노시트 FET(402) 중 어느 하나의 충분히 낮은 각각의 문턱 전압을 가능하게 하도록 구성될 수 있다. 비실리콘 나노시트 FET(402) 중 어느 하나의 문턱 전압은 실리콘 나노시트 FET(401) 중 어느 하나의 문턱 전압보다 낮을 수 있다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 실리콘 나노시트 FET과 비실리콘 나노시트 FET을 설명하기 위한 단면도이다. 도 4 및 도 5를 참조하면, 아래에서 설명될 차이점들을 제외하고, 실리콘 나노시트 FET(501)은 도 4의 실리콘 나노시트 FET(401)과 실질적으로 유사할 수 있고, 비실리콘 나노시트 FET(502)는 도 4의 비실리콘 나노시트 FET(402)와 실질적으로 유사할 수 있다. 유사한 구성요소의 설명은 간결성을 위해 생략될 수 있다.
예를 들어, 몇몇 실시예에서, 도 4를 참조하여 위에서 설명한 바와 같이, 실리콘 나노시트 FET(501)은 복수의 나노시트(511)를 포함하는 복수의 수직으로 적층된 채널 패턴을 포함할 수 있다. 또한 실리콘 나노시트 FET(501)은 실리콘 나노시트 FET(401)의 복수의 나노시트(411)를 포함하는 복수의 수직으로 적층된 채널 패턴과 유사할 수 있다. 나아가, 몇몇 실시예에서, 도4를 참조하여 위에서 언급한 바와 같이, 실리콘 나노시트 FET(501)은 게이트 유전체 물질(521), 일함수 조정 금속 레이어(531) 및 저 저항 게이트 금속 레이어(541)를 포함하는 게이트 스택을 포함할 수 있다. 또한 실리콘 나노시트 FET(501)은 게이트 유전체 물질(421), 일함수 조정 금속 레이어(431) 및 저 저항 게이트 금속 레이어(441)를 포함하는 게이트 스택과 유사할 수 있다.
유사하게, 몇몇 실시예에서, 도 4를 참조하여 위에서 설명한 바와 같이, 비실리콘 나노시트 FET(502)은 복수의 나노시트(512)를 포함하는 복수의 수직으로 적층된 채널 패턴을 포함할 수 있다. 또한 비실리콘 나노시트 FET(502)은 비실리콘 나노시트 FET(402)의 복수의 나노시트(412)를 포함하는 복수의 수직으로 적층된 채널 패턴과 유사할 수 있다. 나아가, 몇몇 실시예에서, 도4를 참조하여 위에서 언급한 바와 같이, 비실리콘 나노시트 FET(502)은 게이트 유전체 물질(522), 일함수 조정 금속 레이어(532) 및 저 저항 게이트 금속 레이어(542)를 포함하는 게이트 스택을 포함할 수 있다. 또한 비실리콘 나노시트 FET(502)은 게이트 유전체 물질(422), 일함수 조정 금속 레이어(432) 및 저 저항 게이트 금속 레이어(442)를 포함하는 게이트 스택과 유사할 수 있다.
몇몇 실시예에서, 회로(300)은 복수의 실리콘 나노시트 FET(501) 및 복수의 비실리콘 나노시트 FET(502)을 포함할 수 있다. 몇몇 실시예에서, 비실리콘 나노시트 FET의 낮은 소스-채널 배리어는 비실리콘 나노시트 FET(502)중 어느 하나의 두꺼운 나노시트(512)를 사용하도록 할 수 있다. 예를 들어, 비실리콘 나노시트 FET(502) 중 어느 하나의 나노시트(512)의 두께는, 실리콘 나노시트 FET(501) 중 어느 하나의 나노시트(511)의 두께보다 두꺼울 수 있다. 몇몇 실시예에서, 비실리콘 나노시트 FET(502) 중 어느 하나의 나노시트(512)의 두께는, 비실리콘 나노시트 FET(402) 중 어느 하나의 나노시트(412)의 임계 두께(critical thickness)보다 두꺼울 수 있다. 여기에 사용된, "임계 두께"는, 캐리어 이동도 및 FET 성능이 실질적으로 감소되는 두께를 의미한다. 몇몇 실시예에서, InGaAs를 포함하는 나노시트(412)의 임계 두께는, 약 6nm에서 10nm범위내 일 수 있고, 더 구체적으로는 약 7nm에서 10nm범위내 일 수 있다.
몇몇 실시예에서, 비실리콘 나노시트 FET(502) 중 어느 하나의 나노시트(512)의 두께는, 다른 비실리콘 나노시트 FET(502) 중 어느 하나의 나노시트(512)의 두께와 상이할 수 있다. 예를 들어, 복수의 비실리콘 나노시트 FET(502)의 제1 서브세트(subset)중 어느 하나의 나노시트(512)는 제1 두께를 가질 수 있고, 제1 두께는 복수의 비실리콘 나노시트 FET(502)의 제2 서브세트 중 어느 하나의 제2 두께보다 두꺼울 수 있다. 제1 두께와 제2 두께간 차이는, 문턱 전압(VT), 캐리어 이동도 및 복수의 비실리콘 나노시트 FET(502)중 어느 하나의 제1 서브세트의 유효 드라이브 전류 중 적어도 어느 하나에 실질적으로 큰 영향을 미칠 수 있다.
도 6A를 참조하면, 이는 본 발명의 일 실시예에 따른 비실리콘 나노시트 FET을 설명하기 위한 단면도이다. 도 4 및 도 6A를 참조하면, 아래에서 설명될 차이점들을 제외하고, 비실리콘 나노시트 FET(601)은 도 4의 비실리콘 나노시트 FET(402)와 실질적으로 유사할 수 있다. 유사한 구성요소의 설명은 간결성을 위해 생략될 수 있다.
예를 들어, 몇몇 실시예에서, 도 4를 참조하여 위에서 언급한 바와 같이, 비실리콘 나노시트 FET(601)은 복수의 나노시트(611)를 포함하는 복수의 수직으로 적층된 채널 패턴을 포함할 수 있다. 또한 비실리콘 나노시트 FET(601)은 비실리콘 나노시트 FET(402)의 복수의 나노시트(412)를 포함하는 복수의 수직으로 적층된 채널 패턴과 유사할 수 있다. 예를 들어, 복수의 나노시트(611)는 실리콘을 포함하지 않을 수 있고, 또는 30% 이하의 실리콘을 포함할 수도 있다. 도 4를 참조하여 위에서 설명한 바와 같이, 비실리콘 나노시트 FET(601)은 게이트 유전체 물질(621), 일함수 조정 금속 레이어(631) 및 저 저항 게이트 금속 레이어(641)를 포함하는 게이트 스택을 포함할 수 있다. 또한 비실리콘 나노시트 FET(601)은 게이트 유전체 물질(422), 일함수 조정 금속 레이어(432) 및 저 저항 게이트 금속 레이어(442)를 포함하는 게이트 스택과 유사할 수 있다.
몇몇 실시예에서, 집적 회로는 복수의 비실리콘 나노시트 FET(601)을 포함할 수 있다. 도 3 및 도 6A를 참조하면, 몇몇 실시예에서, 회로(300)의 비임계 속도 경로에 상응하는 로직 게이트(320A-L)중 어느 하나는, 비실리콘 나노시트 FET(601) 중 어느 하나를 포함할 수 있다. 몇몇 실시예에서, 게이트가 적재된 회로(gate loaded circuit)는 복수의 비실리콘 나노시트 FET(601)중 어느 하나를 포함할 수 있다. 게이트가 적재된 회로는, 게이트가 적재된 회로의 총 커패시턴스의 약 50%보다 큰 FEOL(front-end-of-line) 커패시턴스를 갖는 복수의 로직 게이트를 포함할 수 있다. 몇몇 실시예에서, 게이트가 적재된 회로는, 게이트가 적재된 회로의 총 커패시턴스의 약 60%보다 큰 FEOL 커패시턴스를 갖는 복수의 로직 게이트를 포함할 수 있다. 게이트가 적재되지 않은 회로(non-gate loaded circuit)는 복수의 실리콘 나노시트 FET(401)중 어느 하나를 포함할 수 있다. 게이트가 적재되지 않은 회로는, 게이트가 적재되지 않은 회로의 총 커패시턴스의 약 50%보다 작은 FEOL 커패시턴스를 포함할 수 있다. 몇몇 실시예에서, 게이트가 적재되지 않은 회로는, 게이트가 적재되지 않은 회로의 총 커패시턴스의 약 60%보다 작은 FEOL 커패시턴스를 포함할 수 있다.
도 3, 도4 및 도 6A를 참조하면, 몇몇 실시예에서, 복수의 실리콘 나노시트 FET(401)은, (비실리콘 나노시트 FET(601)에 비해) 실리콘 나노시트 FET(401)의 낮은 성능이, 칩 전체의 성능을 해치지 않도록 하기 위한 칩 상의 경로(path)에서 사용될 수 있다. 실리콘 나노시트 FET(401)은, 실리콘 나노시트 FET(401)의 나노시트(411)의 수평 레이어의 개수가 비실리콘 나노시트 FET(601)의 나노시트(611)의 수평 레이어의 개수보다 크고, 실리콘 나노시트 FET(401)의 문턱 전압(VT)이 비실리콘 나노시트 FET(601)의 문턱 전압보다 큰 MOL(middle-of-the-line)이 적재된 회로(MOL loaded circuit) 및/또는 BEOL(back-end-of-line)에 사용될 수 있다. BEOL이 적재된 회로는 BEOL이 적재된 회로의 총 커패시턴스의 약50% 보다 큰 BEOL커패시턴스를 갖는 복수의 로직 게이트를 포함할 수 있다. 몇몇 실시예에서, BEOL이 적재된 회로는, BEOL이 적재된 회로의 총 커패시턴스의 약60%보다 큰 BEOL 커패시턴스를 갖는 복수의 로직 게이트를 포함할 수 있다.
몇몇 실시예에서, 복수의 나노시트(611) 중 어느 하나는 InGaAs를 포함할 수 있다. 도 5 및 도 6A를 참조하면, 복수의 나노시트(611) 중 어느 하나의 두께는 복수의 나노시트(512) 중 어느 하나의 두께보다 얇을 수 있다. 몇몇 실시예에서, 나노시트(611) 중 어느 하나의 두께는, 나노시트(611)의 임계 두께보다 얇을 수 있다. 몇몇 실시예에서, 비실리콘 나노시트 FET(601)의 나노시트(611)가 얇게되기 때문에, 비실리콘 나노시트 FET(601)의 성능은 비실리콘 나노시트 FET(502) 중 어느 하나의 성능보다 낮을 수 있다. 다만, 비실리콘 나노시트 FET(601) 중 어느 하나의 BTBT 누설 전류는 실리콘 나노시트 FET(502) 중 어느 하나의 BTBT 누설 전류보다 적을 수 있다.
도 6B를 참조하면, 이는 본 발명의 일 실시예에 따른 비실리콘 나노시트 FET을 설명하기 위한 단면도이다 도 4 및 도 6B를 참조하면, 아래에서 설명될 차이점들을 제외하고, 비실리콘 나노시트 FET(602)은 도 4의 비실리콘 나노시트 FET(402)와 실질적으로 유사할 수 있다. 유사한 구성요소의 설명은 간결성을 위해 생략될 수 있다.
예를 들어, 몇몇 실시예에서, 도 4를 참조하여 위에서 언급한 바와 같이, 비실리콘 나노시트 FET(602)은 복수의 나노시트(612)를 포함하는 복수의 수직으로 적층된 채널 패턴을 포함할 수 있다. 또한 비실리콘 나노시트 FET(602)은 비실리콘 나노시트 FET(402)의 복수의 나노시트(412)를 포함하는 복수의 수직으로 적층된 채널 패턴과 유사할 수 있다. 몇몇 실시예에서, 복수의 나노시트(612) 중 어느 하나는, 작은 비중을 차지하는 실리콘 (예를 들어 y가 약 0.3이하인 SiyGe1 -y)을 포함할 수 있다. 몇몇 실시예에서, 도 4를 참조하여 위에서 설명한 바와 같이, 비실리콘 나노시트 FET(602)은 게이트 유전체 물질(622), 일함수 조정 금속 레이어(632) 및 저 저항 게이트 금속 레이어(642)를 포함하는 게이트 스택을 포함할 수 있다. 또한 비실리콘 나노시트 FET(602)은 게이트 유전체 물질(422), 일함수 조정 금속 레이어(432) 및 저 저항 게이트 금속 레이어(442)를 포함하는 게이트 스택과 유사할 수 있다. 몇몇 실시예에서, 비실리콘 나노시트 FET(602)은 트리-게이트 나노시트 FET(tri-gate nanosheet FET)일 수 있다. 즉, 게이트 스택은 나노시트(612) 일부의 삼면(three sides)을 둘러 쌀 수 있다. 몇몇 실시예에서, 유전체 레이어(622), 일함수 조정 금속 레이어(632) 및 저 저항 게이트 금속 레이어(542)는 나노시트(612)의 오직 삼면만을 둘러 쌀 수 있다. 몇몇 실시예에서, 비실리콘 나노시트 FET(602)는 나노시트(612) 중 수평방향으로 인접한 나노시트들 사이에 위치하는 유전체 인터페이스(652)를 포함할 수 있다. 예를 들어, 유전체 인터페이스(652)는 나노시트(612) 중 수평방향으로 인접한 나노시트들 사이에 위치하는 내부 표면 상에 있을 수 있다.
몇몇 실시예에서, 집적 회로는 복수의 비실리콘 나노시트 FET(602)을 포함할 수 있다. 도 3 및 도 6B를 참조하면, 몇몇 실시예에서, 회로(300)의 비임계적 속도 경로에 상응하는 로직 게이트(320A-L)중 어느 하나는, 비실리콘 나노시트 FET(602)중 어느 하나를 포함할 수 있다. 몇몇 실시예에서, 게이트가 적재된 회로는 복수의 비실리콘 나노시트 FET(602)중 어느 하나를 포함할 수 있다. 게이트가 적재된 회로는, 게이트가 적재된 회로의 총 커패시턴스의 약 50%보다 큰 FEOL(front-end-of-line) 커패시턴스를 갖는 복수의 로직 게이트를 포함할 수 있다. 몇몇 실시예에서, 게이트가 적재된 회로는, 게이트가 적재된 회로의 총 커패시턴스의 약 60%보다 큰 FEOL(front-end-of-line) 커패시턴스를 갖는 복수의 로직 게이트를 포함할 수 있다. 게이트가 적재되지 않은 회로는 복수의 실리콘 나노시트 FET(401)중 어느 하나를 포함할 수 있다. 게이트가 적재되지 않은 회로는, 게이트가 적재되지 않은 회로의 총 커패시턴스의 약 50%보다 작은 FEOL 커패시턴스를 포함할 수 있다. 몇몇 실시예에서, 게이트가 적재되지 않은 회로는, 게이트가 적재되지 않은 회로의 총 커패시턴스의 약 60%보다 작은 FEOL 커패시턴스를 포함할 수 있다.
도 7을 참조하면, 이는 본 발명의 일 실시예에 따른 집적 회로의 제조 방법을 설명하기 위한 순서도이다. 집적 회로의 제조 방법은 도 4의 비실리콘 나노시트 FET(402) 및 실리콘 나노시트 FET(401)을 참조하여 설명될 것이다. 또한, 몇몇 실시예에서 설명된 집적 회로의 제조 방법은, 본 발명의 다른 실시예에 따라 도 5-6B의 나노시트 FET의 하나 이상을 생산할 수 있다.
도 4 및 도 7을 참조하면, 몇몇 실시예에서, 집적 회로의 제조 방법은 채널 물질(channel material)을 증착하는 단계(710)를 포함할 수 있다. 채널 물질을 증착하는 단계는, 희생 전도 재료(sacrificial conduction material)에 의해 산재된 전도 채널 물질의 적층된 레이어별 증착(stacked layer-by-layer deposition)을 포함할 수 있다. 몇몇 실시예에 따르면, 채널 물질을 증착하는 단계는 비실리콘 나노시트 FET 및 실리콘 나노시트 FET을 위해 개별적으로 수행될 수 있다.
몇몇 실시예에서, 비실리콘 나노시트 FET을 위한 전도 채널 물질은, InGaAs물질인 경우에, 실리콘 나노시트 FET을 위한 전도 채널 물질의 두께보다 두꺼운 두께로 증착될 수 있다. 몇몇 실시예에서, 비실리콘 나노시트 FET의 전도 채널 물질은, Ge(혹은 SiGe)물질인 경우에, 실리콘 나노시트 FET의 두께와 같은 두께가 될 수 있다. 몇몇 실시예에서, 채널 물질을 증착하는 단계는, 임계 두께 이상의 두께(예를 들어 InGaAs의 경우는 약 7nm 이상)로 채널 물질을 증착하는 것을 포함할 수 있고, 이 두께는 충분히 높은 이동도와 성능을 발휘하도록 하는 두께이다. 몇몇 실시예에서, 채널 물질을 증착하는 단계는, 임계 두께 이하의 두께(예를 들어 InGaAs의 경우는 약 7nm 이하)로 채널 물질을 증착하는 것을 포함할 수 있고, 이 두께는 낮은 BTBT 누설 전류를 발생시킬 수 있는 두께이다. 몇몇 실시예에서, 비실리콘 FET을 위한 전도 물질은 임계 속도 경로로 정의되는 집적 회로의 영역 내에 형성될 수 있다. 실리콘 나노시트 FET을 위한 전도 채널 물질의 증착 레이어(layer depositions)의 개수는, 비실리콘 나노시트 FET을 위한 전도 채널 물질의 증착 레이어의 개수보다 클 수 있다. 보호 마스킹 레이어의 세트(A set of protective masking layers)는, 실리콘 나노시트 FET을 위한 nFET 및 pFET의 적층된 레이어를 독립적으로 형성하는데 사용될 수 있다. 또한, 보호 마스킹 레이어의 세트는 비실리콘 나노시트 FET을 위한 nFET 및 pFET의 적층된 레이어를 독립적으로 형성하는데 사용될 수 있다. 이와 유사하게, 집적 회로의 제조 방법에서 하나 이상의 남아있는 단계는, 각 FET의 타입(n-타입 및 p-타입) 및/또는 실리콘 나노시트 FET 및 비실리콘 나노시트 FET을 위해 별개로 수행될 수 있다.
집적 회로의 제조 방법은 마스킹(masking) 및 식각(etching) 단계(720)를 포함할 수 있다. 마스킹 및 식각은, 각 수평 평면에서, 각 나노시트 사이의 수평 간격(horizontal spacing) 및 각 나노시트의 폭을 정의하기 위한 소정의 크리(dimension)로 적층된 레이어를 식각 및 패터닝(patterning) 하는 단계를 포함할 수 있다. 몇몇 실시예에서, 각 나노시트의 길이는 또한 이 단계에서 정의될 수 있으나, 몇몇 실시예에서는 다른 단계에서 정의될 수 있다. 단일 마스크와 이를 이용한 식각, 또는 복수의 마스크와 이를 이용한 식각은, 각 수평 평면에서 나노시트 사이의 간격 및 폭을 정의하는데 사용될 수 있다. 몇몇 실시예에서, 희생 물질(sacrificial material) 또는 전도 채널 물질(the conduction channel material)에 대해 선택적이지 않은 식각, 예를 들어 건식 식각(dry etch), 이 이용될 수 있다. 몇몇 실시예에서, 희생 물질 및 전도 채널 물질 각각을 선택적으로 식각하기 위한 서로 다른 식각 가스 화학물질을 사용하는 다중-식각 프로세스가 이용될 수 있다.
집적 회로의 제조 방법은 더미게이트를 형성하는 단계(730), 스페이서를 형성하는 단계(740), 유전체 물질을 증착하는 단계(750), 더미게이트를 제거하는 단계(760) 및 희생 물질을 제거하는 단계(770)를 포함할 수 있다. 몇몇 실시예에서, 희생 물질을 제거하는 단계는 습식 식각 프로세스 및/또는 습식/건식 식각의 조합을 포함할 수 있다. 집적 회로 제조 방법의 결과로 얻어진 전도 채널 나노시트는 더미게이트 제거 후 남아있는 스페이서에 의해 지지될 수 있다. 이 점에서, 나노시트의 수평 레이어 사이의 수직 간격 및 각 수평 레이어에서의 나노시트 사이의 수평 간격은, 수직 간격과 상이하거나 동일하도록 선택된 수평 간격으로 완전히 정의될 수 있다. 몇몇 실시예에서, 수평 및 수직 간격은 같을 수 있다.
집적 회로의 제조 방법은, 제거된 더미게이트 영역내에 게이트 스택을 증착하는 단계(760)를 포함할 수 있다. 몇몇 실시예에서, 게이트 스택은 ALD(atomic-layer deposition) 프로세스를 포함하는 수단에 의해 증착될 수 있다. 게이트 스택 물질은 분리된 나노시트 일부에 노출된 표면에 균일하게(uniformly) 형성될 수 있다. 게이트 스택은 게이트 유전체 및 게이트 금속을 포함할 수 있다. 몇몇 실시예에서, 게이트 금속은 일함수 조정 금속 및 저 저항 캐핑 금속(low resistance capping metal)을 포함할 수 있다. 몇몇 실시예에서, 비실리콘 나노시트 FET을 위한 일함수 조정 금속은 (예를 들어, Ge 전도 채널 물질인 경우), Ge 나노시트 FET를 포함할 수 있다. Ge 나노시트 FET을 낮은 소스-채널 배리어를 형성하기 위해 충분히 낮은 문턱 전압(VT)을 갖는 SLVT(super-low threshold voltage) 또는 LVT(low threshold voltage)장치를 포함할 수 있고, 이를 통해 Ge 나노시트 FET은 낮은 BTBT전류를 갖을 수 있다. 몇몇 실시예에서, (실리콘에 비해) 두꺼운 InGaAs 전도 채널 금속을 포함하는 비실리콘 나노시트 FET을 위한 일함수 조정 금속은, InGaAs 나노시트 FET이 낮은 BTBT전류를 갖도록 낮은 소스-채널 배리어를 형성하기 위해 충분히 낮은 문턱 전압(VT)을 갖는 SLVT(super-low threshold voltage) 또는 LVT(low threshold voltage)장치로 선택될 수 있다. 몇몇 실시예에서, 실리콘 나노시트 FET을 위한 일함수 조정 금속은, 낮은 Ioff (nA/um)를 갖는 실리콘 나노시트 FET이 비실리콘 나노시트 FET보다 높은 VT를 가질 수 있도록 선택될 수 있다.
집적 회로의 제조 방법은 집적 회로의 나머지 부분의 형성을 완료하는 단계(790)를 포함할 수 있다. 집적 회로의 나머지 부분의 형성을 완료하는 단계는 제거된 더미게이트 영역, 컨택 형성 및 BEOL 형성에서 오직 게이트 금속을 활성화 하기 위한 하나 이상의 화학적-물리적 평탄화를 포함할 수 있다. 실리콘 및 비실리콘 나노시트 FET에 관한 몇몇 실시예에서, 실리콘 나노시트 FET은 낮은 Ioff, 높은 VT 및 다수의 전도 채널 레이어를 가질 수 있다. 몇몇 실시예에서, Ge를 포함하는 비실리콘 나노시트 FET은 낮은 소스-채널 배리어를 가질 수 있다. 몇몇 실시예에서, InGaAs를 포함하는 비실리콘 나노시트 FET은 실리콘 나노시트 FET보다 두꺼운 전도 채널 물질을 가질 수 있다. 몇몇 실시예에서, 비실리콘 나노시트 FET은 집적 회로의 임계 속도 경로에 형성될 수 있다. 비실리콘 나노시트 FET 및 실리콘 나노시트 FET의 코-인테그레이션은 저전력 및 칩의 높은 집적 회로 성능을 가능하게 할 수 있다.
도 6B 및 도 7을 참조하면, 몇몇 실시예에서, 집적 회로 제조 방법은 도 6B에 도시된 바와 같이 비실리콘 나노시트 FET(602)을 형성할 수 있다. 예를 들어, 마스킹 및 식각(720)은 각 수평 레이어에서 두개의 나노시트를 정의하기 위한 슬롯(slot)을 패터닝 및 식각 하는 것을 포함할 수 있고, 희생 물질의 언더컷 전에 슬롯을 채우기 위한 유전체의 에치 백(etch back) 및 증착하는 것을 포함할 수 있다. 유전체는 나노시트의 내측 에지(inner edge)를 따라 형성될 수 있다. 유전체는 하이 K 유전체 물질(high K dielectric material)을 포함할 수 있다. 나노시트의 내측 에지(내측 표면, inner surface)에 대한 유전체 물질의 인터페이스는, 동일 나노시트의 다른 에지(표면)에 대한 유전체 물질의 인터페이스와 상이하거나, 그보다 약(poor)할 수 있다. 예를 들어, 나노시트의 내측 에지를 따라 형성된 인터페이스는, 내부 에지를 따른 나노시트의 패시베이션(passivation)이 상이하기 때문에, 인근 캐리어들에 대해 재결합 중심(recombination center)으로서의 역할을 하는, 단글링 본드와 인터페이스 상태를 더 많이 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 적층된 나노시트 FET
105s: 소스 영역
105d: 드레인 영역
110,411,412,511,512,611,612: 나노시트
120,421,422,521,522,621,622: 게이트 유전체 물질
130,431,432,531,532,631,632: 일함수 조정 금속 레이어
140, 441, 442,541,542,641,642: 저 저항 게이트 금속 레이어
150: 기판
310A-F: 플립 플랍
320A-320L: 로직 게이트
401,501: 실리콘 나노시트 FET
402,502,601,602: 비실리콘 나노시트 FET
652: 유전체 인터페이스

Claims (20)

  1. 복수의 제1 나노시트 FET(field-effect transistor; 이하 FET); 및
    복수의 제2 나노시트 FET을 포함하되,
    상기 복수의 제1 나노시트 FET 중 어느 하나의 제1 나노시트 FET의 나노시트는 30% 이하의 Si를 포함하고, 상기 복수의 제1 나노시트 FET은 임계 속도 경로(critical speed path)를 정의하고,
    상기 복수의 제2 나노시트 FET 중 어느 하나의 제2 나노시트 FET의 나노시트는 30% 이하의 Si를 포함하고, 상기 복수의 제2 나노시트 FET은 비임계 속도 경로(non-critical speed path)를 정의하고,
    상기 어느 하나의 제1 나노시트 FET은, 상기 어느 하나의 제2 나노시트 FET의 속도보다 더 빠른 속도를 갖는 집적 회로.
  2. 제 1항에 있어서,
    상기 어느 하나의 제1 나노시트 FET은 문턱 전압 이하에서, 소스에서 채널까지의 장벽 높이(barrier height)를 포함하되, 상기 문턱 전압은 대역간 터널링 유도 전류(band-to-band tunneling induced current)를 제한하고, 상기 어느 하나의 제1 나노시트 FET의 총 누설 전류는 상기 대역간 터널링 유도 전류로부터 영향을 받지 않는 집적 회로.
  3. 제 2항에 있어서,
    상기 어느 하나의 제1 나노시트 FET의 나노시트의 두께는, 상기 어느 하나의 제1 나노시트 FET의 나노시트의 임계 두께(critical thickness)보다 두꺼운 집적 회로.
  4. 제 1항에 있어서,
    상기 비임계 속도 경로에 복수의 제3 나노시트 FET을 더 포함하되,
    상기 복수의 제3 나노시트 FET 중 어느 하나의 제3 나노시트 FET의 나노시트는 30% 이하의 Si를 포함하고,
    상기 어느 하나의 제2 나노시트 FET은, 상기 어느 하나의 제2 나노시트 FET의 총 커패시턴스의 50% 이하인 제1 FEOL(front-end-of-line) 커패시턴스를 포함하고,
    상기 어느 하나의 제3 나노시트 FET은, 상기 어느 하나의 제3 나노시트 FET의 총 커패시턴스의 50%보다 큰 제2 FEOL 커패시턴스를 포함하는 집적 회로.
  5. 제 4항에 있어서,
    상기 어느 하나의 제3 나노시트 FET의 나노시트는 70% 이상의 Ge를 포함하고,
    상기 어느 하나의 제3 나노시트 FET은, 상기 복수의 제3 나노시트 FET의 나노시트 중 어느 하나의 나노시트 일부의 삼면을 둘러싸는(surrounding) 게이트를 포함하는 집적 회로.
  6. 제 5항에 있어서,
    상기 어느 하나의 제3 나노시트 FET의 나노시트는, 수평방향으로 인접한 상기 어느 하나의 제3 나노시트 FET의 나노시트 사이에 위치하는 내부 표면(inner surface)을 포함하고,
    상기 어느 하나의 제3 나노시트 FET은, 상기 어느 하나의 제3 나노시트 FET의 나노시트의 내부 표면상에 위치하는 유전체 인터페이스(dielectric interface)를 더 포함하는 집적 회로.
  7. 제 4항에 있어서,
    상기 어느 하나의 제3 나노시트 FET의 나노시트는 InGaAs를 포함하고,
    상기 어느 하나의 제3 나노시트 FET은, 상기 복수의 제3 나노시트 FET의 나노시트 중 어느 하나의 나노시트 일부의 삼면을 둘러싸는(surrounding) 게이트를 포함하는 집적 회로.
  8. 제 7항에 있어서,
    상기 어느 하나의 제3 나노시트 FET의 나노시트는, 수평방향으로 인접한 상기 어느 하나의 제3 나노시트 FET의 나노시트 사이에 위치하는 내부 표면을 포함하고,
    상기 어느 하나의 제3 나노시트 FET은, 상기 어느 하나의 제3 나노시트 FET의 나노시트의 내부 표면상에 위치하는 유전체 인터페이스를 더 포함하는 집적 회로.
  9. 제 4항에 있어서,
    상기 어느 하나의 제3 나노시트 FET의 나노시트는 InGaAs를 포함하고,
    상기 어느 하나의 제3 나노시트 FET의 나노시트 두께는,
    상기 어느 하나의 제3 나노시트 FET의 나노시트의 조성물의 임계 두께보다 얇은 집적 회로.
  10. 제 1항에 있어서,
    상기 어느 하나의 제1 나노시트 FET의 유효 채널 전도 폭(effective channel conduction width)에 대한 누설 전류(leakage current)의 제1 비율은,
    상기 어느 하나의 제2 나노시트 FET의 유효 채널 전도 폭에 대한 누설 전류의 제2 비율보다 큰 집적 회로.
  11. 제 10항에 있어서,
    상기 어느 하나의 제1 나노시트 FET의 제1 유효 드라이브 전류(effective drive current; Ieff)는 상기 어느 하나의 제2 나노시트 FET의 제2 유효 드라이브 전류보다 작은 집적 회로.
  12. 제 11항에 있어서,
    상기 어느 하나의 제1 나노시트 FET의 제1 유효 채널 전도 폭(effective channel conduction width)은, 상기 어느 하나의 제2 나노시트 FET의 제2 유효 채널 전도 폭보다 작은 집적 회로.
  13. 제 12항에 있어서,
    상기 어느 하나의 제1 나노시트 FET은 하나의 FET에 대한 나노시트의 제1 수량(first quantity)을 포함하고,
    상기 어느 하나의 제2 나노시트 FET은, 하나의 상기 FET에 대한 나노시트의 제2 수량(second quantity)을 포함하되,
    상기 제2 수량은 상기 제1 수량보다 큰 집적 회로.
  14. 제 12항에 있어서,
    상기 어느 하나의 제1 나노시트 FET의 나노시트는 제1 폭을 포함하고,
    상기 어느 하나의 제2 나노시트 FET의 나노시트는 제2 폭을 포함하되,
    상기 제2 폭은 상기 제1 폭보다 큰 집적 회로.
  15. 제 11항에 있어서,
    상기 어느 하나의 제1 나노시트 FET은 제1 문턱전압(VT)을 포함하고,
    상기 어느 하나의 제2 나노시트 FET은 제2 문턱 전압을 포함하되,
    상기 제2 문턱전압은 상기 제1 문턱전압보다 큰 집적 회로.
  16. 제 15항에 있어서,
    상기 복수의 제1 나노시트 FET은, 나노시트 FET의 복수의 상보적인 쌍(complementary pairs)을 제공하는 복수의 n-타입 FET 및 복수의 p-타입 FET을 각각 포함하되,
    상기 복수의 n-타입 FET 중 어느 하나의 n-타입 FET은, 나노시트의 수평 레이어의 제1 수량을 포함하고,
    상기 어느 하나의 n-타입 FET의 나노시트는 3 내지 5족 반도체 물질 포함하고,
    상기 복수의 p-타입 FET 중 어느 하나의 p-타입 FET은, 나노시트의 수평 레이어의 제2 수량을 포함하고,
    상기 어느 하나의 p-타입 FET의 나노시트는 70% 이상의 Ge를 포함하고,
    상기 어느 하나의 제2 나노시트 FET은, 상기 어느 하나의 제2 나노시트 FET의 나노시트의 수평 레이어의 제3 수량을 포함하고,
    상기 제3 수량은 상기 제1 수량보다 크고,
    상기 제3 수량은 상기 제2 수량보다 큰 집적 회로.
  17. 제 1항에 있어서,
    상기 복수의 제1 나노시트 FET은 복수의 n-타입 FET 및 복수의 p-타입 FET을 포함하되,
    상기 복수의 n-타입 FET중 어느 하나의 n-타입 FET의 나노시트는 InGaAs를 포함하고,
    상기 복수의 p-타입 FET중 어느 하나의 p-타입 FET의 나노시트는 70% 이상의 Ge를 포함하는 집적 회로.
  18. 제 1항에 있어서,
    상기 복수의 제2 나노시트 FET은 복수의 n-타입 FET 및 복수의 p-타입 FET을 포함하되,
    상기 복수의 n-타입 FET 중 어느 하나의 n-타입 FET의 나노시트의 상부 및 하부의 면방위각(surface orientation)은 (100)이고,
    상기 복수의 p-타입 FET 중 어느 하나의 p-타입 FET의 나노시트의 상부 및 하부의 면방위각(surface orientation)은 (110)인 집적 회로.
  19. 제 1항에 있어서,
    상기 어느 하나의 제1 나노시트 FET의 나노시트는 70% 이상의 Ge를 포함하고,
    상기 복수의 제1 나노시트 FET은 복수의 n-타입 FET 및 복수의 p-타입 FET을 포함하고,
    상기 복수의 n-타입 FET 중 어느 하나의 n-타입 FET의 나노시트의 상부 및 하부의 면방위각은 (111)이고,
    상기 복수의 p-타입 FET 중 어느 하나의 p-타입 FET의 나노시트의 상부 및 하부의 면방위각은 (110)인 집적 회로.
  20. 제 1항에 있어서,
    상기 복수의 제1 나노시트 FET의 제1 서브세트(subset)의 제1 두께는 상기 복수의 제1 나노시트 FET의 제2 서브세트의 제2 두께와 상이하고,
    상기 제1 두께와 상기 제2 두께의 차이는, 상기 복수의 제1 나노시트 FET의 유효 드라이브 전류(effective drive current), 캐리어 이동도(carrier mobility) 및 문턱 전압(VT)에 영향을 미치도록 크게 형성되는 집적 회로.
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