CN114765217A - 半导体装置 - Google Patents

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Abstract

本发明公开一种半导体装置，其包括基底以及设置于基底上的第一晶体管。第一晶体管包括第一半导体通道结构以及两个第一源极/漏极结构。第一半导体通道结构包括多个第一水平部分以及一第一垂直部分。多个第一水平部分于垂直方向上堆叠设置且彼此互相分离，且各第一水平部分沿水平方向延伸。第一垂直部分沿垂直方向上延伸且与多个第一水平部分相连接。第一垂直部分的材料组成与各第一水平部分的材料组成相同。两个第一源极/漏极结构分别设置于各第一水平部分于水平方向上的两相对侧，且两个第一源极/漏极结构与多个第一水平部分相连接。

Description

半导体装置
技术领域
本发明涉及一种半导体装置，尤其是涉及一种具有半导体通道结构的半导体装置。
背景技术
随着半导体元件技术持续发展，使用传统平面式(planar)的金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管制作工艺难以持续微缩，因此，业界已提出以立体或非平面(non-planar)多栅极晶体管元件来取代平面式晶体管元件的解决途径。举例来说，双栅极(dual-gate)鳍式场效晶体管(Fin Field effect transistor，以下简称为FinFET)元件、三栅极(tri-gate)FinFET元件、以及Ω(omega)式FinFET元件等都已被提出。此外，近来更发展出利用纳米线作为通道的全栅极(gate-all-around，GAA)晶体管元件，作为继续提升元件集成度与元件效能的方案。然而，在GAA的设计概念下，如何经由制作工艺或/及结构上的设计来进一步提升元件特性(例如电性表现)仍是相关领域人士持续努力的方向。
发明内容
本发明提供了一种半导体装置，利用半导体通道结构中与多个水平部分相连的垂直部分调整半导体通道结构的表面特性，由此达到提升半导体装置电性表现的效果。
本发明的一实施例提供一种半导体装置，其包括一基底以及一第一晶体管设置于基底上。第一晶体管包括一第一半导体通道结构以及两个第一源极/漏极结构。第一半导体通道结构包括多个第一水平部分以及一第一垂直部分。多个第一水平部分于一垂直方向上堆叠设置且彼此互相分离，且各第一水平部分沿一水平方向延伸。第一垂直部分沿垂直方向上延伸且与多个第一水平部分相连接。第一垂直部分的材料组成与各第一水平部分的材料组成相同。两个第一源极/漏极结构分别设置于各第一水平部分于水平方向上的两相对侧，且两个第一源极/漏极结构与多个第一水平部分相连接。
附图说明
图1为本发明第一实施例的半导体装置的示意图；
图2为沿图1中A-A’剖线所绘示的剖视图；
图3为沿图1中B-B’剖线所绘示的剖视图；
图4为沿图1中C-C’剖线所绘示的剖视图；
图5至图17为本发明第一实施例的半导体装置的制作方法示意图，其中
图6为图5之后的状况示意图；
图7为图6之后的状况示意图；
图8为图7之后的状况示意图；
图9为图8之后的状况示意图；
图10为图9之后的状况示意图；
图11为图10之后的状况示意图；
图12为图11之后的状况示意图；
图13为图12之后的状况示意图；
图14为图13之后的状况示意图；
图15为图14之后的状况示意图；
图16为图15之后的状况示意图；
图17为图16之后的状况示意图。
图18为本发明第二实施例的半导体装置的示意图；
图19为本发明第二实施例的半导体装置的制作方法示意图；
图20为本发明第三实施例的半导体装置的示意图；
图21为本发明第四实施例的半导体装置于一方向上的剖视示意图；
图22为本发明第四实施例的半导体装置于另一方向上的剖视示意图；
图23至图33为本发明第四实施例的半导体装置的制作方法示意图，其中
图24为图23之后的状况示意图；
图25为图24之后的状况示意图；
图26为图25之后的状况示意图；
图27为图26之后的状况示意图；
图28为图27之后的状况示意图；
图29为图28之后的状况示意图；
图30为图29之后的状况示意图；
图31为图30之后的状况示意图；
图32为图31之后的状况示意图；
图33为图32之后的状况示意图；
图34为本发明第五实施例的半导体装置的示意图；
图35为本发明第六实施例的半导体装置的示意图。
主要元件符号说明
10 基底
12 牺牲材料
14 第一半导体层
14A 第一部分
14B 第二部分
16 第二半导体层
18 隔离材料
18P 隔离结构
20 虚置栅极结构
28 间隙壁
32 间隙壁
34 第一外延材料
34P 第一源极/漏极结构
42 介电层
44 第二外延材料
44P 第二源极/漏极结构
52 蚀刻停止层
54 介电层
56 栅极介电层
58 栅极材料层
58A 第一栅极材料层
58B 第二栅极材料层
101 半导体装置
102 半导体装置
103 半导体装置
104 半导体装置
105 半导体装置
106 半导体装置
CS1 第一半导体通道结构
CS2 第二半导体通道结构
D1 第一方向
D2 第二方向
D3 第三方向
GS 栅极结构
GS1 第一栅极结构
GS2 第二栅极结构
M1 第一图案化掩模层
M2 第二图案化掩模层
OP1 第一开口
OP2 第二开口
P11 第一水平部分
P12 第一垂直部分
P21 第二水平部分
P22 第二垂直部分
S1 第一部分
S2 第二部分
T1 第一晶体管
T2 第二晶体管
TR 沟槽
具体实施方式
以下本发明的详细描述已披露足够的细节以使本领域的技术人员能够实践本发明。以下阐述的实施例应被认为是说明性的而非限制性的。对于本领域的一般技术人员而言显而易见的是，在不脱离本发明的精神和范围的情况下，可以进行形式及细节上的各种改变与修改。
在进一步的描述各实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“在…上”、“在…上方”和“在…之上”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物上而且还包括在某物上且其间有其他居间特征或层的含义，并且“在…上方”或“在…之上”不仅表示在某物“上方”或“之上”的含义，而且还可以包括其在某物“上方”或“之上”且其间没有其他居间特征或层(即，直接在某物上)的含义。
说明书与权利要求中所使用的序数例如“第一”、“第二”等用词，是用以修饰权利要求的元件，除非特别说明，其本身并不意含及代表该请求元件有任何之前的序数，也不代表某一请求元件与另一请求元件的顺序、或是制造方法上的顺序，该些序数的使用仅用来使具有某命名的一请求元件得以和另一具有相同命名的请求元件能作出清楚区分。
用语“蚀刻”在本文中通常用来描述用以图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。当“蚀刻”一材料时，该材料的至少一部分在蚀刻结束后可被保留。与此相反的是，当“移除”材料时，基本上所有的材料可在过程中被除去。然而，在一些实施例中，“移除”可被认为是一个广义的用语而包括蚀刻。
在下文中使用术语“形成”或“设置”来描述将材料层施加到基底的行为。这些术语旨在描述任何可行的层形成技术，包括但不限于热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
请参阅图1至图3。图1所绘示为本发明第一实施例的半导体装置的示意图，图2为沿图1中A-A’剖线所绘示的剖视图，图3为沿图1中B-B’剖线所绘示的剖视图，而图4为沿图1中C-C’剖线所绘示的剖视图。如图1至图4所示，半导体装置101包括一基底10以及一第一晶体管T1设置于基底10上。第一晶体管T1包括一第一半导体通道结构CS1以及两个第一源极/漏极结构34P。第一半导体通道结构CS1包括多个第一水平部分P11以及一第一垂直部分P12。多个第一水平部分P11于一垂直方向(例如图1至图3中所示的第一方向D1)上堆叠设置且彼此互相分离，且各第一水平部分P11沿一水平方向(例如图1至图3中所示的第二方向D2)延伸。第一垂直部分P12沿垂直方向(例如第一方向D1)上延伸且与多个第一水平部分P11相连接。第一垂直部分P12的材料组成与各第一水平部分P11的材料组成相同。两个第一源极/漏极结构34P分别设置于各第一水平部分P11于水平方向(例如第二方向D2)上的两相对侧，且两个第一源极/漏极结构34P与多个第一水平部分P11相连接。
在一些实施例中，第一水平部分P11与第一垂直部分P12可包括半导体材料例如硅、硅锗或其他适合的半导体材料，且此半导体材料可为外延型态的半导体材料(例如外延硅、外延硅锗或其他外延半导体材料)，但并不以此为限。与单纯仅有水平延伸部分(例如上述的第一水平部分P11)的半导体通道结构相比，利用与水平延伸部分相同的材料形成连接各水平延伸部分的垂直延伸部分(例如上述的第一垂直部分P12)可增加半导体通道结构的总表面积，对于晶体管的电性表现有正面帮助。此外，当半导体通道结构(例如上述的第一半导体通道结构CS1)为外延材料形成时，与水平方向(例如图1至图3中所示的第二方向D2或/及第三方向D3)正交的表面可为{110}晶面，而{110}晶面可相较于与垂直方向(例如第一方向D1)正交的{100}晶面具有较高的载流子迁移率(carrier mobility)，故可利用第一垂直部分P12提供较多的{110}晶面而进一步提升第一晶体管T1的驱动电流以及其他与载流子迁移率相关的电性表现。
进一步说明，在一些实施例中，第一垂直部分P12可直接接触各第一水平部分P11而直接与各第一水平部分P11相连，且第一垂直部分P12可被视为在第一方向D1上贯穿各第一水平部分P11，但并不以此为限。此外，各第一水平部分P11的至少一部分可被视为分别设置于第一垂直部分P12于与第一方向D1正交的一方向(例如第三方向D3)上的两相对侧，但并不以此为限。在一些实施例中，第一垂直部分P12可为沿第一方向D1延伸的柱状结构而在上视图中位于第一半导体通道结构CS1的中心位置，故各第一水平部分P11可在与第一方向D1正交的方向(例如第二方向D2、第三方向D3以及其他水平方向)上围绕第一垂直部分P12，但并不以此为限。在一些实施例中，第一垂直部分P12可为沿第二方向D2延伸的鳍状结构，而各第一水平部分P11可设置于第一垂直部分P12在与第二方向D2大体上正交的第三方向D3上的两相对侧，但并不以此为限。此外，在一些实施例中，各第一水平部分P11的厚度可介于5纳米至100纳米之间，故各第一水平部分P11可被视为纳米片(nanosheet)，而第一晶体管T1可被视为具有纳米片(例如第一水平部分P11)与鳍状结构(例如第一垂直部分P12)混合型态的晶体管，但并不以此为限。
在一些实施例中，上述的第一方向D1可被视为基底10的厚度方向，基底10可于第一方向D1上具有相对的一上表面与一下表面，而第一晶体管T1可设置于基底10的上表面的一侧，但并不以此为限。此外，与第一方向D1大体上正交的水平方向(例如第二方向D2与第三方向D3)可大体上与基底10的上表面或/及下表面平行，但并不以此为限。此外，在本文中所述在第一方向D1上相对较高的位置或/及部件与基底10之间在第一方向D1上的距离大于在第一方向D1上相对较低的位置或/及部件与基底10之间在第一方向D1上的距离，各部件的下部或底部可比此部件的上部或顶部在第一方向D1上更接近基底10，在某个部件之上的另一部件可被视为在第一方向D1上相对较远离基底10，而在某个部件之下的另一部件可被视为在第一方向D1上相对较接近基底10。
在一些实施例中，半导体装置101可还包括一第二晶体管T2设置于基底10上，而第二晶体管T2可包括一第二半导体通道结构CS2以及两个第二源极/漏极结构44P。在一些实施例中，第一晶体管T1与第二晶体管T2可在与第一方向D1正交的一方向(例如第三方向D3)上相邻设置且互相分离，但本发明并不以此为限。在一些实施例中，第一晶体管T1与第二晶体管T2于可于第一方向D1上或在与第一方向D1正交的一方向上相邻设置，而第一晶体管T1与第二晶体管T2可视设计需要而互相分离或至少部分相连。在第二晶体管T2中，第二半导体通道结构CS2可包括多个第二水平部分P21于第一方向D1上堆叠设置且彼此互相分离，且各第二水平部分P21可沿水平方向(例如第二方向D2或/及第三方向D3)延伸。两个第二源极/漏极结构44P可分别设置于各第二水平部分P21于第二方向D2上的两相对侧，且两个第二源极/漏极结构44P可与各第二水平部分P21相连接。在一些实施例中，第一源极/漏极结构34P可与第一半导体通道结构CS1的第一水平部分P11或/及第一垂直部分P12直接接触而彼此相连，而第二源极/漏极结构44P可与第二半导体通道结构CS2的第二水平部分P21直接接触而彼此相连，但并不以此为限。此外，第二半导体通道结构CS2的第二水平部分P21可包括半导体材料例如硅、硅锗或其他适合的半导体材料，且此半导体材料可为外延型态的半导体材料，但并不以此为限。在一些实施例中，可视设计需要可使第二半导体通道结构CS2的各第二水平部分P21的材料组成与第一半导体通道结构CS1的各第一水平部分P11的材料组成相同或不同。
举例来说，在一些实施例中，第一晶体管T1与第二晶体管T2可分别为不同导电型态的晶体管，例如第一晶体管T1可为p型晶体管而第二晶体管T2可为n型晶体管，或者第一晶体管T1可为n型晶体管而第二晶体管T2可为p型晶体管。当第一晶体管T1与第二晶体管T2分别为不同导电型态的晶体管时，第二半导体通道结构CS2的材料组成(例如半导体材料或/及形成于半导体材料中的掺杂物)可不同于第一半导体通道结构CS1的材料组成(例如半导体材料或/及形成于半导体材料中的掺杂物)，由此符合不同导电型态晶体管的需要，而第二半导体通道结构CS2的导电型态可与第一半导体通道结构CS1的导电型态互补，但并不以此为限。例如第一半导体通道结构CS1与第二半导体通道结构CS2可分别为n型半导体通道结构与p型半导体通道结构，但并不以此为限。此外，第一源极/漏极结构34P与第二源极/漏极结构44P可分别包括外延材料例如外延硅、外延硅锗(SiGe)、外延磷化硅(SiP)或其他适合的外延材料。当第一晶体管T1与第二晶体管T2分别为不同导电型态的晶体管时，第一源极/漏极结构34P的材料组成(例如外延材料或/及形成于外延材料中的掺杂物)可不同于第二源极/漏极结构44P的材料组成(例如外延材料或/及形成于外延材料中的掺杂物)，而第一源极/漏极结构34P的导电型态可与第二源极/漏极结构44P的导电型态互补，但并不以此为限。
在一些实施例中，第一晶体管T1可还包括一第一栅极结构GS1设置于基底10上，而第二晶体管T2可还包括一第二栅极结构GS2设置于基底10上。在一些实施例中，第一栅极结构GS1可大体上沿第三方向D3延伸，且两个第一源极/漏极结构34P可分别设置于第一栅极结构GS1在第二方向D2上的两相对侧，而第二栅极结构GS2也可大体上沿第三方向D3延伸，且两个第二源极/漏极结构44P可分别设置于第二栅极结构GS2在第二方向D2上的两相对侧，但并不以此为限。第一栅极结构GS1可围绕第一半导体通道结构CS1的各第一水平部分P11与第一垂直部分P12，而第二栅极结构GS2可围绕第二半导体通道结构CS2的各第二水平部分P21，故第一晶体管T1与第二晶体管T2可分别被视为一全栅极(gate-all-around，GAA)晶体管结构，但并不以此为限。在一些实施例中，第一栅极结构GS1可包括一栅极介电层56以及一第一栅极材料层58A，而第二栅极结构GS2可包括栅极介电层56以及一第二栅极材料层58B。在第一晶体管T1中，栅极介电层56的一部分可围绕第一半导体通道结构CS1的各第一水平部分P11与第一垂直部分P12且设置于第一栅极材料层58A与各第一半导体通道结构CS1之间。在第二晶体管T2中，栅极介电层56的一部分可围绕第二半导体通道结构CS2的各第二水平部分P21且设置于第二栅极材料层58B与各第二半导体通道结构CS2之间。
在一些实施例中，第一栅极结构GS1的一部分可于第一方向D1上设置于第一半导体通道结构CS1的第一水平部分P11与基底10之间，而第二栅极结构GS2的一部分可于第一方向D1上设置于第二半导体通道结构CS2的第二水平部分P21与基底10之间。此外，第一半导体通道结构CS1的第一垂直部分P12可与基底10直接接触而相连接，但并不以此为限。在一些实施例中，第一栅极结构GS1中的第一栅极材料层58A的材料组成可视设计需要而与第二栅极结构GS2中的第二栅极材料层58B的材料组成相同或不同。举例来说，当第一晶体管T1与第二晶体管T2分别为不同型态的晶体管时(例如分别为n型晶体管与p型晶体管时)，第一栅极材料层58A与第二栅极材料层58B可分别具有不同的功函数层，用以符合不同型态晶体管的需求，但并不以此为限。此外，第一栅极结构GS1与第二栅极结构GS2可视设计需要而互相分离或直接相连。举例来说，当第一栅极材料层58A与第二栅极材料层58B分别具有不同材料组成时，第一栅极结构GS1与第二栅极结构GS2可互相分离设置，但并不以此为限。
在一些实施例中，第一晶体管T1的第一半导体通道结构CS1可具有上述的第一水平部分P11与第一垂直部分P12，而第二晶体管T2的第二半导体通道结构CS2则可具有第二水平部分P21而不具有与第二水平部分P21相连的垂直部分，由此对应不同型态的晶体管需求。举例来说，当第一半导体通道结构CS1与第二半导体通道结构CS2的材料均为外延硅时，第一垂直部分P12的侧表面(例如上述的{110}晶面)可具有较高的空穴迁移率而有助于p型晶体管的相关电性表现，故于半导体通道结构中具有垂直部分的第一晶体管T1较佳可为p型晶体管，而于半导体通道结构中不具有垂直部分的第二晶体管T2则可为n型晶体管，但并不以此为限。
在一些实施例中，半导体装置101可还包括一间隙壁28、一间隙壁32、一蚀刻停止层52以及一介电层54。间隙壁32可部分设置于第一栅极结构GS1的较下方部分的侧壁上且部分设置于第二栅极结构GS2的较下方部分的侧壁上，而间隙壁28可部分设置于第一栅极结构GS1的较上方部分的侧壁上且部分设置于第二栅极结构GS2的较上方部分的侧壁上。因此，在一些实施例中，间隙壁28的一部分以及间隙壁32的一部分可于第二方向D2上设置于第一栅极结构GS1与第一源极/漏极结构34P之间，而间隙壁28的另一部分以及间隙壁32的另一部分可于第二方向D2上设置于第二栅极结构GS2与第二源极/漏极结构44P之间。此外，蚀刻停止层52可设置于间隙壁28的侧壁上、第一源极/漏极结构34P上以及第二源极/漏极结构44P上，而介电层54可设置于蚀刻停止层52上。
在一些实施例中，基底10可包括半导体基底例如硅基底、外延硅基底、硅锗基底、碳化硅基底或绝缘层覆硅(silicon-on-insulator，SOI)基底，但并不以此为限。在一些实施例中，基底10中可设置有隔离结构18P，用以隔离基底10中对应不同晶体管的区域，而隔离结构18P可包括单层或多层的绝缘材料例如氧化物绝缘材料(例如氧化硅)或其他适合的绝缘材料。间隙壁28与间隙壁32可分别包括单层或多层的绝缘材料，例如氧化硅、氮化硅、氮氧化硅或其他适合的绝缘材料。蚀刻停止层52以及介电层54可分别包括氧化硅、氮化硅、氮氧化硅、低介电常数(low-k)介电材料或其他适合的介电材料。栅极介电层56可包括高介电常数(high-k)介电材料或其他适合的介电材料。上述的high-k介电材料可包括氧化铪(hafnium oxide，HfOX)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al2O3)、氧化钽(tantalum oxide，Ta2O5)、氧化锆(zirconium oxide，ZrO2)或其他适合的高介电常数材料。第一栅极材料层58A与第二栅极材料层58B可包括非金属导电材料(例如经掺杂的多晶硅)或金属导电材料，例如由功函数层以及低电阻层所堆叠而成的金属栅极结构，但并不以此为限。上述的功函数层可包括氮化钛(titanium nitride，TiN)、碳化钛(titaniumcarbide，TiC)、氮化钽(tantalum nitride，TaN)、碳化钽(tantalum carbide，TaC)、碳化钨(tungsten carbide，WC)、三铝化钛(titanium tri-aluminide，TiAl3)、氮化铝钛(aluminum titanium nitride，TiAlN)或其他适合的导电功函数材料，而上述的低电阻层可包括例如钨、铝、铜、铝化钛、钛或其他适合的电阻率相对较低的材料。
请参阅图1至图17。图5至图17所绘示为本发明第一实施例的半导体装置的制作方法示意图，其中图6绘示了图5之后的状况示意图，图7绘示了图6之后的状况示意图，图8绘示了图7之后的状况示意图，图9绘示了图8之后的状况示意图，图10绘示了图9之后的状况示意图，图11绘示了图10之后的状况示意图，图12绘示了图11之后的状况示意图，图13绘示了图12之后的状况示意图，图14绘示了图13之后的状况示意图，图15绘示了图14之后的状况示意图，图16绘示了图15之后的状况示意图，图17绘示了图16之后的状况示意图，而图2至图4可被视为绘示了图17之后的状况示意图。如图1至图4所示，本实施例的半导体装置101的制作方法可包括下列步骤。首先，提供基底10，并在基底10上形成第一晶体管T1与第二晶体管T2。第一晶体管T1包括第一半导体通道结构CS1以及两个第一源极/漏极结构34P。第一半导体通道结构CS1包括多个第一水平部分P11以及一第一垂直部分P12。多个第一水平部分P11于垂直方向(例如第一方向D1)上堆叠设置且彼此互相分离，且各第一水平部分P11沿一水平方向(例如第二方向D2)延伸。第一垂直部分P12沿第一方向D1上延伸且与多个第一水平部分P11相连接。第一垂直部分P12的材料组成与各第一水平部分P11的材料组成相同。两个第一源极/漏极结构34P分别设置于各第一水平部分P11在第二方向D2上的两相对侧，且两个第一源极/漏极结构34P与多个第一水平部分P11相连接。此外，第二晶体管T2包括第二半导体通道结构CS2以及两个第二源极/漏极结构44P。第二半导体通道结构CS2包括多个第二水平部分P21于第一方向D1上堆叠设置且彼此互相分离，且各第二水平部分P21可沿水平方向(例如第二方向D2或/及第三方向D3)延伸。两个第二源极/漏极结构44P分别设置于各第二水平部分P21于第二方向D2上的两相对侧，且两个第二源极/漏极结构44P与各第二水平部分P21相连接。
进一步说明，本实施例的半导体装置101的制作方法可包括但并不限于下列步骤。首先，如图5所示，在基底10上形成多个第一半导体层14以及一牺牲材料12，多个第一半导体层14可于第一方向D1上互相堆叠设置且彼此分离，而牺牲材料12可部分设置于多个第一半导体层14之间且部分设置于第一半导体层14与基底10之间。然后，可在最上层的第一半导体层14上形成一第一图案化掩模层M1。在一些实施例中，牺牲材料12的材料组成可不同于第一半导体层14的材料组成，由此形成所需的蚀刻选择比。举例来说，在一些实施例中，第一半导体层14的材料可为硅半导体材料(例如外延硅)，而牺牲材料12的材料可为硅锗(SiGe)，由此构成超晶格(superlattice)外延结构，但并不以此为限。然后，如图5至图6所示，可利用第一图案化掩模层M1为掩模对第一半导体层14、牺牲材料12以及部分的基底10进行图案化制作工艺(例如蚀刻制作工艺)，用以形成多个第一部分14A在第一方向D1上互相堆叠设置且彼此分离以及多个第二部分14B在第一方向D1上互相堆叠设置且彼此分离。第一部分14A可用以形成上述第一半导体通道结构中的第一水平部分P11，而第二部分14B则可用以形成上述第二半导体通道结构中的第二水平部分P21，但并不以此为限。在一些实施例中，第一图案化掩模层M1可包括氮化物(例如氮化硅)或与第一半导体层14、牺牲材料12以及基底10之间具有所需蚀刻选择比的其他适合材料。
然后，如图7所示，可于被暴露出的基底10上形成隔离材料18，并可对隔离材料18与第一图案化掩模层M1进行平坦化制作工艺，用以使隔离材料18的上表面与第一图案化掩模层M1的上表面大体上共平面，但并不以此为限。上述的平坦化制作工艺可包括化学机械研磨(chemical mechanical polishing，CMP)制作工艺、回蚀刻制作工艺或其他适合的平坦化方法。此外，隔离材料18的材料组成可不同于第一图案化掩模层M1的材料组成，用以于后续制作工艺中提供所需的蚀刻选择比，例如隔离材料18可包括氧化物(例如氧化硅)或其他适合的绝缘材料，但并不以此为限。然后，如图8所示，可于隔离材料18与第一图案化掩模层M1上形成一第二图案化掩模层M2，并利用第二图案化掩模层M2为掩模对第一部分14A上的第一图案化掩模层M1进行蚀刻而于第一部分14A上的第一图案化掩模层M1中形成一第一开口OP1，且第一开口OP1可暴露出最上层的第一部分14A的一部分。在一些实施例中，第二图案化掩模层M2的材料组成可不同于第一图案化掩模层M1的材料组成，用以形成所需的蚀刻选择比，例如第二图案化掩模层M2可包括光致抗蚀剂材料，但并不以此为限。
如图8至图9所示，可利用第一图案化掩模层M1以及第一图案化掩模层M1中的第一开口OP1对在第一方向D1上互相堆叠的多个第一部分14A以及相邻第一部分14A之间的牺牲材料12进行蚀刻而形成在第一方向D1上贯穿多个第一部分14A以及牺牲材料12的一第二开口OP2。在一些实施例中，第二图案化掩模层M2可于第二开口OP2形成之后或于第二开口OP2形成之前被移除。然后，如图9至图10所示，可于第二开口OP2中形成上述第一半导体通道结构CS1中的第一垂直部分P12，从而形成具有多个第一水平部分P11与第一垂直部分P12的第一半导体通道结构CS1。因此，在一些实施例中，第一半导体通道结构CS1中的第一垂直部分P12可于第一水平部分P11之后形成，但并不以此为限。在一些实施例中，第一垂直部分P12可利用外延成长制作工艺或其他适合的方法形成，故第一垂直部分P12的材料组成可视设计需要而与第一水平部分P11的材料组成相同或不同。此外，在一些实施例中，第一半导体层14的第二部分14B则可用以形成第二半导体通道结构CS2的第二水平部分P21，故第二半导体通道结构CS2的第二水平部分P21的材料组成可与第一半导体通道结构CS1的第一水平部分P11的材料组成相同，但并不以此为限。
值得说明的是，本发明的第一半导体通道结构CS1与第二半导体通道结构CS2的制作方法并不以上述图5至图10的步骤为限而可视设计需要以其他适合的方式形成具有不同材料组成的第一半导体通道结构CS1与第二半导体通道结构CS2。举例来说，在一些实施例中，第一半导体通道结构CS1的第一水平部分P11与第二半导体通道结构CS2的第二水平部分P21可分别由不同的半导体材料或/及不同的图案化制作工艺分别形成，由此使得第一半导体通道结构CS1的第一水平部分P11的材料组成(例如半导体材料或/及形成于半导体材料中的掺杂物)可不同于第二半导体通道结构CS2的材料组成(例如半导体材料或/及形成于半导体材料中的掺杂物)。
然后，如图10至图11所示，在第一半导体通道结构CS1与第二半导体通道结构CS2形成之后，可对隔离材料18进行回蚀刻而于基底10中形成隔离结构18P，并可将第一图案化掩模层M1移除。然后，如图11至图12所示，可于第一半导体通道结构CS1上与第二半导体通道结构CS2上分别形成一虚置栅极结构20。第一半导体通道结构CS1上的虚置栅极结构20可跨设于第一半导体通道结构CS1在第三方向D3上的相对两侧，且第二半导体通道结构CS2上的虚置栅极结构20可跨设于第二半导体通道结构CS2在第三方向D3上的相对两侧。在一些实施例中，虚置栅极结构20可包括一介电层(未绘示)、一虚置栅极材料(未绘示)以及一栅极盖层(未绘示)堆叠设置，介电层可包括氧化物或其他适合的介电材料，虚置栅极材料可包括多晶硅、非晶硅或其他适合的材料，而栅极盖层可包括氮化物、氮氧化物或其他适合的绝缘材料，但并不以此为限。然后，如图12至图13所示，可于虚置栅极结构20的侧壁上形成间隙壁28。值得说明的是，图13至图17为对应形成上述第一晶体管的区域在平行于第一方向D1与第二方向D2的一平面上的剖视图，而对应形成上述第二晶体管的区域在虚置栅极结构20形成之后的制作方法可与对应形成第一晶体管的区域相似而未另外绘示对应的附图说明。
然后，如图13至图14所示，在对应形成上述第一晶体管的区域中，可利用虚置栅极结构20以及间隙壁28为掩模对第一半导体通道结构CS1以及牺牲材料12进行图案化制作工艺而移除部分的牺牲材料12以及各第一水平部分P11的一部分。相似地，在对应形成上述第二晶体管的区域中，也可利用虚置栅极结构20以及间隙壁28为掩模对第二半导体通道结构以及牺牲材料进行图案化制作工艺而移除部分的牺牲材料以及各第二水平部分的一部分。之后，如图14至图15所示，可对牺牲材料12进行一掘入(recessing)制作工艺，用以使牺牲材料12于第二方向D2上的长度变短而进一步暴露出各第一水平部分P11的一部分与各第二水平部分的一部分。上述的掘入制作工艺可包括对牺牲材料12、第一水平部分P11以及第二水平部分具有高蚀刻选择比的蚀刻制作工艺，由此降低对于第一水平部分P11以及第二水平部分的负面影响，但并不以此为限。
之后，如图15至图16所示，可于牺牲材料12的侧壁上形成间隙壁32，并于间隙壁32形成之后在基底10上形成第一外延材料34。在一些实施例中，可自被暴露出的基底10以及各第一水平部分P11的边缘进行外延成长制作工艺而形成第一外延材料34，故第一外延材料34可与各第一水平部分P11相连，但并不以此为限。相对地，在对应形成上述第二晶体管的区域中，也可利用与形成第一外延材料34相同或不同的外延成长制作工艺形成第二晶体管中用以形成第二源极/漏极结构的外延材料(例如上述图4中所示的第二外延材料44)。在一些实施例中，可通过控制第一外延材料34的形成大小而直接形成第一源极/漏极结构34P或可对第一外延材料34进行图案化而形成第一源极/漏极结构34P。相似地，可通过控制第二外延材料的形成大小而直接形成第二源极/漏极结构或可对第二外延材料进行图案化而形成第二源极/漏极结构。
接着，如图16、图17、图3以及图4所示，在一些实施例中，可通过以栅极介电层56以及栅极材料层(例如第一栅极材料层58A与第二栅极材料层58B)取代虚置栅极结构20以及牺牲材料12而分别形成第一栅极结构GS1与第二栅极结构GS2。举例来说，在第一源极/漏极结构34P与第二源极/漏极结构44P形成之后，可形成蚀刻停止层52与介电层54覆盖第一源极/漏极结构34P、第二源极/漏极结构44P、间隙壁28以及虚置栅极结构20，然后可利用一平坦化制作工艺移除部分的介电层54、部分的蚀刻停止层52以及部分的虚置栅极结构20(例如上述的栅极盖层)，用以暴露出剩下的虚置栅极结构20。然后，可将暴露出的虚置栅极结构20以及牺牲材料12移除而形成沟槽TR。沟槽TR可在水平方向上被间隙壁28以及间隙壁32围绕。在对应形成第一晶体管T1的区域中，各第一水平部分P11与第一垂直部分P12可至少部分位于沟槽TR中，而在对应形成第二晶体管T2的区域中，各第二水平部分P21可至少部分位于沟槽TR中。然后，可于沟槽TR中依序形成栅极介电层56以及第一栅极材料层58A，用以形成第一栅极结构GS1。相对地，在对应形成第二晶体管T2的区域中，可于沟槽TR中依序形成栅极介电层56以及第二栅极材料层58B，用以形成第二栅极结构GS2。此外，本实施例之第一栅极结构GS1与第二栅极结构GS2的形成方法可包括但并不限于上述步骤。在一些实施例中，也可视制作工艺或/及设计需要以其他适合的方法形成第一栅极结构GS1与第二栅极结构GS2。
下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同之处进行详述，而不再对相同之处作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，以利于各实施例间互相对照。
请参阅图18。图18所绘示为本发明第二实施例的半导体装置102的示意图。如图18所示，在一些实施例中，第一半导体通道结构CS1的第一垂直部分P12可与基底10互相分离，而第一栅极结构GS1的一部分可在第一方向D1上设置于第一半导体通道结构CS1的第一垂直部分P12与基底10之间。通过控制第一垂直部分P12与基底10之间的连接状况，可调整第一半导体通道结构CS1被第一栅极结构GS1覆盖的表面状况(例如不同类型表面所占比例)或/及可减少基底10与第一半导体通道结构CS1相连时对于第一晶体管T1在操作上的负面影响，但并不以此为限。在一些实施例中，第一垂直部分P12在第一方向D1上的最底面(bottommost surface)可与最下方的第一水平部分P11的最底面大体上共平面，而第一垂直部分P12在第一方向D1上的最顶面(topmost surface)可与最上方的第一水平部分P11的最顶面大体上共平面，但并不以此为限。值得说明的是，上述的本实施例第一半导体通道结构CS1的结构设计也可视需要而应用于本发明其他实施例的第一晶体管T1或/及第二晶体管T2中。此外，第一半导体通道结构CS1的材料组成也可视设计需要与第二半导体通道结构CS2的材料组成相同或不同。
请参阅图8、图18以及图19。图19所绘示为本实施例的半导体装置102的制作方法示意图，图8可被视为绘示了图19之前的状况示意图，而图18可被视为绘示了图19之后的状况示意图。本实施例的半导体装置102的制作方法可包括但并不限于下列步骤。如图8、图19以及图18所示，可利用第一图案化掩模层M1以及第一图案化掩模层M1中的第一开口OP1对在第一方向D1上互相堆叠的多个第一部分14A以及相邻第一部分14A之间的牺牲材料12进行图案化而形成在第一方向D1上贯穿多个第一部分14A以及部分的牺牲材料12的第二开口OP2。通过对用以形成第二开口OP2的蚀刻制作工艺控制或/及对最底部的牺牲材料12进行掺杂或调整其材料组成，可使第二开口OP2在第一方向D1上未贯穿最底部的牺牲材料12，并使得后续形成的第一垂直部分P12可未直接与基底10相连。
请参阅图20。图20所绘示为本发明第三实施例的半导体装置103的示意图。如图20所示，在一些实施例中，第二半导体通道结构CS2可还包括一第二垂直部分P22，第二垂直部分P22沿第一方向D1上延伸且与各第二水平部分P21相连接。第二垂直部分P22的材料组成可视设计需要而与各第二水平部分P21的材料组成相同或不同。在第二晶体管T2中，第二栅极结构GS2可围绕第二半导体通道结构CS2的第二垂直部分P22与各第二水平部分P21，而第二垂直部分P22可用以增加第二半导体通道结构CS2被第二栅极结构GS2覆盖的总表面积且可提供较多的{110}晶面，由此达到提升第二晶体管T2电性表现的效果。在一些实施例中，第二垂直部分P22可被视为于第一方向D1上贯穿各第二水平部分P21，且各第二水平部分P21的至少一部分可设置于第二垂直部分P22于与第一方向D1正交的方向(例如第三方向D3)上的两相对侧，但并不以此为限。
请参阅图21与图22。图21所绘示为本发明第四实施例的半导体装置104于一水平方向上的剖视示意图，而图22所绘示为本实施例的半导体装置104于另一水平方向上的剖视示意图。在一些实施例中，图21可被视为半导体装置104在平行于第一方向D1与第三方向D3的一平面上的剖视图，而图22可被视为半导体装置104在平行于第一方向D1与第二方向D2的一平面上的剖视图。如图21与图22所示，在半导体装置104中，第二晶体管T2可于第一方向D1上设置于第一晶体管T1与基底10之间，而第二晶体管T2的第二栅极结构可于第一方向D1上设置于第一晶体管T1的第一栅极结构与基底10之间，且第二半导体通道结构CS2可于第一方向D1上设置于第一半导体通道结构CS1与基底10之间。在一些实施例中，第一晶体管T1与第二晶体管T2可共用一个栅极结构GS，由此达到制作工艺整合与简化的效果，但并不以此为限。
举例来说，第一晶体管T1可包括栅极结构GS的一第一部分S1，而第二晶体管T2可包括栅极结构GS的一第二部分S2。换句话说，栅极结构GS的第一部分S1可被视为上述的第一晶体管T1的第一栅极结构，而栅极结构GS的第二部分S2可被视为上述的第二晶体管T2的第二栅极结构。栅极结构GS的第一部分S1可围绕第一半导体通道结构CS1，而栅极结构GS的第二部分S2可围绕第二半导体通道结构CS2，栅极结构GS的第一部分S1与第二部分S2可直接相连，且栅极结构GS的第二部分S2可于第一方向D1上设置于基底10与栅极结构GS的第一部分S1之间。在一些实施例中，栅极结构GS可包括栅极介电层56以及一栅极材料层58，而栅极材料层58可包括非金属导电材料(例如经掺杂的多晶硅)或金属导电材料，例如由功函数层以及低电阻层所堆叠而成的金属栅极结构，但并不以此为限。
此外，第二晶体管T2的第二源极/漏极结构44P可于第一方向D1上设置于基底10与第一晶体管T1的一个第一源极/漏极结构34P之间，而半导体装置104可还包括一介电层42于第一方向D1上设置于两个第一源极/漏极结构34P中的一个与两个第二源极/漏极结构44P中的一个之间，用以隔开第一源极/漏极结构34P与第二源极/漏极结构44P。介电层42可包括氧化物绝缘材料(例如氧化硅)或其他适合的绝缘材料。在一些实施例中，在第一方向D1上至少部分重叠的第一源极/漏极结构34P与第二源极/漏极结构44P可通过连接结构(未绘示)彼此电连接，或者第二源极/漏极结构44P可具有未与第一源极/漏极结构34P重叠的区域以在其上形成对应的接触结构(未绘示)，但并不以此为限。在一些实施例中，半导体装置104可包括多个第一晶体管T1与多个第二晶体管T2设置于基底10上，而各第二晶体管T2可在第一方向D1上设置于基底10与一个第一晶体管T1之间。此外，在一些实施例中，在第一半导体通道结构CS1中具有第一垂直部分P12的第一晶体管T1较佳可为p型晶体管，而于第二半导体通道结构CS2中不具有垂直部分的第二晶体管T2则可为n型晶体管，由此增加p型晶体管的通道宽度并可利用第一垂直部分P12提供较多的{110}晶面而达到提升电性表现的效果，但并不以此为限。
请参阅图21至图33。图23至图33所绘示为本发明第四实施例的半导体装置的制作方法示意图，其中图24绘示了图23之后的状况示意图，图25绘示了图24之后的状况示意图，图26绘示了图25之后的状况示意图，图27绘示了图26之后的状况示意图，图28绘示了图27之后的状况示意图，图29绘示了图28之后的状况示意图，图30绘示了图29之后的状况示意图，图31绘示了图30之后的状况示意图，图32绘示了图31之后的状况示意图，图33绘示了图32之后的状况示意图，而图21与图22可被视为绘示了图33之后的状况示意图。在一些实施例中，图23至图27可被视为在平行于第一方向D1与第三方向D3的一平面上的剖视图，而图28至图33可被视为在平行于第一方向D1与第二方向D2的一平面上的剖视图。本实施例的半导体装置104的制作方法可包括但并不限于下列步骤。首先，如图23所示，在基底10上形成多个第一半导体层14、多个第二半导体层16以及牺牲材料12。多个第一半导体层14可于第一方向D1上互相堆叠设置，多个第二半导体层16可设置于多个第一半导体层14之上且可于第一方向D1上互相堆叠设置，而牺牲材料12可部分设置于多个第一半导体层14之间、部分设置于多个第二半导体层16之间且部分设置于多个第一半导体层14与多个第二半导体层16之间。换句话说，牺牲材料12与第一半导体层14可交替堆叠设置于基底10上，而牺牲材料12与第二半导体层16可交替堆叠设置于多个第一半导体层14上。然后，可于最上层的第二半导体层16上形成第一图案化掩模层M1。
在一些实施例中，第二半导体层16的材料组成(例如半导体材料或/及形成于半导体材料中的掺杂物)可不同于第一半导体层14的材料组成(例如半导体材料或/及形成于半导体材料中的掺杂物)，由此符合不同型态的晶体管对于半导体通道结构的要求，但并不以此为限。在一些实施例中，第一半导体层14与第二半导体层16可具有相同的半导体材料但可具有不同的掺杂物，由此与牺牲材料12之间形成所需的蚀刻选择比且可符合不同型态的晶体管对于半导体通道结构的要求。举例来说，在一些实施例中，第一半导体层14与第二半导体层16的材料可为硅半导体材料(例如外延硅)，而牺牲材料12的材料可为硅锗，由此构成超晶格外延结构，但并不以此为限。
然后，如图23至图24所示，可利用第一图案化掩模层M1为掩模对第二半导体层16、第一半导体层14、牺牲材料12以及部分的基底10进行图案化制作工艺，用以形成多个第一水平部分P11在第一方向D1上互相堆叠设置且彼此分离以及多个第二水平部分P21在第一方向D1上互相堆叠设置且彼此分离。换句话说，至少部分的第二半导体层16可被图案化而成为第一半导体通道结构CS1中的第一水平部分P11，而至少部分的第一半导体层14可被图案化而成为第二半导体通道结构CS2中的第二水平部分P21。此外，可于被上述图案化制作工艺暴露出的基底10上形成隔离材料18，并可对隔离材料18与第一图案化掩模层M1进行平坦化制作工艺，用以使隔离材料18的上表面与第一图案化掩模层M1的上表面大体上共平面，但并不以此为限。
如图25至图26所示，可形成第二开口OP2在第一方向D1上贯穿各第一水平部分P11以及部分的牺牲材料12，并于第二开口OP2中形成第一半导体通道结构CS1的第一垂直部分P12。如图26至图27所示，在第一垂直部分P12形成之后，可对隔离材料18进行回蚀刻而于基底10中形成隔离结构18P，并可将第一图案化掩模层M1移除。然后，可于第一半导体通道结构CS1上与第二半导体通道结构CS2上形成虚置栅极结构20，而虚置栅极结构20可跨设于第一半导体通道结构CS1与第二半导体通道结构CS2在第三方向D3上的相对两侧，但并不以此为限。然后，如图28至图29所示，可于虚置栅极结构20的侧壁上形成间隙壁28，并利用虚置栅极结构20以及间隙壁28为掩模对第一半导体通道结构CS1、第二半导体通道结构CS2以及牺牲材料12进行图案化制作工艺而移除部分的牺牲材料12、各第一水平部分P11的一部分以及各第二水平部分P21的一部分。之后，如图29至图30所示，可对牺牲材料12进行一掘入制作工艺，用以使牺牲材料12于第二方向D2上的长度变短而进一步暴露出各第一水平部分P11的一部分与各第二水平部分P21的一部分。
如图30至图31所示，可于牺牲材料12的侧壁上形成间隙壁32，并于间隙壁32形成之后在基底10上形成第二外延材料44。在一些实施例中，可自基底10、各第二水平部分P21的边缘或/及各第一水平部分P11的边缘进行外延成长制作工艺而形成第二外延材料44，故第二外延材料44可与各第二水平部分P21直接相连。此外，可对第二外延材料44进行一掘入制作工艺，用以移除第二外延材料44的一部分而部分暴露出各第一水平部分P11的侧边且以保留于基底10上的第二外延材料44形成多个第二源极/漏极结构44P。此外，本实施例的第二源极/漏极结构44P的形成方法可包括但并不限于上述步骤。在一些实施例中，也可视制作工艺或/及设计需要以其他适合的方法形成第二源极/漏极结构44P，例如可控制第二外延材料44的形成大小以直接形成第二源极/漏极结构44P而无须进行上述的掘入制作工艺，但并不以此为限。
然后，如图32所示，可于第二源极/漏极结构44P上形成介电层42，并于介电层42上形成第一源极/漏极结构34P。在一些实施例中，可自各第一水平部分P11被暴露出的边缘进行外延成长制作工艺而形成第一外延材料34，故第一外延材料34可与各第一水平部分P11直接相连，而利用控制第一外延材料34的形成状况(例如控制形成第一外延材料34的制作工艺时间)则可于各第一水平部分P11于第二方向D2上的相对两端形成第一源极/漏极结构34P。在一些实施例中，也可将部分的第一源极/漏极结构34P移除，用以使第二源极/漏极结构44P的一部分在第一方向D1上未与第一源极/漏极结构34P重叠，由此形成对应第二源极/漏极结构44P的接触结构的所需空间，但并不以此为限。
如图32、图33以及图22所示，在一些实施例中，可通过以栅极介电层56以及栅极材料层58取代虚置栅极结构20以及牺牲材料12而形成栅极结构GS。进一步说明，如图32至图33所示，在第一源极/漏极结构34P形成之后，可形成蚀刻停止层52与介电层54，并利用一平坦化制作工艺移除虚置栅极结构20的一部分(例如栅极盖层)、部分的介电层54以及部分的蚀刻停止层52，用以暴露出虚置栅极结构20。在平坦化制作工艺之后，可将暴露出的虚置栅极结构20以及牺牲材料12移除而形成沟槽TR。沟槽TR可在水平方向上被间隙壁28以及间隙壁32围绕，且各第一水平部分P11与各第二水平部分P21可部分位于沟槽TR中。之后，如图33与图22所示，可依序形成栅极介电层56以及栅极材料层58，且栅极介电层56以及栅极材料层58可至少部分填入沟槽TR中。在一些实施例中，可利用另一个平坦化制作工艺将沟槽TR以外的栅极介电层56以及栅极材料层58移除而于沟槽TR中形成栅极结构GS。本实施例的栅极结构GS的形成方法可包括但并不限于上述步骤，且可视制作工艺或/及设计需要以其他适合的方法形成栅极结构GS。
请参阅图34。图34所绘示为本发明第五实施例的半导体装置105的示意图。如图34所示，在半导体装置105中，在第一半导体通道结构CS1中具有第一水平部分P11与第一垂直部分P12的第一晶体管T1可在第一方向D1上设置于基底10与具有第二水平部分P21而不具有垂直部分的第二晶体管T2之间。此外，第一晶体管T1的第一栅极结构可于第一方向D1上设置于第二晶体管T2的第二栅极结构与基底10之间，且第一半导体通道结构CS1可于第一方向D1上设置于第二半导体通道结构CS2与基底10之间。在一些实施例中，第一晶体管T1与第二晶体管T2可共用一个栅极结构GS，由此达到制作工艺整合与简化的效果，但并不以此为限。举例来说，第一晶体管T1可包括栅极结构GS的第一部分S1，第二晶体管T2可包括栅极结构GS的第二部分S2，栅极结构GS的第一部分S1可被视为上述的第一晶体管T1的第一栅极结构，而栅极结构GS的第二部分S2可被视为上述的第二晶体管T2的第二栅极结构，但并不以此为限。
请参阅图35。图35所绘示为本发明第六实施例的半导体装置106的示意图。如图35所示，在半导体装置106中，第一晶体管T1的第一半导体通道结构CS1可具有上述的第一水平部分P11与第一垂直部分P12，而第二晶体管T2的第二半导体通道结构CS2可具有上述的第二水平部分P21与第二垂直部分P22。此外，第一晶体管T1与第二晶体管T2可在第一方向D1上堆叠设置于基底10上，且第一晶体管T1与第二晶体管T2可共用一个栅极结构GS，由此达到制作工艺整合与简化的效果，但并不以此为限。
综上所述，在本发明的半导体装置以及其制作方法中，可利用半导体通道结构中与多个水平部分相连的垂直部分调整半导体通道结构的表面特性，用以增加半导体通道结构被栅极结构覆盖的表面积或/及利用垂直部分提供的侧向晶面提升载流子迁移率，故可达到提升半导体装置电性表现的效果。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种半导体装置，其特征在于，包括：
基底；以及
第一晶体管，设置于该基底上，该第一晶体管包括：
第一半导体通道结构，其中该第一半导体通道结构包括：
多个第一水平部分，在垂直方向上堆叠设置且彼此互相分离，其中各该第一水平部分沿水平方向延伸；以及
第一垂直部分，沿该垂直方向上延伸且与该多个第一水平部分相连接，其中该第一垂直部分的材料组成与各该第一水平部分的材料组成相同；以及
两个第一源极/漏极结构分别设置于各该第一水平部分于该水平方向上的两相对侧，其中该两个第一源极/漏极结构与该多个第一水平部分相连接。
2.如权利要求1所述的半导体装置，其中该第一垂直部分直接与各该第一水平部分相连。
3.如权利要求1所述的半导体装置，其中该第一垂直部分于该垂直方向上贯穿各该第一水平部分。
4.如权利要求1所述的半导体装置，其中各该第一水平部分的至少一部分设置于该第一垂直部分在与该垂直方向正交的一方向上的两相对侧。
5.如权利要求1所述的半导体装置，其中该第一晶体管还包括第一栅极结构，围绕该第一半导体通道结构的该多个第一水平部分与该第一垂直部分。
6.如权利要求5所述的半导体装置，其中该第一栅极结构的一部分在该垂直方向上设置于该第一半导体通道结构的该第一垂直部分与该基底之间。
7.如权利要求1所述的半导体装置，还包括：
第二晶体管，设置于该基底上，该第二晶体管包括：
第二半导体通道结构，其中该第二半导体通道结构包括：
多个第二水平部分，在该垂直方向上堆叠设置且彼此互相分离，其中各该第二水平部分沿该水平方向延伸；以及
两个第二源极/漏极结构，分别设置于各该第二水平部分于该水平方向上的两相对侧，其中该两个第二源极/漏极结构与该多个第二水平部分相连接。
8.如权利要求7所述的半导体装置，其中该第二半导体通道结构的各该第二水平部分的材料组成不同于该第一半导体通道结构的各该第一水平部分的该材料组成。
9.如权利要求7所述的半导体装置，其中各该第二半导体通道结构的导电型态与该第一半导体通道结构的导电型态互补。
10.如权利要求7所述的半导体装置，其中该第一晶体管还包括第一栅极结构，围绕该第一半导体通道结构的该多个第一水平部分与该第一垂直部分，且该第二晶体管还包括第二栅极围绕该第二半导体通道结构的该多个第二水平部分。
11.如权利要求10所述的半导体装置，其中该第二栅极结构与该第一栅极结构互相分离。
12.如权利要求10所述的半导体装置，其中该第二栅极结构与该第一栅极结构直接相连。
13.如权利要求10所述的半导体装置，其中该第二栅极结构于该垂直方向上设置于该第一栅极结构与该基底之间，且该第二半导体通道结构于该垂直方向上设置于该第一半导体通道结构与该基底之间。
14.如权利要求10所述的半导体装置，其中该第一栅极结构于该垂直方向上设置于该第二栅极结构与该基底之间，且该第一半导体通道结构于该垂直方向上设置于该第二半导体通道结构与该基底之间。
15.如权利要求10所述的半导体装置，其中该第二半导体通道结构还包括：
第二垂直部分，沿该垂直方向上延伸且与该多个第二水平部分相连接，其中该第二垂直部分的材料组成与各该第二水平部分的材料组成相同，且该第二栅极结构还围绕该第二半导体通道结构的该第二垂直部分。
16.如权利要求15所述的半导体装置，其中该第二垂直部分于该垂直方向上贯穿各该第二水平部分。
17.如权利要求15所述的半导体装置，其中各该第二水平部分的至少一部分设置于该第二垂直部分于与该垂直方向正交的一方向上的两相对侧。
18.如权利要求7所述的半导体装置，还包括：
介电层，于该垂直方向上设置于该两个第一源极/漏极结构中的一个与该两个第二源极/漏极结构中的一个之间。
19.如权利要求7所述的半导体装置，其中该第一晶体管为p型晶体管，且该第二晶体管为n型晶体管。
20.如权利要求7所述的半导体装置，其中该第一晶体管与该第二晶体管于与该垂直方向正交的方向上相邻设置且互相分离。
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US9461114B2 (en) 2014-12-05 2016-10-04 Samsung Electronics Co., Ltd. Semiconductor devices with structures for suppression of parasitic bipolar effect in stacked nanosheet FETs and methods of fabricating the same
US9613871B2 (en) * 2015-07-16 2017-04-04 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
US9972542B1 (en) 2017-01-04 2018-05-15 International Business Machines Corporation Hybrid-channel nano-sheet FETs
US10741456B2 (en) * 2018-10-10 2020-08-11 International Business Machines Corporation Vertically stacked nanosheet CMOS transistor
US10903369B2 (en) * 2019-02-27 2021-01-26 International Business Machines Corporation Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
CN114765217A (zh) * 2021-01-11 2022-07-19 联华电子股份有限公司 半导体装置

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