KR20220048909A - 반도체 디바이스를 위한 콘택트 및 그 형성 방법 - Google Patents

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멩-한 린
사이-후이 영
치 온 추이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

저전압(low-voltage) 및 고전압(high-voltage) 디바이스의 소스/드레인 영역 및 게이트 전극에 대한 콘택트를 형성하는 방법 및 상기 방법에 의해 형성된 디바이스가 개시된다. 일 실시형태에서, 디바이스는 제1 소스/드레인 영역에 인접한 기판의 제1 채널 영역; 상기 제1 채널 영역 위의 제1 게이트; 제2 소스/드레인 영역에 인접한 상기 기판의 제2 채널 영역 - 상기 제2 채널 영역의 상부면은 상기 제1 채널 영역의 상부면 아래에 배치됨 -; 상기 제2 채널 영역 위의 제2 게이트; 상기 제1 게이트 및 상기 제2 게이트 위의 ILD; 상기 ILD를 통해 연장되고 상기 제1 소스/드레인 영역에 결합된 제1 콘택트; 및 상기 ILD를 통해 연장되고 상기 제2 소스/드레인 영역에 결합되고, 상기 제1 콘택트의 폭보다 큰 폭 및 상기 제1 콘택트의 높이보다 큰 제2 높이를 갖는 제2 콘택트, 를 포함한다.

Description

반도체 디바이스를 위한 콘택트 및 그 형성 방법{CONTACTS FOR SEMICONDUCTOR DEVICES AND METHODS OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2020년 10월 13일에 출원된 미국 가출원 No. 63/090,799의 이익을 주장하며, 이 출원은 본원에 참조로 편입된다.
반도체 디바이스는 예를 들면, 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 어플리케이션에 사용된다. 반도체 디바이스는 일반적으로 반도체 기판 위에 절연 층 또는 유전체 층, 전도성 층 및 반도체 재료 층을 순차적으로 성막하고(deposit), 그 위에 회로 부품(components) 및 소자(elements)를 형성하기 위해 리소그래피를 사용하여 다양한 재료 층을 패터닝함으로써 제조된다.
반도체 산업은 최소 피쳐 크기(minimum feature size)를 지속적으로 줄임으로써 다양한 전자 부품(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜왔고, 이는 주어진 영역 내에 더 많은 부품이 집적될 수 있게 한다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피쳐들(features)이 일정 비율로 도시된 것은 아님에 주의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피쳐들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, 15, 16, 17, 18, 19a, 19b, 19c, 19d, 19e, 20a, 20b, 20c, 21a, 21b 및 21c는 일부 실시형태에 따라 전계효과 트랜지스터(FET)의 제조에서 중간 단계의 단면 및 탑-다운(top-down) 도면이다.
도 21d는 일부 실시형태에 따른 콘택트(contact))의 재료 특성에 대한 그래프를 도시한다.
다음의 개시는 제공되는 본 발명의 다양한 피쳐들을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 구성요소 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하려는 의도가 아니다. 예를 들면, 뒤따르는 설명에서 제1 피쳐를 제2 피쳐 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피쳐가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피쳐가 직접 접촉하지 않도록 추가적인 피쳐가 상기 제1 피쳐와 제2 피쳐 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등, 공간적으로 상대적인 용어들은 도면(들)에 도시된 바와 같이 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 설명하기 위한 설명의 편의를 위해 사용될 수 있다. 상기 공간적으로 상대적인 용어들은 도면에 도시된 방향(orientation)에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 배향(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구(descriptors)는 그에 따라 유사하게 해석될 수 있다.
다양한 실시형태는 저전압(low-voltage) 반도체 디바이스 및 고전압(high-voltage) 반도체 디바이스를 위한 콘택트(contacts)를 형성하는 방법 및 그에 의해 형성된 반도체 디바이스를 제공한다. 방법은 기판의 제1 영역에 저전압 반도체 디바이스를 형성하는 단계와 기판의 제2 영역에 고전압 반도체 영역을 형성하는 단계를 포함한다. 기판의 제2 영역은 기판의 제1 영역 아래에 리세싱되어(recessed) 있다. 게이트는 제1 영역 및 제2 영역에 형성되며, 제2 영역의 게이트는 제1 영역의 게이트보다 더 큰 높이를 갖는다. 하나 이상의 층간 유전체(interlayer dielectrics)가 제1 영역 및 제2 영역 위에 형성된다. 패터닝된 포토레지스트가 층간 유전체 위에 형성되고, 제1 영역의 제1 소스/드레인 영역, 제2 영역의 제2 소스/드레인 영역, 및 제1 영역 및 제2 영역의 게이트를 노출하는 개구를 형성하는데 사용된다.
포토레지스트는 제1 소스/드레인 영역 위의 제1 개구, 제2 소스/드레인 영역 위의 제2 개구, 및 게이트 위의 제3 개구를 포함하도록 패터닝된다. 제2 개구는 제1 개구 및 제3 개구보다 더 큰 폭을 가질 수 있고, 제1 개구는 제3 개구와 동일하거나 이보다 더 큰 폭을 가질 수 있다. 개구의 폭이 증가함에 따라, 하부의 층간 유전체의 에칭 속도(etch rate)가 증가할 수 있다. 결과적으로, 개구들의 상이한 폭은 제1 소스/드레인 영역, 제2 소스/드레인 영역 또는 게이트를 오버-에칭(over-etching)하지 않고, 상이한 높이에 배치된 제1 소스/드레인 영역, 제2 소스/드레인 영역 및 게이트를 노출시키는데 사용될 수 있다. 이는 디바이스 결함을 줄이고 디바이스 성능을 향상시킨다. 또한, 마스킹(masking) 단계가 제거되어 비용이 절감된다.
본 명세서에서 설명된 일부 실시형태는 게이트-라스트 프로세스(gate-last process)를 사용하여 형성된 평면 FET(planar FETs)의 맥락에서 설명된다. 다른 실시형태에서는, 게이트-퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시형태는 핀 전계효과 트랜지스터(FinFET), 나노구조(예를 들어, 나노시트(nanosheet), 나노와이어(nanowire), 게이트-올-어라운드(gate-all-around), 등) 전계효과 트랜지스터(NSFETs) 등에 사용되는 측면을 고려한다.
도 1에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 세미컨덕터-온-인슐레이터(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있고, (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로 SOI 기판은 절연체(insulator) 층 상에 형성된 반도체 재료의 층이다. 상기 절연체 층은 예를 들어, 매립 산화물(buried oxide, BOX) 층, 실리콘 옥사이드(silicon oxide) 층 등일 수 있다. 절연체 층은 기판, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다층(multi-layered) 또는 그래디언트(gradient) 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시형태에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 카바이드(silicon carbide), 갈륨 아세나이드(gallium arsenide), 갈륨 포스파이드(gallium phosphide), 인듐 포스파이드(indium phosphide), 인듐 아세나이드(indium arsenide) 및/또는 인듐 안티모나이드(indium antimonide)를 포함하는 화합물 반도체; 실리콘 게르마늄(silicon germanium), 갈륨 아세나이드 포스파이드(gallium arsenide phosphide), 알루미늄 인듐 아세나이드(aluminum indium arsenide), 알루미늄 갈륨 아세나이드(aluminum gallium arsenide), 갈륨 인듐 아세나이드(gallium indium arsenide), 갈륨 인듐 포스파이드(gallium indium phosphide) 및/또는 갈륨 인듐 아세나이드 포스파이드(gallium indium arsenide phosphide)를 포함하는 합금 반도체; 또는 이들의 조합, 을 포함할 수 있다.
기판(50)은 저전압(low-voltage, LV) 디바이스 영역(100) 및 고전압(high-voltage, HV) 디바이스 영역(200)을 구비한다. LV 디바이스 영역(100)은 저전압 금속-산화물-반도체(metal-oxide-semiconductor, MOS)와 같은 저전압 디바이스가 형성될 영역이다. HV 디바이스 영역은 고전압 MOS 디바이스와 같은 고전압 디바이스가 형성될 영역이다. LV 디바이스는 HV 디바이스의 각각의 동작 전압(operation voltages) 및 전원 전압(power supply voltages)보다 낮은 동작 전압 및 전원 전압에서 동작하도록 구성된다. HV 및 LV의 개념은 서로 상대적인 것임이 이해될 것이다. LV 디바이스에 의해 손상없이 견딜 수 있는 최대 전압은 HV 디바이스에 의해 손상없이 견딜 수 있는 최대 전압보다 낮다. 일부 실시형태에서, HV 디바이스의 동작 전압 및 전원 전압은 약 2.5 V 와 약 15 V 사이에 있고, LV 디바이스의 동작 전압 및 전원 전압은 약 0.5 V 와 약 1 V 사이에 있다. (디바이더(51)에 의해 도시된 바와 같이) LV 디바이스 영역(100)은 HV 디바이스 영역(200)으로부터 물리적으로 분리될 수 있고, 임의의 수의 디바이스 피쳐(예를 들어, 기타 활성 디바이스, 도핑된 영역, 격리 구조 등)가 LV 디바이스 영역(100)및 HV 다바이스 영역(200) 사이에 배치될 수 있다.
또한 도 1에서, 패드 층(52) 및 마스크 층(54)이 기판(50) 상에 형성된다. 패드 층(52)은 실리콘 옥사이드(silicon oxide) 등의 박막을 포함할 수 있고, 이는 열 산화(thermal oxidation) 프로세스 등을 사용하여 형성될 수 있다. 일부 실시형태에서, 패드 층(52)은 실리콘 나이트라이드(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride), 이들의 조합 또는 다수의 층 등을 포함할 수 있다. 패드 층(52)은 기판(50)과 마스크 층(54) 사이의 접착층으로서 작용할 수 있다. 또한, 패드 층(52)은 마스크 층(54)을 에칭하기 위한 에칭 정지층으로서 작용할 수 있다. 일부 실시형태에서, 마스크 층(54)은 실리콘 나이트라이드 등으로 형성된다. 일부 실시형태에서, 마스크 층(54)은 실리콘 옥시나이트라이드, 폴리실리콘, 이들의 조합 또는 다수의 층 등을 포함할 수 있다. 마스크 층(54)은 화학 기상 성막(CVD), 원자층 성막(ALD) 등에 의해 형성될 수 있다. 마스크 층(54)은 후속 포토리소그래피 프로세스 동안 하드 마스크(hard mask)로서 사용될 수 있다.
도 2에서, 마스크 층(54), 패드 층(52) 및 기판(50)이 트렌치(56)를 형성하기 위해 에칭된다. 패터닝된 포토레지스트와 같은 제1 패터닝된 마스크(별도로 도시되지 않음)가 마스크 층(54)위에 형성될 수 있다. 제1 패터닝된 마스크는 스핀-온 코팅(spin-on coating) 등을 사용하여 마스크 층(54) 위에 제1 감광층(photosensitive layer)을 성막함으로써 형성될 수 있다. 그 다음, 제1 감광층을 패터닝된 에너지 원(예를 들어, 패터닝된 광원)에 노출시키고 상기 제1 감광층을 현상하여 제1 감광층의 노광되거나 노광되지 않은 부분을 제거함으로써 제1 감광층을 패터닝할 수 있고, 이에 의해 제1 패터닝된 마스크를 형성할 수 있다. 트렌치(56)를 형성하면서, 제1 패터닝된 마스크의 패턴을 마스크 층(54), 패드 층(52) 및 기판(50)에 전사하기 위해, 마스크 층(54), 패드 층(52) 및 기판(50)은 반응성 이온 에칭(reactive ion etching, RIE), 중성빔 에칭(neutral beam etching, NBE) 등, 또는 이들의 조합과 같은 적절한 에칭 프로세스에 의해 에칭될 수 있다. 일부 실시형태에서, 에칭 프로세스는 이방성(anisotropic)일 수 있다. 그 다음, 제1 패터닝된 마스크는 애싱(ashing) 프로세스, 스트리핑(stripping) 프로세스 등, 또는 이들의 조합과 같은 임의의 허용 가능한 프로세스에 의해 제거될 수 있다.
도 3에서, 얕은 트렌치 격리(shallow trench isolation, STI) 영역(58)이 마스크 층(54), 패드 층(52) 및 기판(50)에 인접한 트렌치(56)에 형성된다. STI 영역(58)은 절연 재료(별도로 도시되지 않음)가 트렌치(56)를 채우고, 기판(50)의 상부면(top surfaces) 및 측면(side surfaces), 패드 층(52)의 측면, 및 마스크 층(54)의 상부면 및 측면을 따라 연장함으로써 형성될 수 있다. 절연 재료는 실리콘 옥사이드와 같은 산화물(oxide), 질화물(nitride) 등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 성막(high-density plasma chemical vapor deposition, HDP-CVD), 유동성(flowable) CVD(FCVD)(예를 들어, 성막된 재료를 산화물과 같은 다른 재료로 변환하기 위한 후 경화(post curing)가 있는 원격 플라즈마 시스템에서의 CVD-기반 재료 성막), 기타, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 도시된 실시형태에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 옥사이드이다. 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 일부 실시형태에서, 절연 재료는 과잉의 절연 재료가 마스크 층(54)을 덮도록 형성된다. 절연 재료는 단일의 층을 포함할 수 있거나 다수의 층을 이용할 수 있다. 예를 들어, 일부 실시형태에서, 라이너(liner)(별도로 도시되지 않음)가 먼저 기판(50), 패드 층(52) 및 마스크 층(54)의 표면을 따라 형성될 수 있다. 그 후에, 위에서 설명된 것과 같은 충전(fill) 재료가 상기 라이너 위에 형성될 수 있다.
그 다음, 제거 프로세스가 마스크 층(54) 위의 과잉 절연 재료를 제거하기 위해 상기 절연 재료에 적용된다. 일부 실시형태에서, 화학적 기계적 연마 (CMP), 에치-백(etch-back) 프로세스, 이들의 조합 등과 같은 평탄화 프로세스가 사용될 수 있다. 제거 프로세스는 절연 재료 및 마스크 층(54)을 평탄화하여 STI 영역(58)을 형성할 수 있다. 제거 프로세스는, 평탄화 프로세스가 완료된 후 마스크 층(54) 및 STI 영역(58)의 상부면이 높이가 같게(level) 되도록 상기 마스크 층(54)을 노출시킨다.
도 4에서, 제2 패터닝된 마스크(60)가 LV 디바이스 영역(100) 위에 형성되고, STI 영역(58), 마스크 층(54), 패드 층(52) 및 기판(50)이 HV 디바이스 영역(200)에서 에칭된다. 제2 패터닝된 마스크(60)는 패터닝된 포토레지스트일 수 있다. 제2 패터닝된 마스크(60)는 스핀-온 코팅(spin-on coating) 등을 사용하여 마스크 층(54) 및 STI 영역(58) 위에 제2 감광층을 성막함으로써 형성될 수 있다. 그 다음, 제2 감광층을 패터닝된 에너지 원(예를 들어, 패터닝된 광원)에 노출시키고 상기 제2 감광층을 현상하여 제2 감광층의 노광되거나 노광되지 않은 부분을 제거함으로써 제2 감광층을 패터닝할 수 있고, 이에 의해 LV 디바이스 영역(100)을 덮고 HV 디바이스 영역(200)을 노출하는 제2 패터닝된 마스크(60)를 형성할 수 있다. 그 다음, HV 디바이스 영역(200)의 마스크 층(54), 패드 층(52), 기판(50) 및 STI 영역(58)은 적절한 에칭 프로세스에 의해 에칭될 수 있다. 에칭은 습식 에칭 프로세스, 건식 에칭 프로세스 등일 수 있다. 일부 실시형태에서, 에칭 프로세스는 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등, 또는 이들의 조합일 수 있다. 일부 실시형태에서, 에칭 프로세스는 이방성(anisotropic)일 수 있다. 일부 실시형태에서, 마스크 층(54), 패드 층(52) 및 기판(50)은 STI 영역(58)과는 별도로 에칭될 수 있다. 마스크 층(54), 패드 층(52) 및 기판(50)은 STI 영역(58)의 에칭 전 또는 후에 에칭될 수 있다.
도 4에 도시된 바와 같이, 기판(50)의 주면(major surface)에 수직한 방향에서 LV 디바이스 영역(100)의 마스크 층(54) 및 STI 영역(58)의 상부면은 HV 디바이스 영역(200)의 기판(50) 및 STI 영역(58)의 상부면 위에 배치될 수 있다. LV 디바이스 영역(100)의 마스크 층(54) 및 STI 영역(58)의 상부면은 약 50 nm 내지 약 350 nm 범위의 높이(H1)만큼 HV 디바이스 영역(200)의 기판(50) 및 STI 영역(58)의 상부면 위에 배치될 수 있다. HV 디바이스 영역(200)에 후속적으로 형성되는 게이트 구조는 LV 디바이스 영역(100)에 후속적으로 형성되는 게이트 구조보다 더 큰 높이를 가질 수 있다. HV 디바이스 영역(200)에서 기판(50) 및 STI 영역(58)을 리세싱(recessing)하는 것은 LV 디바이스 영역(100) 및 HV 디바이스 영역(200)에 후속적으로 형성되는 게이트 구조가 동시에 형성되도록 허용한다.
도 5에서, 제2 패터닝된 마스크(60), 마스크 층(54) 및 패드 층(52)이 LV 디바이스 영역(100)으로부터 제거된다. 제2 패터닝된 마스크(60)는 애싱(ashing) 프로세스, 스트리핑(stripping) 프로세스 등, 또는 이들의 조합과 같은 임의의 허용 가능한 프로세스에 의해 제거될 수 있다. 마스크 층(54)이 실리콘 나이트라이드를 포함하고 패드 층(52)이 실리콘 옥사이드를 포함하는 실시형태에서, 마스크 층(54)은 포스포릭 애시드(H3PO4) 등을 사용하는 습식 세정 프로세스에 의해 제거될 수 있고, 패드 층(52)은 희석된 하이드로플루오릭 애시드(dHF) 등을 사용하는 습식 에칭 프로세스에서 제거될 수 있다. STI 영역(58)은 또한 STI 영역(58)의 상부면이 기판(50)의 상부면과 실질적으로 동일 평면이 되도록 리세싱될 수 있다. 일부 실시형태에서, CMP 프로세스와 같은 평탄화 프로세스가 LV 디바이스 영역(100)의 STI 영역(58)의 상부면이 기판(50)의 상부면과 높이가 같게 되도록 하기 위해 수행될 수 있다. 일부 실시형태에서, 평탄화 프로세스가 LV 디바이스 영역(100) 상에 수행되는 동안 HV 디바이스 영역(200)은 마스킹될 수 있다.
도 6에서, 제1 웰(62)이 LV 디바이스 영역(100)의 기판(50)에 형성되고 제2 웰(64)이 HV 디바이스 영역(200)의 기판(50)에 형성된다. 일부 실시형태에서, 제1 웰(62) 및 제2 웰(64)은 동일하거나 상이한 도펀트로 도핑될 수 있고, 제1 웰(62) 및 제2 웰(64)은 동일하거나 상이한 도펀트 농도로 도핑될 수 있다. 또한, 제1 웰(62) 및 제2 웰(64) 중 어느 하나에 n-타입 또는 p-타입 도펀트가 주입될 수 있다. 상이한 도펀트 또는 도펀트 농도를 갖는 실시형태에서, LV 디바이스 영역(100) 및 HV 디바이스 영역(200)에 대한 상이한 주입 단계(implant steps)는 포토레지스트 또는 기타 마스크(별도로 도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 LV 디바이스 영역(100)의 기판(50) 및 STI 영역(58) 위에 형성될 수 있다. 포토레지스트는 기판(50)의 HV 디바이스 영역(200)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있고, 허용되는 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, HV 디바이스 영역(200)에 불순물 주입이 수행되고, 포토레지스트는 불순물이 LV 디바이스 영역(100)에 주입되는 것을 방지하는 마스크 역할을 할 수 있다. 불순물은 1 x 1018 atoms/cm3 이하의 농도, 예를 들어 약 1 x 1016 atoms/cm3 내지 약 1 x 1018 atoms/cm3의 농도로 영역에 주입된, 포스포러스(phosphorus), 아세닉(arsenic), 안티모니(antimony), 보론(boron), 보론 플루오라이드(boron fluoride), 인듐(indium) 등일 수 있다. 주입 후, 포토레지스트는 허용되는 애싱(ashing) 프로세스 등에 의해 제거된다.
HV 디바이스 영역(200)의 주입 후에, 포토레지스트가 HV 디바이스 영역(200)의 기판(50) 및 STI 영역(58) 위에 형성된다. 포토레지스트는 기판(50)의 LV 디바이스 영역(100)을 노출시키기 위해 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있으며 허용되는 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면 불순물 주입이 LV 디바이스 영역(100)에 수행될 수 있으며, 포토레지스트는 HV 디바이스 영역(200)에 불순물이 주입되는 것을 방지하는 마스크 역할을 할 수 있다. p-타입 불순물은 1 x 1018 atoms/cm3 이하의 농도, 예컨대 약 1 x 1016 atoms/cm3 내지 약 1 x 1018 atoms/cm3의 농도로 영역에 주입된, 포스포러스(phosphorus), 아세닉(arsenic), 안티모니(antimony), 보론(boron), 보론 플루오라이드(boron fluoride), 인듐(indium) 등일 수 있다. 주입 후, 포토레지스트는 허용되는 애싱 프로세스 등에 의해 제거될 수 있다. LV 디바이스 영역(100) 및 HV 디바이스 영역(200)에 대한 주입 후, 주입 손상을 복구하고 주입된 불순물을 활성화하기 위해 어닐링이 수행될 수 있다. 제1 웰(62) 및 제2 웰(64)은 STI 영역(58)의 바닥면(bottom surfaces) 아래에 배치되는 바닥면을 구비하고 STI 영역(58) 아래에 연장되는 것으로 도시되어 있다. 일부 실시형태에서, 제1 웰(62) 및 제2 웰(64)은 STI 영역(58) 아래에 연장되지 않는다. 일부 실시형태에서, STI 영역(58)의 바닥면은 제1 웰(62) 및/또는 제2 웰(64)의 바닥면 아래에 배치된다.
도 7에서, 제1 게이트 유전층(66)이 STI 영역(58), 제1 웰(62) 및 제2 웰(64) 위에 형성된다. 제1 게이트 유전층(66)은 실리콘 옥사이드와 같은 산화물(oxide); 실리콘 나이트라이드와 같은 질화물; 산화물/질화물/산화물과 같은 복합 구조; 이들의 조합 또는 다수의 층; 기타, 를 포함할 수 있는 유전체 재료일 수 있다. 제1 게이트 유전층(66)은 CVD, ALD 등과 같은 성막 공정에 의해 형성될 수 있다. 일부 실시형태에서, 제1 게이트 유전층(66)은 후속적으로 형성되는 고전압(high-voltage) 트랜지스터를 위한 게이트 산화물을 형성한다. 제1 게이트 유전층(66)은 약 10 nm 내지 약 100 nm 두께를 가질 수 있다.
도 8에서, 제1 게이트 유전층(66)은 LV 디바이스 영역(100)으로부터 제거된다. 제1 게이트 유전층(66)은 허용되는 포토리소그래피 및 에칭 프로세스에 의해 제거될 수 있다. 도 8에 도시된 바와 같이, HV 디바이스 영역(200)의 제1 게이트 유전층(66)의 상부면은 LV 디바이스 영역(100)의 제1 웰(62) 및 STI 영역(58)의 상부면과 동일 평면에 있을 수 있다. 제1 웰(62) 및 STI 영역(58)의 상부면은 LV 디바이스 영역(100)으로부터 제1 게이트 유전층(66)을 제거한 후에 노출될 수 있다. 일부 실시형태에서, HV 디바이스 영역(200)의 제1 게이트 유전층(66)의 상부면은 LV 디바이스 영역(100)의 제1 웰(62) 및 STI 영역(58)의 상부면 위 또는 아래에 있을 수 있다.
도 9에서, 제2 게이트 유전층(70)이 STI 영역(58), 제1 웰(62) 및 제1 게이트 유전층(66) 위에 형성된다. 제2 게이트 유전층(70)은 예를 들어, 실리콘 옥사이드, 실리콘 나이트라이드, 이들의 조합 등일 수 있으며, 허용되는 기술에 따라 성막되거나 열적으로 성장될 수 있다. 게이트 층(72)이 제2 게이트 유전층(70) 위에 형성되고, 마스크 층(74)이 게이트 층(72) 위에 형성된다. 게이트 층(72)은 제2 게이트 유전층(70) 위에 성막된 다음, CMP 등에 의해 평탄화될 수 있다. 마스크 층(74)은 게이트 층(72) 위에 성막될 수 있다. 게이트 층(72)은 전도성 또는 비전도성 재료일 수 있고, 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 금속 질화물(metallic nitrides), 금속 규화물(metallic silicides), 금속 산화물(metallic oxides) 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 게이트 층(72)은 물리 기상 성막(PVD), CVD, 스퍼터 성막, 또는 선택된 재료를 성막하기 위한 기타 기술에 의해 성막될 수 있다. 게이트 층(72)은 격리 영역, 예를 들면 STI 영역(58), 제1 게이트 유전층(66) 및/또는 제2 게이트 유전층(70)의 에칭으로부터 높은 에칭 선택비(etching selectivity)를 갖는 다른 재료로 제조될 수 있다. 마스크 층(74) 예를 들어, 실리콘 나이트라이드(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride) 등의 하나 이상의 층을 포함할 수 있다. 도 9에 도시된 실시형태에서, 단일의 게이트 층(72) 및 단일의 마스크 층(74)이 LV 디바이스 영역(100) 및 HV 디바이스 영역(200)에 걸쳐 형성된다. 예시 목적에서 제2 게이트 유전층(70)이 제1 웰(62) 및 STI 영역(58)을 덮는 것으로 도시되어 있음에 유의한다. 일부 실시형태에서, 제2 게이트 유전층(70)은, 제2 게이트 유전층(70)이 제1 웰(62) 및 제1 게이트 유전층(66)만을 덮도록 성막될 수 있다.
도 10에서, 마스크 층(74)(도 7 참조)은 허용되는 포토리소그래피 및 에칭 기술을 사용하여 패터닝되어 마스크(86)를 형성할 수 있다. 마스크(86)의 패턴은 게이트(84)를 형성하기 위해 게이트 층(72)으로 전사될 수 있다. 일부 실시형태에서, 마스크(86)의 패턴은 또한 LV 디바이스 영역(100) 및 HV 디바이스 영역(200)의 제2 게이트 유전층(70)으로 전사되어 제2 게이트 유전체(82)를 형성하고, HV 디바이스 영역(200)의 제1 게이트 유전층(66)으로 전사되어 제1 게이트 유전체(80)를 형성할 수 있다. 마스크(86)의 패턴은 허용되는 에칭 기술에 의해 전사될 수 있다. 게이트(84)는 제1 웰(62) 및 제2 웰(64)의 각각의 채널 영역(87)을 덮는다. 마스크(86)의 패턴은 각각의 게이트(84)를 인접한 게이트로부터 물리적으로 분리한다.
마스크(86), 게이트(84), 제2 게이트 유전체(82) 및 제1 게이트 유전체(80)를 형성하기 위해 마스크 층(74), 게이트 층(72), 제2 게이트 유전층(70) 및 제1 게이트 유전층(66)을 패터닝한 후, 저농도로 도핑된 소스/드레인(lightly doped source/drain, LDD) 영역(별도로 도시되지 않음)을 위한 주입(implants)이 수행될 수 있다. LV 디바이스 영역(100) 및 HV 디바이스 영역(200)이 상이한 디바이스 타입을 갖는 실시형태에서, 도 6에서 위에서 설명된 주입과 유사하게, 포토레지스트와 같은 마스크가 LV 디바이스 영역(100)은 노출시키면서 HV 디바이스 영역(200) 위에 형성될 수 있고, 적절한 타입(예를 들어, n-타입 또는 p-타입) 불순물이 LV 디바이스 영역(100)의 상기 노출된 제1 웰(62)에 주입될 수 있다. 그 다음 마스크는 제거될 수 있다. 이어서, 포토레지스트와 같은 마스크가 HV 디바이스 영역(200)은 노출하면서 LV 디바이스 영역(100) 위에 형성될 수 있고, 적절한 타입의 불순물(예를 들어, n-타입 또는 p-타입)이 HV 디바이스 영역(200)의 노출된 제2 웰(64)에 주입될 수 있다. 그 다음 마스크는 제거될 수 있다. n-타입 불순물은 전술한 n-타입 불순물 중 임의의 것일 수 있고, p-타입 불순물은 전술한 p-타입 불순물 중 임의의 것일 수 있다. 상기 저농도로 도핑된 소스/드레인 영역은 약 1015 atoms/cm3 내지 약 1019 atoms/cm3 의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화하기 위해 어닐링이 사용될 수 있다.
상기 개시는 일반적으로 스페이서(spacers) 및 LDD 영역을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스 및 순서(sequence)가 사용될 수 있다. 예를 들어, 더 적거나 추가적인 스페이서가 사용될 수 있다. 일부 실시형태에서, 게이트 씰 스페이서(gate seal spacers)(별도로 도시되지 않음)가 마스크(86), 게이트(84), 제2 게이트 유전체(82) 및 제1 게이트 유전체(80)의 측벽을 따라 형성될 수 있고, LDD 영역은 상기 게이트 씰 스페이서를 형성한 후에 형성될 수 있다. 또한, n-타입 및 p-타입 디바이스가 상이한 구조와 단계를 사용하여 형성될 수 있다. 예를 들어, n-타입 디바이스를 위한 LDD 영역은 게이트 씰 스페이서를 형성하기 전에 형성될 수 있고, p-타입 디바이스를 위한 LDD 영역은 게이트 씰 스페이서를 형성한 후에 형성될 수 있다.
도 11에서, 게이트 스페이서(88)가 마스크(86), 게이트(84), 제2 게이트 유전체(82) 및 제1 게이트 유전체(80)의 측벽을 따라 형성된다. 게이트 스페이서(88)는 절연 재료를 컨포멀하게(conformally) 성막하고 이어서 상기 절연 재료를 이방성으로 에칭함으로써 형성될 수 있다. 게이트 스페이서(88)의 절연 재료는 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 실리콘 옥시나이트라이드(silicon oxynitride), 실리콘 카보나이트라이드(silicon carbonitride), 이들의 조합 등일 수 있다.
도 12에서, 소스/드레인 영역(90A, 90B)이 제1 웰(62) 및 제2 웰(64)에 각각 형성된다. 소스/드레인 영역(90A, 90B)은 주입 프로세스, 에칭 프로세스에 이어 에피택셜 성장(epitaxial growth) 프로세스 등에 의해 형성될 수 있다. 소스/드레인 영역(90A)은 LV 디바이스 영역(100)의 게이트(84)가 소스/드레인 영역(90A)의 각각의 인접한 쌍(neighboring pairs) 사이에 배치되도록 제1 웰(62)에 형성된다. 유사하게, 소스/드레인 영역(90B)은 HV 디바이스 영역(200)의 게이트(84)가 소스/드레인 영역(90B)의 각각의 인접한 쌍 사이에 배치되도록 제2 웰(64)에 형성된다. 일부 실시형태에서, 게이트 스페이서(88)는 소스/드레인 영역(90A, 90B)이 결과적인 FET의 후속적으로 형성되는 게이트를 단락(short out)시키지 않도록, 소스/드레인 영역(90A, 90B)을 게이트(84)로부터 적절한 측방향(lateral) 거리만큼 분리하는데 사용된다.
소스/드레인 영역(90A, 90B)이 에피택셜 성장 프로세스에 의해 형성되는 실시형태에서, LV 디바이스 영역(100)의 소스/드레인 영역(90A)은 HV 디바이스 영역(200)을 마스킹하고 상기 제1 웰(62)에 리세스(recesses)를 형성하기 위해 LV 디바이스 영역(100)의 제1 웰(62)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그 다음, LV 디바이스 영역(100)의 소스/드레인 영역(90A)이 리세스에서 에피택셜(epitaxially) 성장된다. 소스/드레인 영역(90A)은 실리콘, 실리콘 카바이드(silicon carbide), 인-도핑된(phosphorous-doped) 실리콘 카바이드, 실리콘 포스파이드(silicon phosphide), 실리콘 게르마늄(silicon germanium), 붕소-도핑된(boron-doped) 실리콘 게르마늄, 게르마늄, 게르마늄 틴(germanium tin) 등과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 소스/드레인 영역(90A)의 재료는 각각의 채널 영역(87)에 스트레스(stress)를 가하여 성능을 향상시키도록 선택될 수 있다. 일부 실시형태에서, LV 디바이스 영역(100)의 소스/드레인 영역(90A)은 제1 웰(62)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facets)을 가질 수 있다.
HV 디바이스 영역(200)의 소스/드레인 영역(90B)은 LV 디바이스 영역(100)을 마스킹하고 제2 웰(64)에 리세스를 형성하기 위해 HV 디바이스 영역(200)의 제2 웰(64)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그 다음, HV 디바이스 영역(200)의 소스/드레인 영역(90B)이 상기 리세스에서 에피택셜 성장된다. 소스/드레인 영역(90B)은 실리콘, 실리콘 카바이드, 인-도핑된 실리콘 카바이드, 실리콘 포스파이드, 실리콘 게르마늄, 붕소-도핑된 실리콘 게르마늄, 게르마늄, 게르마늄 틴 등과 같은 임의의 허용 가능한 재료를 포함할 수 있다. 소스/드레인 영역(90B)의 재료는 각각의 채널 영역(87)에 스트레스를 가하여 성능을 향상시키도록 선택될 수 있다. 일부 실시형태에서, HV 디바이스 영역(200)의 소스/드레인 영역(90B)은 제2 웰(64)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
소스/드레인 영역(90A, 90B)이 주입(implantation) 또는 에피택셜 성장(epitaxial growth)에 의해 형성되는 실시형태에서, 저농도 도핑된 소스/드레인 영역을 형성하기 위한 이전에 설명된 프로세스와 유사하게, 소스/드레인 영역(90A, 90B), 제1 웰(62) 및/또는 제2 웰(64)은 소스/드레인 영역을 형성하기 위해 도펀트가 주입될 수 있고, 어닐링이 뒤따른다. 소스/드레인 영역(90A, 90B)은 약 1019 atoms/cm3 내지 약 1021 atoms/cm3 의 불순물 농도를 가질 수 있다. 소스/드레인 영역(90A, 90B)에 대한 n-타입 및/또는 p-타입 불순물은 이전에 설명된 불순물 중 임의의 것일 수 있다. 일부 실시형태에서, 소스/드레인 영역(90A, 90B)은 성장 중에 인 사이튜(in situ) 도핑될 수 있다.
또한, 도 12에서, 규화물(silicide) 영역(92A, 92B)이 LV 디바이스 영역(100) 및 HV 디바이스 영역(200)의 소스/드레인 영역(90A, 90B) 위에 각각 형성된다. 규화물 영역(92A, 92B)은 소스/드레인 영역(90A, 90B) 위에 금속층(별도로 도시되지 않음)을 형성하고, 어닐링을 수행하여 규화물 영역(92A, 92B)을 형성하고, 상기 금속층의 미반응(un-reacted) 부분을 제거함으로써 형성될 수 있다.
도 13에서, 마스크(86)가 제거되고 게이트 스페이서(88)가 에칭된다. 일부 실시형태에서, CMP와 같은 평탄화 프로세스가 게이트 스페이서(88)의 상부면을 게이트(84)의 상부면과 수평으로 하기 위해 수행될 수 있다. 일부 실시형태에서, 마스크(86)는 제거될 수 있고, 게이트 스페이서(88)는 등방성 또는 이방성일 수 있는 하나 이상의 적절한 에칭 프로세스에 의해 에칭될 수 있다. 일부 실시형태에서, 마스크(86) 및 게이트 스페이서(88)는 게이트(84), STI 영역(58) 및 규화물 영역(92A, 92B)의 재료에 비해 마스크(86) 및 게이트 스페이서(88)의 재료에 대한 높은 에칭 선택비(etching selectivity)를 갖는 건식 에칭 프로세스에 의해 에칭될 수 있다. 게이트 스페이서(88)의 상부면은 게이트(84) 상부면의 위 또는 아래에 있을 수 있다. 마스크(86) 및 게이트 스페이서(88)를 에칭하는 것은 인접한 게이트 스택들 사이의 개구의 종횡비(aspect ratio)(예를 들어, 폭(width)에 대한 높이(height)의 비율)를 감소시킬 수 있고, 이는 (도 14와 관련하여 아래에서 설명되는 제1 층간 유전체(96)와 같은) 층간 유전체(interlayer dielectric)의 후속 성막을 도모한다. 이는 디바이스 결함을 줄이고 디바이스 성능을 향상시킨다.
도 14에서, 제1 층간 유전체(ILD)(96)가 도 13에 도시된 구조 위에 성막된다. 제1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마-강화(plasma-enhanced) CVD(PECVD) 또는 FCVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 재료는 포스포-실리케이트 유리(phospho-silicate glass, PSG), 보로-실리케이트 유리(boro-silicate glass, BSG), 붕소-도핑된 포스포-실리케이트 유리(boron-doped phospho-silicate glass, BPSG), 도핑되지 않은 실리케이트 유리(undoped silicate glass, USG) 등을 포함할 수 있다. 임의의 허용되는 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시형태에서, 콘택트 에칭 정지층(contact etch stop layer, CESL)(94)이 제1 ILD(96)와, 규화물 영역(92A, 92B), STI 영역(58), 게이트 스페이서(88) 및 게이트(84) 사이에 배치된다. CESL(94)은 위에 놓인 제1 ILD(96)의 재료보다 낮은 에칭 속도(etch rate)를 갖는, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드 등과 같은 유전체를 포함할 수 있다.
도 15에서, CMP와 같은 평탄화 프로세스가 제1 ILD(96)의 상부면을 게이트(84)의 상부면과 수평으로 하기 위해 수행된다. 평탄화 프로세스 후에, 게이트(84), 게이트 스페이서(88), 제1 ILD(96) 및 CESL(94)의 상부면은 높이가 같다(level). 따라서, 게이트(84)의 상부면은 제1 ILD(96) 및 CESL(94)을 통해 노출된다.
도 16에서, 게이트(84)가 리세스(102)를 형성하기 위해 적절한 에칭 프로세스에 의해 제거된다. 리세스(102)내의 제2 게이트 유전체(82)의 부분들도 제거될 수 있다. 일부 실시형태에서는, 게이트(84)만이 제거되고, 제2 게이트 유전체(82)는 남아 있어 리세스(102)에 의해 노출된다. HV 디바이스 영역(200)의 제1 게이트 유전체(80)는 상대적으로 에칭되지 않은 상태로 남아 있을 수 있다. 일부 실시형태에서, 게이트(84)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(96), 게이트 스페이서(88) 또는 CESL(94)를 거의 또는 전혀 에칭하지 않고, 게이트(84)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. LV 디바이스 영역(100)의 리세스(102)는 제1 웰(62)의 채널 영역(87)을 노출하고 및/또는 그 위에 놓인다. HV 디바이스 영역(200)의 리세스(102)는 제1 게이트 유전체(80)를 노출하고 및/또는 그 위에 놓인다. 상기 제거하는 동안, 제2 게이트 유전체(82)는 게이트(84)가 에칭될 때 에칭 정지층으로 사용될 수 있다. 그 다음, 제2 게이트 유전체(82)는 게이트(84)의 제거 후에 선택적으로 제거될 수 있다.
도 17에서, 게이트 유전층(104) 및 게이트 전극(106)이 대체(replacement) 게이트를 위해 형성된다. 게이트 유전층(104)은 제1 웰(62)의 상부면, 제1 게이트 유전체(80)의 상부면 및 게이트 스페이서(88)의 측벽 상에와 같이, 리세스(102)에 성막된 하나 이상의 층을 포함할 수 있다. 게이트 유전층(104)은 또한 제1 ILD(96), CESL(94) 및 게이트 스페이서(88)의 상부면을 따라 연장하여 형성될 수 있다. 일부 실시형태에서, 게이트 유전층(104)은 실리콘 옥사이드(silicon oxide), 실리콘 나이트라이드(silicon nitride), 금속 산화물(metal oxide), 금속 규산염(metal silicate) 등의 하나 이상의 층과 같은, 하나 이상의 유전체 층을 포함한다. 예를 들어, 일부 실시형태에서, 게이트 유전층(104)은 열적 또는 화학적 산화에 의해 형성된 실리콘 옥사이드 계면층 및 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란타늄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트와 같은 상부의 고-유전상수(high-k) 유전체 재료를 포함한다. 게이트 유전층(104)은 약 7.0보다 큰 k-값을 갖는 유전체 층을 포함할 수 있다. 게이트 유전층(104)의 형성 방법은 분자빔 성막(molecular beam deposition, MBD), ALD, PECVD 등을 포함할 수 있다. 제2 게이트 유전체(82)의 부분들이 리세스(102)에 남아있는 실시형태에서, 게이트 유전층(104)은 제2 게이트 유전체(82)의 재료(예를 들어, SiO2)를 포함할 수 있다.
게이트 전극(106)이 게이트 유전층(104) 위에 성막되고 리세스(102)의 나머지 부분을 채운다. 게이트 전극(106)은 티타늄 나이트라이드(titanium nitride), 티타늄 옥사이드(titanium oxide), 탄탈륨 나이트라이드(tantalum nitride), 탄탈륨 카바이드(tantalum carbide), 코발트(cobalt), 루테늄(ruthenium), 알루미늄(aluminum), 텅스텐(tungsten), 이들의 조합, 또는 이들의 다수의 층과 같이 금속 함유 재료를 포함할 수 있다. 단일 층 게이트 전극(106)이 도 17에 도시되어 있지만, 게이트 전극(106)은 임의의 수의 라이너(liner) 층, 임의의 수의 일함수 튜닝(work function tuning) 층 및 충전 재료를 포함할 수 있다. 리세스(102)를 채운 후에, CMP와 같은 평탄화 프로세스가 수행되어 제1 ILD(96)의 상부면 위에 존재하는 게이트 유전층(104) 및 게이트 전극(106)의 과잉 부분을 제거할 수 있다. 게이트 전극(106) 및 게이트 유전층(104)의 나머지 부분은 결과적인 FET의 대체 게이트(replacement gates)를 형성한다. LV 디바이스 영역(100)의 게이트 전극(106) 및 게이트 유전층(104)과, HV 디바이스 영역(200)의 게이트 전극(106), 게이트 유전층(104) 및 제1 게이트 유전체(80)는 집합적으로 "게이트 스택(gate stacks)"으로 지칭될 수 있다. 게이트 스택은 제1 웰(62) 및 제2 웰(64)의 채널 영역(87)의 상부면을 따라 연장될 수 있다.
LV 디바이스 영역(100) 및 HV 디바이스 영역(200)의 게이트 유전층(104)의 형성은 동시에 발생하여 각 영역의 게이트 유전층(104)이 동일한 재료로 형성될 수 있고, 게이트 전극(106)의 형성은 동시에 발생하여 각 영역의 게이트 전극(106)이 동일한 재료로 형성될 수 있다. 일부 실시형태에서, 각 영역의 게이트 유전층(104)은 별개의 프로세스에 의해 형성되어 게이트 유전층(104)이 상이한 재료일 수 있고, 및/또는 각 영역의 게이트 전극(106)은 별개의 프로세스에 의해 형성되어 게이트 전극(106)이 상이한 재료일 수 있다. 별개의 프로세스를 이용할 때, 다양한 마스킹 단계가 적절한 영역을 마스킹하고 노출하기 위해 사용될 수 있다.
도 18에서, 게이트 마스크(110)가 게이트 스택 위에 형성된다. 게이트 마스크(110)는 게이트 스페이서(88)의 대향하는 부분들(opposing portions) 사이에 배치될 수 있다. 일부 실시형태에서, 게이트 마스크(110)를 형성하는 것은 리세스가 게이트 스택의 남아 있는 부분들 바로(directly) 위에 및 게이트 스페이서(88)의 대향하는 부분들 사이에 형성되도록, 게이트 스택의 게이트 유전층(104) 및 게이트 전극(106)을 리세싱하는 것을 포함한다. 그 다음, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(110)가 상기 리세스에 채워지고, 제1 ILD(96) 위로 연장되는 유전체 재료의 과잉 부분을 제거하기 위한 평탄화 프로세스가 뒤따른다.
또한 도 18에서, 제2 ILD(108)가 제1 ILD(96) 위에 성막된다. 일부 실시형태에서, 제2 ILD(108)는 유동성 CVD 방법에 의해 형성된 유동성(flowable) 필름이다. 일부 실시형태에서, 제2 ILD(108)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다. (예를 들어, 도 21a 내지 21c와 관련하여 아래에서 설명되는 게이트 콘택트(gate contacts)(130)와 같은) 후속적으로 형성된 게이트 콘택트는 제2 ILD(108) 및 게이트 마스크(110)를 관통하여 리세싱된 게이트 전극(106)의 상부면과 접촉할 수 있다.
도 19a 내지 19c에서, 개구(114, 116, 118)를 포함하는 패터닝된 포토레지스트(112)가 제2 ILD(108) 위에 형성된다. 도 19c는 탑-다운(top-down) 뷰를 도시하고 도 19a 및 19b에 사용된 참조 단면을 추가로 도시한다. 단면 A-A'는 게이트 스택의 길이방향 축에 수직인 방향으로 개구(114, 116)를 통해 연장되고, 도 1 내지 19a, 20a 및 21a에 도시된 단면도는 단면 A-A'를 따라 도시된 것이다. 단면 B-B'는 단면 A-A'에 평행하고 개구(118)를 통해 연장되며, 도 19b, 20b 및 21b에 도시된 단면도는 단면 B-B'를 따라 도시되어 있다. 도 19b에 도시된 바와 같이, 게이트 스택은 제1 웰(62) 및 제2 웰(64)의 측면을 지나서(past) STI 영역(58) 위로 연장될 수 있다.
패터닝된 포토레지스트(112)는 스핀-온 코팅 등을 사용하여 제2 ILD(108) 위에 감광층(photosensitive layer)을 성막함으로써 형성될 수 있다. 그 다음, 감광층을 패터닝된 에너지 원(예를 들어, 패터닝된 광원)에 노출시키고 상기 감광층을 현상하여 상기 감광층의 노광되거나 노광되지 않은 부분을 제거함으로써 감광층을 패터닝할 수 있고, 이에 의해 패터닝된 포토레지스트(112)를 형성할 수 있다. 제2 ILD(108)를 노출시키는 개구(114, 116, 118)는 패터닝된 포토레지스트(112)를 통해 연장 형성된다. 패터닝된 포토레지스트(112)의 패턴은 제2 ILD(108), 제1 ILD(96), CESL(94) 및 게이트 마스크(110)에 형성될 콘택트(contacts)에 대응하고, 이는 도 21a 내지 21c와 관련하여 아래에서 설명될 것이다.
도 19d 및 19e는 에칭 로딩 효과(etching loading effect) 효과를 도시하며, 이는 규화물 영역(92A), 소스/드레인 영역(90A) 및 게이트 전극(106)을 오버-에칭(over-etching) 및 손상시키지 않고, 패터닝된 포토레지스트(112)를 마스크로 사용하여 제2 ILD(108), 제1 ILD(96), CESL(94) 및 게이트 마스크(110)를 에칭하는데 후속적으로 사용될 수 있다. 도 19d에서, 기판(202)이 제공되고 개구(206)를 포함하는 패터닝된 포토레지스트(204)가 기판(202) 위에 형성된다. 기판(202)의 재료는 제2 ILD(108), 제1 ILD(96) 및/또는 게이트 마스크(110)의 재료와 동일하거나 유사할 수 있다. 일부 실시형태에서, 기판(202)은 실리콘 옥사이드 등과 같은 산화물로 형성될 수 있다. 패터닝된 포토레지스트(204)는 패터닝된 포토레지스트(112)와 유사하거나 동일한 재료 및 프로세스에 의해 형성될 수 있다. 도 19e에서, 개구(206)가 패터닝된 포토레지스트(204)를 마스크로 사용하여 동시에 기판(202) 내로 연장된다. 도 19e에 도시된 바와 같이, 패터닝된 포토레지스트(204)의 개구(206)의 폭(width)이 증가함에 따라, 개구(206)가 기판(202)으로 연장되는 깊이(depth)가 증가한다. 예를 들어, 개구(206)의 각각의 깊이에 대한 각각의 개구(206)의 폭의 비율은 약 0.02 내지 약 1 일 수 있다. 개구(114, 116, 118)에 대해, 개구(114, 116, 118)의 폭은 (도 20a 내지 20c와 관련하여 아래에서 설명되는, 개구(120, 122, 124)와 같이) 개구(114, 116, 118)를 통해 패터닝된 개구의 깊이를 제어하기 위해 선택될 수 있고, 이에 의해 규화물 영역(92A), 소스/드레인 영역(90A) 및 게이트 전극(106)의 오버 에칭(over-etching)을 방지할 수 있다.
도 19a 내지 19c로 되돌아가면, 개구(114)는 폭(W1)으로 형성될 수 있고, 개구(116)는 폭(W2)으로 형성될 수 있으며, 개구(118)는 폭(W3)으로 형성될 수 있다. 폭(W2)은 폭(W1) 및 폭(W3) 모두 보다 클 수 있다. 일부 실시형태에서, 폭(W1)에 대한 폭(W2)의 비는 약 1.5 내지 약 50 또는 약 1.5 내지 약 15의 범위일 수 있고, 폭(W3)에 대한 폭(W2)의 비는 약 1.5 내지 약 50 또는 약 1.5 내지 약 15의 범위일 수 있다. 일부 실시형태에서, 폭(W1)은 폭(W3)보다 크거나 같을 수 있다. 일부 실시형태에서, 폭(W1)은 약 10 nm 내지 약 100 nm의 범위일 수 있고, 폭(W2)은 약 15 nm 내지 약 500 nm의 범위일 수 있으며, 폭(W3)은 약 10 nm 내지 약 100 nm의 범위일 수 있다. 도 20a 내지 20c와 관련하여 아래에서 더 상세히 설명되는 바와 같이, 패터닝된 포토 레지스트(112)는 규화물 영역(92A), 규화물 영역(92B) 및 게이트 전극(106)을 각각 노출시키기 위해 개구(114, 116, 118)를 연장하기 위한 마스크로 사용될 수 있다. 미리 정해진(prescribed) 폭 및 관계를 갖는 개구(114, 116, 118)를 제공하는 것은 규화물 영역(92B)이 노출되는 것을 허용하는 한편, 규화물 영역(92A), 소스/드레인 영역(90A) 및 게이트 전극(106)의 오버-에칭을 방지하면서, 개구(114, 116, 118)가 연장되는 깊이를 제어하는데 사용될 수 있다. 미리 정해진 값보다 큰 폭(W2)을 갖는 개구(116)를 제공하는 것은 더 큰 소스/드레인 영역(90B) 및 규화물 영역(92B)이 형성되어야 하는, 바람직하지 않은 면적 패널티(area penalty)를 생성할 수 있고, 이는 디바이스 밀도를 감소시킬 수 있다. 규정된 값보다 작은 폭(W2)을 갖는 개구(116)를 제공하는 것은 규화물 영역(92A), 소스/드레인 영역(90A) 및 게이트 전극(106)의 오버-에칭을 방지하기에 충분하지 않을 수 있고, 감소된 디바이스 성능을 초래할 수 있다.
도 20a 내지 20c에서, 패터닝된 포토레지스트(112)가 제2 ILD(108), 제1 ILD(96), CESL(94) 및 게이트 마스크(110)를 에칭하기 위한 마스크로 사용되며, 개구(114, 116, 118)를 연장하여 개구(120, 122, 124)를 각각 형성한다. 개구(120)는 LV 디바이스 영역(100)에서 제2 ILD(108), 제1 ILD(96) 및 CESL(94)을 통해 에칭될 수 있고 규화물 영역(92A)을 노출시킬 수 있다. 개구(122)는 HV 디바이스 영역(200)에서 제2 ILD(108), 제1 ILD(96) 및 CESL(94)을 통해 에칭될 수 있고 규화물 영역(92B)을 노출시킬 수 있다. 개구(124)는 LV 디바이스 영역(100) 및 HV 디바이스 영역(200)의 제2 ILD(108) 및 게이트 마스크(110)를 통해 에칭될 수 있고, LV 디바이스 영역(100) 및 HV 디바이스 영역(200) 모두에서 게이트 전극(106)을 노출시킬 수 있다. 제2 ILD(108), 제1 ILD(96), CESL(94) 및 게이트 마스크(110)는 반응성 이온 에칭(RIE), 중성빔 에칭(NBE) 등, 또는 이들의 조합과 같은 임의의 허용되는 에칭 프로세스를 사용하여 에칭될 수 있다. 에칭 프로세스는 이방성일 수 있다.
개구(120, 122, 124)는 동시에 에칭될 수 있다. 개구(114, 116, 118)는 각각 미리 정해진 폭(W1, W2, W3)을 갖는 패터닝된 포토레지스트(112)에 형성되기 때문에, 개구(120, 122, 124)는 동시에 에칭될 수 있고 다른 깊이로 연장될 수 있다. 이는 규화물 영역(92A) 및 게이트 전극(106)을 오버-에칭하지 않고 규화물 영역(92A), 규화물 영역(92B) 및 게이트 전극(106) 각각이 노출되도록 허용한다. 이는 디바이스 성능을 향상시키고 디바이스 결함을 감소시킨다. 또한, 높이가 상이한 개구(120, 122, 124)를 형성하기 위해 추가적인 마스킹 프로세스를 필요로 하지 않는다. 이는 비용을 절감한다.
개구(120)는 제2 ILD(108)의 상부면과 수평인(level) 상단의 폭(W1)을 가질 수 있고, 이는 패터닝된 포토레지스트(112)의 개구(114)의 폭(W1)과 동일하다. 개구(120)는 약 50 nm 내지 약 1,000 nm 범위의 높이(H2) 및 약 10 nm 내지 약 100 nm 범위의 CESL(94)의 바닥면과 수평인 바닥의 폭(W1')을 가질 수 있다. 개구(122)는 제2 ILD(108)의 상부면과 수평인 상단의 폭(W2)을 가질 수 있고, 이는 패터닝된 포토레지스트(112)의 개구(116)의 폭(W2)과 동일하다. 개구(122)는 약 100 nm 내지 약 1,500 nm 범위의 높이(H3) 및 약 15 nm 내지 약 500 nm 범위의 CESL(94)의 바닥면과 수평인 바닥의 폭(W2')을 가질 수 있다. 개구(124)는 제2 ILD(108)의 상부면과 수평인 상단의 폭(W3)을 가질 수 있고, 이는 패터닝된 포토레지스트(112)의 개구(118)의 폭(W3)과 동일하다. 개구(124)는 약 50 nm 내지 약 1,000 nm 범위의 높이(H4) 및 약 10 nm 내지 약 100 nm 범위의 게이트 마스크(110)의 바닥면과 수평인 바닥의 폭(W3')을 가질 수 있다. 높이(H3)는 높이(H2)보다 클 수 있고, 높이(H2)는 높이(H4)보다 클 수 있다. 일부 실시형태에서, 높이(H2)에 대한 높이(H3)의 비는 약 1.5 내지 약 50 (H3/H2)의 범위일 수 있고, 높이(H4)에 대한 높이(H3)의 비는 약 1.5 내지 약 50 (H3/H4)의 범위일 수 있다. 일부 실시형태에서, 폭(W2')은 폭(W1')과 동일하거나 더 클 수 있다. 폭(W1')보다 큰 폭(W2')을 갖는 개구(122)를 형성하는 것은 개구(122)에 이후에 형성되는 콘택트의 접촉 저항을 감소시킬 수 있으며, 이는 디바이스 성능을 향상시킬 수 있다.
도 21a 내지 21c에서, 패터닝된 포토레지스트(112)가 제거되고, LV 콘택트(126), HV 콘택트(128) 및 게이트 콘택트(130)가 개구(120, 122, 124)에 각각 형성된다. 도 21c는 제2 ILD(108) 및 제1 ILD(96)가 하부의 구조를 보여주기 위해 제거된 탑-다운 도면을 도시한다. 패터닝된 포토레지스트(112)는 산소 플라즈마 등을 사용하는 것과 같은 허용되는 애싱(ashing) 또는 스트리핑(stripping) 프로세스에 의해 제거될 수 있다. LV 콘택트(126), HV 콘택트(128) 및 게이트 콘택트(130)는 개구(120, 122, 124)에 확산 배리어(diffusion barrier) 층, 접착층 등과 같은 라이너(liner)(별도로 도시되지 않음)를 성막하고, 상기 라이너 위에 전도성 재료를 성막하고 개구(120, 122, 124)를 충진함으로써 형성된다. 라이너는 티타늄(titanium), 티타늄 나이트라이드(titanium nitride), 탄탈륨(tantalum), 탄탈륨 나이트라이드(tantalum nitride) 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 프로세스가 제2 ILD(108)의 표면으로부터 과잉 재료를 제거하기 위해 수행될 수 있다. 남아 있는 라이너 및 전도성 재료는 LV 콘택트(126), HV 콘택트(128) 및 게이트 콘택트(130)를 형성한다. LV 콘택트(126)는 규화물 영역(92A)을 통해 소스/드레인 영역(90A)에 물리적 및 전기적으로 결합된다. HV 콘택트(128)는 규화물 영역(92B)을 통해 소스/드레인 영역(90B)에 물리적 및 전기적으로 결합된다. 게이트 콘택트(130)는 게이트 전극(106)에 물리적 및 전기적으로 결합된다. LV 콘택트(126), HV 콘택트(128) 및 게이트 콘택트(130)는 서로 다른 프로세스로 형성될 수 있거나 동일한 프로세스로 형성될 수 있다.
LV 콘택트(126), HV 콘택트(128) 및 게이트 콘택트(130)는 개구(120, 122, 124)와 각각 동일한 치수를 가질 수 있다. 예를 들어, LV 콘택트(126)는 폭(W1), 폭(W1') 및 높이(H2)를 가질 수 있고; HV 콘택트(128)는 폭(W2), 폭(W2') 및 높이(H3)를 가질 수 있고; 게이트 콘택트(130)는 폭(W3), 폭(W3') 및 높이(H4)를 가질 수 있다. 게이트 콘택트(130)의 폭(W3) 및 높이(H4)는 LV 디바이스 영역(100) 및 HV 디바이스 영역(200)에서 동일할 수 있다. 높이(H2)에 대한 폭(W1)의 비는 약 0.01 내지 약 0.2 범위일 수 있고; 높이(H3)에 대한 폭(W2)의 비는 약 0.01 내지 약 0.2 범위일 수 있고; 높이(H4)에 대한 폭(W3)의 비는 약 0.01 내지 약 0.2 범위일 수 있다.
도 21d는 HV 콘택트(128)와 규화물 영역(92B) 사이의 접촉 저항(Rc)의 함수로서 누적 확률(cumulative probability)을 나타낸다. 라인(300)은 HV 콘택트(128)가 LV 콘택트(126)보다 더 큰 폭으로 형성된 실시형태를 예시한다. 라인(302)은 HV 콘택트(128)가 LV 콘택트(126)의 폭과 동일한 폭으로 형성된 실시형태를 예시한다. 도 21d에 도시된 바와 같이, 더 큰 폭을 갖는 HV 콘택트(128)를 제공하면 HV 콘택트(128)의 접촉 저항이 감소하고 HV 콘택트(128)의 접촉 저항의 변화량(variance)이 감소한다. 특히, 라인(300)으로 예시된 실시형태에 대한 접촉 저항은 라인(302)으로 예시된 실시형태에 대한 접촉 저항보다 15 % 이상으로 작다. 이는 디바이스 성능을 개선하고 디바이스 결함을 감소시킨다.
실시형태는 다양한 이점을 달성할 수 있다. 예를 들어, 개구(114, 116, 118)를 패터닝된 포토레지스트(112)에 서로 다른 폭으로 형성하는 것은, 규화물 영역(92B) 위에서 배치되는, 규화물 영역(92A), 소스/드레인 영역(90A) 및 게이트 전극(106)을 오버-에칭(over-etching)하지 않고 개구(120, 122, 124)가 동시에 형성되는 것을 허용한다. 이는 디바이스 결함을 방지하고, 디바이스 성능을 개선하며, 개구(120, 122, 124)를 패터닝하는데 필요한 마스크 수를 줄여 비용을 절감한다. 더욱이, HV 콘택트(128)는 더 큰 폭으로 형성될 수 있으며, 이는 접촉 저항을 감소시키고 디바이스 성능을 더욱 향상시킨다.
개시된 평면 FET(planar FET) 실시형태는 또한 핀 전계효과 트랜지스터(FinFET)와 같은 핀 디바이스, 나노구조(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계효과 트랜지스터(NSFET) 등과 같은 나노구조 디바이스에 적용될 수 있다. NSFET 실시형태에서, 핀은 채널층 및 희생층의 교번하는 층(alternating layers)의 스택을 패터닝함으로써 형성된 나노구조에 의해 대체된다. 더미(dummy) 게이트 스택 및 소스/드레인 영역은 전술한 실시형태와 유사한 방식으로 형성된다. 더미 게이트 스택이 제거된 후, 희생층은 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조는 전술한 실시형태와 유사한 방식으로 형성되며, 대체 게이트 구조는 희생층을 제거함으로써 남겨진 개구를 부분적으로 또는 완전히 채울 수 있으며, 대체 게이트 구조는 NSFET 디바이스의 채널 영역의 채널층을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조 및 소스/드레인 영역에 대한 ILD 및 콘택트는 전술한 실시형태와 유사한 방식으로 형성될 수 있다. 나노구조 디바이스는 미국 특허출원 공개 No. 2016/0365414에 개시된 바와 같이 형성될 수 있으며, 이는 그 전체가 본원에 참조로 포함된다.
일 실시형태에 따르면, 반도체 디바이스는 제1 소스/드레인 영역에 인접한 반도체 기판의 제1 채널 영역; 상기 제1 채널 영역 위의 제1 게이트 스택; 제2 소스/드레인 영역에 인접한 상기 반도체 기판의 제2 채널 영역 - 상기 제2 채널 영역의 상부면은 상기 제1 채널 영역의 상부면 아래에 배치됨 -; 상기 제2 채널 영역 위의 제2 게이트 스택; 상기 제1 게이트 스택, 상기 제2 게이트 스택, 상기 제1 소스/드레인 영역, 및 상기 제2 소스/드레인 영역 위의 층간 유전체(ILD); 상기 ILD를 통해 연장되고 상기 제1 소스/드레인 영역에 전기적으로 결합되고, 제1 폭 및 제1 높이를 갖는 제1 소스/드레인 콘택트; 및 상기 ILD를 통해 연장되고 상기 제2 소스/드레인 영역에 전기적으로 결합되고, 상기 제1 폭보다 큰 제2 폭 및 상기 제1 높이보다 큰 제2 높이를 갖는 제2 소스/드레인 콘택트, 를 포함한다. 일 실시형태에서, 상기 반도체 디바이스는 상기 제1 게이트 스택에 전기적으로 결합된 제1 게이트 콘택트; 및 상기 제2 게이트 스택에 전기적으로 결합된 제2 게이트 콘택트, 를 더 포함하고, 상기 제1 게이트 콘택트는 제3 폭 및 제3 높이를 가지며, 상기 제2 게이트 콘택트는 상기 제3 폭과 동일한 제4 폭 및 상기 제3 높이와 동일한 제4 높이를 가진다. 일 실시형태에서, 상기 제2 폭은 상기 제3 폭 및 상기 제4 폭의 각각보다 크고, 상기 제2 높이는 상기 제3 높이 및 상기 제4 높이의 각각보다 크다. 일 실시형태에서, 상기 제1 소스/드레인 콘택트, 상기 제2 소스/드레인 콘택트, 상기 제1 게이트 콘택트 및 상기 제2 게이트 콘택트의 상부면은 서로 수평이고(level), 상기 제2 소스/드레인 콘택트의 바닥면은 상기 제1 소스/드레인 콘택트의 바닥면 아래에 배치되고, 상기 제1 소스/드레인 콘택트의 바닥면은 상기 제1 게이트 콘택트 및 상기 제2 게이트 콘택트의 바닥면 아래에 배치된다. 일 실시형태에서, 상기 제1 폭은 상기 제3 폭 및 상기 제4 폭의 각각과 동일하다. 일 실시형태에서, 상기 제1 높이는 상기 제3 높이 및 상기 제4 높이의 각각보다 크다. 일 실시형태에서, 상기 제1 폭에 대한 상기 제2 폭의 비(ratio)는 1.5 내지 50 이다.
다른 실시형태에 따르면, 반도체 디바이스는 반도체 기판 위의 제1 게이트 스택으로서, 제1 높이를 갖는 제1 게이트 스택; 상기 제1 게이트 스택에 인접한 제1 소스/드레인 영역; 상기 제1 게이트 스택에 전기적으로 결합된 제1 게이트 콘택트 - 상기 제1 게이트 콘택트의 상부면은 제1 폭을 가짐 -; 및 상기 제1 소스/드레인 영역에 전기적으로 결합된 제1 소스/드레인 콘택트 - 상기 제1 소스/드레인 콘택트의 상부면은 상기 제1 폭보다 큰 제2 폭을 가짐 -, 를 포함하는 제1 트랜지스터; 및 상기 반도체 기판 위의 제2 게이트 스택으로서, 상기 제1 높이보다 작은 제2 높이를 갖는 제2 게이트 스택; 상기 제2 게이트 스택에 인접한 제2 소스/드레인 영역; 및 상기 제2 소스/드레인 영역에 전기적으로 결합된 제2 소스/드레인 콘택트 - 상기 제2 소스/드레인 콘택트의 상부면은 상기 제2 폭보다 작은 제3 폭을 가짐 -, 를 포함하는 제2 트랜지스터, 를 포함한다. 일 실시형태에서, 상기 제1 폭에 대한 상기 제2 폭의 비(ratio)는 1.5 내지 50 이고, 상기 제3 폭에 대한 상기 제2 폭의 비는 1.5 내지 50 이다. 일 실시형태에서, 상기 제1 트랜지스터는 제1 채널 영역을 더 포함하고, 상기 제2 게이트 스택은 상기 제1 채널 영역과 접촉하는 제1 유전체 재료를 포함하고, 상기 제2 트랜지스터는 제2 채널 영역을 더 포함하고, 상기 제2 게이트 스택은 게이트 산화물 층에 의해 상기 제2 채널 영역으로부터 분리된 상기 제1 유전체 재료를 포함한다. 일 실시형태에서, 상기 제1 채널 영역의 상부면은 상기 반도체 기판의 주면(major surface)에 수직인 방향으로 상기 제2 채널 영역의 상부면 위로 제1 거리에 배치되고, 상기 게이트 산화물 층의 두께는 상기 제1 거리와 동일하다. 일 실시형태에서, 상기 제1 게이트 스택의 상부면은 상기 제2 게이트 스택의 상부면과 수평(level)이다. 일 실시형태에서, 상기 제1 소스/드레인 콘택트의 바닥면은 상기 제2 소스/드레인 콘택트의 바닥면의 제5 폭보다 큰 제4 폭을 가진다. 일 실시형태에서, 상기 제1 소스/드레인 콘택트의 상부면, 상기 제2 소스/드레인 콘택트의 상부면, 및 상기 제1 게이트 콘택트의 상부면은 서로 수평(level)이고, 상기 제1 소스/드레인 콘택트는 상기 제2 소스/드레인 콘택트의 제2 높이보다 큰 제1 높이를 가지며, 상기 제2 높이는 상기 제1 게이트 콘택트의 제3 높이보다 크다.
또 다른 실시형태에 따르면, 방법은 반도체 기판 위에 제1 트랜지스터 및 제2 트랜지스터를 형성하는 단계 - 상기 제1 트랜지스터는 제1 게이트 스택 및 상기 제1 게이트 스택에 인접한 제1 소스/드레인 영역을 포함하고, 상기 제2 트랜지스터는 제2 게이트 스택 및 상기 제2 게이트 스택에 인접한 제2 소스/드레인 영역을 포함함 -; 상기 제1 트랜지스터 및 상기 제2 트랜지스터 위에 층간 유전체(ILD)를 형성하는 단계; 상기 ILD 위에 포토레지스트를 성막하는 단계; 상기 제1 소스/드레인 영역 바로 위의 제1 개구, 상기 제2 소스/드레인 영역 바로 위의 제2 개구, 및 상기 제1 게이트 스택 바로 위의 제3 개구를 포함하는 패터닝된 포토레지스트를 형성하기 위해 포토레지스트를 패터닝하는 단계 - 상기 제1 개구는 제1 폭을 가지며, 상기 제2 개구는 제2 폭을 가지고, 상기 제3 개구는 제3 폭을 가지며, 상기 제1 폭은 상기 제2 폭 및 상기 제3 폭의 각각보다 큼 -; 상기 패터닝된 포토레지스트를 마스크로 사용하여 상기 ILD를 에칭하는 단계; 및 상기 제1 소스/드레인 영역에 전기적으로 결합된 제1 콘택트, 상기 제2 소스/드레인 영역에 전기적으로 결합된 제2 콘택트, 및 상기 제1 게이트 스택에 전기적으로 결합된 제3 콘택트를 형성하는 단계 - 상기 제1 콘택트는 상기 제2 콘택트의 제2 높이 및 상기 제3 콘택트의 제3 높이의 각각보다 큰 제1 높이를 가짐 -, 를 포함한다. 일 실시형태에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 형성하는 단계는, 상기 반도체 기판의 제1 영역을 상기 반도체 기판의 제2 영역에 대해 리세싱하는 단계를 포함하고, 상기 제1 트랜지스터는 상기 제1 영역에 형성되고 상기 제2 트랜지스터는 상기 제2 영역에 형성된다. 일 실시형태에서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 형성하는 단계는, 상기 제1 영역 및 상기 제2 영역 위에 게이트 산화물 층을 형성하는 단계; 및 상기 제2 영역으로부터 상기 게이트 산화물 층을 제거하는 단계 - 상기 제1 게이트 스택은 상기 게이트 산화물 층의 나머지 부분을 포함함 -, 를 더 포함한다. 일 실시형태에서, 상기 방법은 상기 제1 게이트 스택, 상기 제2 게이트 스택 및 상기 ILD의 상부면을 평탄화하는 단계를 더 포함한다. 일 실시형태에서, 상기 제1 콘택트, 상기 제2 콘택트 및 상기 제3 콘택트를 형성하는 단계는 상기 제1 콘택트, 상기 제2 콘택트, 상기 제3 콘택트 및 상기 ILD의 상부면을 평탄화하는 단계를 더 포함한다. 일 실시형태에서, 상기 제3 폭은 상기 제2 폭과 동일하다.
본 개시는 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 본 발명과 동일한 목적을 수행하고/수행하거나 여기에 소개된 실시형태와 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 발명의 사상 및 범위를 벗어나지 않으며, 본 발명의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
<부기>
1. 반도체 디바이스로서,
제1 소스/드레인 영역에 인접한 반도체 기판의 제1 채널 영역;
상기 제1 채널 영역 위의 제1 게이트 스택;
제2 소스/드레인 영역에 인접한 상기 반도체 기판의 제2 채널 영역 - 상기 제2 채널 영역의 상부면은 상기 제1 채널 영역의 상부면 아래에 배치됨 -;
상기 제2 채널 영역 위의 제2 게이트 스택;
상기 제1 게이트 스택, 상기 제2 게이트 스택, 상기 제1 소스/드레인 영역, 및 상기 제2 소스/드레인 영역 위의 층간 유전체(ILD);
상기 ILD를 통해 연장되고 상기 제1 소스/드레인 영역에 전기적으로 결합되고, 제1 폭 및 제1 높이를 갖는 제1 소스/드레인 콘택트; 및
상기 ILD를 통해 연장되고 상기 제2 소스/드레인 영역에 전기적으로 결합되고, 상기 제1 폭보다 큰 제2 폭 및 상기 제1 높이보다 큰 제2 높이를 갖는 제2 소스/드레인 콘택트
를 포함하는 반도체 디바이스.
2. 청구항 1에 있어서,
상기 제1 게이트 스택에 전기적으로 결합된 제1 게이트 콘택트; 및
상기 제2 게이트 스택에 전기적으로 결합된 제2 게이트 콘택트
를 더 포함하고,
상기 제1 게이트 콘택트는 제3 폭 및 제3 높이를 가지며, 상기 제2 게이트 콘택트는 상기 제3 폭과 동일한 제4 폭 및 상기 제3 높이와 동일한 제4 높이를 갖는 것인 반도체 디바이스.
3. 청구항 2에 있어서,
상기 제2 폭은 상기 제3 폭 및 상기 제4 폭의 각각보다 크고, 상기 제2 높이는 상기 제3 높이 및 상기 제4 높이의 각각보다 큰 것인 반도체 디바이스.
4. 청구항 2에 있어서,
상기 제1 소스/드레인 콘택트, 상기 제2 소스/드레인 콘택트, 상기 제1 게이트 콘택트 및 상기 제2 게이트 콘택트의 상부면은 서로 수평이고(level), 상기 제2 소스/드레인 콘택트의 바닥면은 상기 제1 소스/드레인 콘택트의 바닥면 아래에 배치되고, 상기 제1 소스/드레인 콘택트의 바닥면은 상기 제1 게이트 콘택트 및 상기 제2 게이트 콘택트의 바닥면들 아래에 배치되는 것인 반도체 디바이스.
5. 청구항 2에 있어서,
상기 제1 폭은 상기 제3 폭 및 상기 제4 폭의 각각과 동일한 것인 반도체 디바이스.
6. 청구항 5에 있어서,
상기 제1 높이는 상기 제3 높이 및 상기 제4 높이의 각각보다 큰 것인 반도체 디바이스.
7. 청구항 1에 있어서,
상기 제1 폭에 대한 상기 제2 폭의 비(ratio)는 1.5 내지 50 인 것인 반도체 디바이스.
8. 반도체 디바이스로서,
반도체 기판 위의 제1 게이트 스택으로서, 제1 높이를 갖는 상기 제1 게이트 스택;
상기 제1 게이트 스택에 인접한 제1 소스/드레인 영역;
상기 제1 게이트 스택에 전기적으로 결합된 제1 게이트 콘택트 - 상기 제1 게이트 콘택트의 상부면은 제1 폭을 가짐 -; 및
상기 제1 소스/드레인 영역에 전기적으로 결합된 제1 소스/드레인 콘택트 - 상기 제1 소스/드레인 콘택트의 상부면은 상기 제1 폭보다 큰 제2 폭을 가짐 -,
를 포함하는 제1 트랜지스터; 및
상기 반도체 기판 위의 제2 게이트 스택으로서, 상기 제1 높이보다 작은 제2 높이를 갖는 상기 제2 게이트 스택;
상기 제2 게이트 스택에 인접한 제2 소스/드레인 영역; 및
상기 제2 소스/드레인 영역에 전기적으로 결합된 제2 소스/드레인 콘택트 - 상기 제2 소스/드레인 콘택트의 상부면은 상기 제2 폭보다 작은 제3 폭을 가짐 -,
를 포함하는 제2 트랜지스터
를 포함하는 반도체 디바이스.
9. 청구항 8에 있어서,
상기 제1 폭에 대한 상기 제2 폭의 비는 1.5 내지 50 이고, 상기 제3 폭에 대한 상기 제2 폭의 비는 1.5 내지 50 인 것인 반도체 디바이스.
10. 청구항 8에 있어서,
상기 제1 트랜지스터는 제1 채널 영역을 더 포함하고, 상기 제2 게이트 스택은 상기 제1 채널 영역과 접촉하는 제1 유전체 재료를 포함하고, 상기 제2 트랜지스터는 제2 채널 영역을 더 포함하고, 상기 제2 게이트 스택은 게이트 산화물 층에 의해 상기 제2 채널 영역으로부터 분리된 상기 제1 유전체 재료를 포함하는 것인 반도체 디바이스.
11. 청구항 10에 있어서,
상기 제1 채널 영역의 상부면은, 상기 반도체 기판의 주면(major surface)에 수직인 방향으로 상기 제2 채널 영역의 상부면 위로 제1 거리에 배치되고, 상기 게이트 산화물 층의 두께는 상기 제1 거리와 동일한 것인 반도체 디바이스.
12. 청구항 8에 있어서,
상기 제1 게이트 스택의 상부면은 상기 제2 게이트 스택의 상부면과 수평인 것인 반도체 디바이스.
13. 청구항 8에 있어서,
상기 제1 소스/드레인 콘택트의 바닥면은, 상기 제2 소스/드레인 콘택트의 바닥면의 제5 폭보다 큰 제4 폭을 갖는 것인 반도체 디바이스.
14. 청구항 8에 있어서,
상기 제1 소스/드레인 콘택트의 상부면, 상기 제2 소스/드레인 콘택트의 상부면, 및 상기 제1 게이트 콘택트의 상부면은 서로 수평이고, 상기 제1 소스/드레인 콘택트는 상기 제2 소스/드레인 콘택트의 제2 높이보다 큰 제1 높이를 가지며, 상기 제2 높이는 상기 제1 게이트 콘택트의 제3 높이보다 큰 것인 반도체 디바이스.
15. 방법으로서,
반도체 기판 위에 제1 트랜지스터 및 제2 트랜지스터를 형성하는 단계 - 상기 제1 트랜지스터는 제1 게이트 스택 및 상기 제1 게이트 스택에 인접한 제1 소스/드레인 영역을 포함하고, 상기 제2 트랜지스터는 제2 게이트 스택 및 상기 제2 게이트 스택에 인접한 제2 소스/드레인 영역을 포함함 -;
상기 제1 트랜지스터 및 상기 제2 트랜지스터 위에 층간 유전체(ILD)를 형성하는 단계;
상기 ILD 위에 포토레지스트를 성막하는(deposit) 단계;
상기 제1 소스/드레인 영역 바로 위의 제1 개구, 상기 제2 소스/드레인 영역 바로 위의 제2 개구, 및 상기 제1 게이트 스택 바로 위의 제3 개구를 포함하는 패터닝된 포토레지스트를 형성하기 위해 포토레지스트를 패터닝하는 단계 - 상기 제1 개구는 제1 폭을 가지며, 상기 제2 개구는 제2 폭을 가지고, 상기 제3 개구는 제3 폭을 가지며, 상기 제1 폭은 상기 제2 폭 및 상기 제3 폭의 각각보다 큼 -;
상기 패터닝된 포토레지스트를 마스크로서 사용하여 상기 ILD를 에칭하는 단계; 및
상기 제1 소스/드레인 영역에 전기적으로 결합된 제1 콘택트, 상기 제2 소스/드레인 영역에 전기적으로 결합된 제2 콘택트, 및 상기 제1 게이트 스택에 전기적으로 결합된 제3 콘택트를 형성하는 단계 - 상기 제1 콘택트는 상기 제2 콘택트의 제2 높이 및 상기 제3 콘택트의 제3 높이의 각각보다 큰 제1 높이를 가짐 -
를 포함하는 방법.
16. 청구항 15에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터를 형성하는 단계는, 상기 반도체 기판의 제1 영역을 상기 반도체 기판의 제2 영역에 대해 리세싱하는 단계를 포함하고, 상기 제1 트랜지스터는 상기 제1 영역에 형성되고 상기 제2 트랜지스터는 상기 제2 영역에 형성되는 것인 방법.
17. 청구항 16에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터를 형성하는 단계는,
상기 제1 영역 및 상기 제2 영역 위에 게이트 산화물 층을 형성하는 단계; 및
상기 제2 영역으로부터 상기 게이트 산화물 층을 제거하는 단계 - 상기 제1 게이트 스택은 상기 게이트 산화물 층의 나머지 부분을 포함함 -,
를 더 포함하는 방법.
18. 청구항 17에 있어서,
상기 제1 게이트 스택, 상기 제2 게이트 스택 및 상기 ILD의 상부면을 평탄화하는 단계를 더 포함하는 방법.
19. 청구항 15에 있어서,
상기 제1 콘택트, 상기 제2 콘택트 및 상기 제3 콘택트를 형성하는 단계는, 상기 제1 콘택트, 상기 제2 콘택트, 상기 제3 콘택트 및 상기 ILD의 상부면을 평탄화하는 단계를 더 포함하는 것인 방법.
20. 청구항 15에 있어서,
상기 제3 폭은 상기 제2 폭과 동일한 것인 방법.

Claims (10)

  1. 반도체 디바이스로서,
    제1 소스/드레인 영역에 인접한 반도체 기판의 제1 채널 영역;
    상기 제1 채널 영역 위의 제1 게이트 스택;
    제2 소스/드레인 영역에 인접한 상기 반도체 기판의 제2 채널 영역 - 상기 제2 채널 영역의 상부면은 상기 제1 채널 영역의 상부면 아래에 배치됨 -;
    상기 제2 채널 영역 위의 제2 게이트 스택;
    상기 제1 게이트 스택, 상기 제2 게이트 스택, 상기 제1 소스/드레인 영역, 및 상기 제2 소스/드레인 영역 위의 층간 유전체(ILD);
    상기 ILD를 통해 연장되고 상기 제1 소스/드레인 영역에 전기적으로 결합되고, 제1 폭 및 제1 높이를 갖는 제1 소스/드레인 콘택트; 및
    상기 ILD를 통해 연장되고 상기 제2 소스/드레인 영역에 전기적으로 결합되고, 상기 제1 폭보다 큰 제2 폭 및 상기 제1 높이보다 큰 제2 높이를 갖는 제2 소스/드레인 콘택트
    를 포함하는 반도체 디바이스.
  2. 청구항 1에 있어서,
    상기 제1 게이트 스택에 전기적으로 결합된 제1 게이트 콘택트; 및
    상기 제2 게이트 스택에 전기적으로 결합된 제2 게이트 콘택트
    를 더 포함하고,
    상기 제1 게이트 콘택트는 제3 폭 및 제3 높이를 가지며, 상기 제2 게이트 콘택트는 상기 제3 폭과 동일한 제4 폭 및 상기 제3 높이와 동일한 제4 높이를 갖는 것인 반도체 디바이스.
  3. 청구항 2에 있어서,
    상기 제2 폭은 상기 제3 폭 및 상기 제4 폭의 각각보다 크고, 상기 제2 높이는 상기 제3 높이 및 상기 제4 높이의 각각보다 큰 것인 반도체 디바이스.
  4. 청구항 2에 있어서,
    상기 제1 소스/드레인 콘택트, 상기 제2 소스/드레인 콘택트, 상기 제1 게이트 콘택트, 및 상기 제2 게이트 콘택트의 상부면은 서로 수평이고(level), 상기 제2 소스/드레인 콘택트의 바닥면은 상기 제1 소스/드레인 콘택트의 바닥면 아래에 배치되고, 상기 제1 소스/드레인 콘택트의 바닥면은 상기 제1 게이트 콘택트 및 상기 제2 게이트 콘택트의 바닥면들 아래에 배치되는 것인 반도체 디바이스.
  5. 청구항 2에 있어서,
    상기 제1 폭은 상기 제3 폭 및 상기 제4 폭의 각각과 동일한 것인 반도체 디바이스.
  6. 청구항 5에 있어서,
    상기 제1 높이는 상기 제3 높이 및 상기 제4 높이의 각각보다 큰 것인 반도체 디바이스.
  7. 청구항 1에 있어서,
    상기 제1 폭에 대한 상기 제2 폭의 비는 1.5 내지 50 인 것인 반도체 디바이스.
  8. 반도체 디바이스로서,
    반도체 기판 위의 제1 게이트 스택으로서, 제1 높이를 갖는 상기 제1 게이트 스택;
    상기 제1 게이트 스택에 인접한 제1 소스/드레인 영역;
    상기 제1 게이트 스택에 전기적으로 결합된 제1 게이트 콘택트 - 상기 제1 게이트 콘택트의 상부면은 제1 폭을 가짐 -; 및
    상기 제1 소스/드레인 영역에 전기적으로 결합된 제1 소스/드레인 콘택트 - 상기 제1 소스/드레인 콘택트의 상부면은 상기 제1 폭보다 큰 제2 폭을 가짐 -
    를 포함하는 제1 트랜지스터; 및
    상기 반도체 기판 위의 제2 게이트 스택으로서, 상기 제1 높이보다 작은 제2 높이를 갖는 상기 제2 게이트 스택;
    상기 제2 게이트 스택에 인접한 제2 소스/드레인 영역; 및
    상기 제2 소스/드레인 영역에 전기적으로 결합된 제2 소스/드레인 콘택트 - 상기 제2 소스/드레인 콘택트의 상부면은 상기 제2 폭보다 작은 제3 폭을 가짐 -
    를 포함하는 제2 트랜지스터
    를 포함하는 반도체 디바이스.
  9. 청구항 8에 있어서,
    상기 제1 트랜지스터는 제1 채널 영역을 더 포함하고, 상기 제2 게이트 스택은 상기 제1 채널 영역과 접촉하는 제1 유전체 재료를 포함하고, 상기 제2 트랜지스터는 제2 채널 영역을 더 포함하고, 상기 제2 게이트 스택은 게이트 산화물 층에 의해 상기 제2 채널 영역으로부터 분리된 상기 제1 유전체 재료를 포함하는 것인 반도체 디바이스.
  10. 방법으로서,
    반도체 기판 위에 제1 트랜지스터 및 제2 트랜지스터를 형성하는 단계 - 상기 제1 트랜지스터는 제1 게이트 스택 및 상기 제1 게이트 스택에 인접한 제1 소스/드레인 영역을 포함하고, 상기 제2 트랜지스터는 제2 게이트 스택 및 상기 제2 게이트 스택에 인접한 제2 소스/드레인 영역을 포함함 -;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 위에 층간 유전체(ILD)를 형성하는 단계;
    상기 ILD 위에 포토레지스트를 성막하는(deposit) 단계;
    상기 제1 소스/드레인 영역 바로 위의 제1 개구, 상기 제2 소스/드레인 영역 바로 위의 제2 개구, 및 상기 제1 게이트 스택 바로 위의 제3 개구를 포함하는 패터닝된 포토레지스트를 형성하기 위해 포토레지스트를 패터닝하는 단계 - 상기 제1 개구는 제1 폭을 가지며, 상기 제2 개구는 제2 폭을 가지고, 상기 제3 개구는 제3 폭을 가지며, 상기 제1 폭은 상기 제2 폭 및 상기 제3 폭의 각각보다 큼 -;
    상기 패터닝된 포토레지스트를 마스크로서 사용하여 상기 ILD를 에칭하는 단계; 및
    상기 제1 소스/드레인 영역에 전기적으로 결합된 제1 콘택트, 상기 제2 소스/드레인 영역에 전기적으로 결합된 제2 콘택트, 및 상기 제1 게이트 스택에 전기적으로 결합된 제3 콘택트를 형성하는 단계 - 상기 제1 콘택트는 상기 제2 콘택트의 제2 높이 및 상기 제3 콘택트의 제3 높이의 각각보다 큰 제1 높이를 가짐 -
    를 포함하는 방법.
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