CN114446879A - 整合不同厚度的栅介质层的制造方法 - Google Patents

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Abstract

本发明公开了一种整合不同厚度的栅介质层的制造方法，厚度最薄的所述栅介质层之外的各种厚度对应的栅介质层分别采用如下步骤形成：步骤一、形成第一掩膜层；步骤二、对第一掩膜层进行刻蚀形成第一开口；步骤三、对第一开口底部的半导体衬底进行刻蚀形成第二凹槽；步骤四、形成第二材料层将第二凹槽和第一开口填满；步骤五、将第二材料层回刻到和半导体衬底的顶部表面高度相平并作为栅介质层的组成部分；步骤六、去除第一掩膜层；采用上述步骤一至步骤六完成各种厚度的栅介质层后，使不同厚度的所述栅介质层顶部表面的台阶高度减小或消除。本发明能使不同厚度的栅介质层的顶部表面平齐，有利于后续栅极形成。

Description

整合不同厚度的栅介质层的制造方法
技术领域
本发明涉及一种半导体集成电路制造方法，特别涉及一种整合不同厚度的栅介质层的制造方法。
背景技术
高压器件往往需要更厚的栅氧，在和低压器件整合时，现有整合方法包括：半导体陈通常为硅片在完成浅沟槽隔离结构(STI)和阱区(well)等相关工艺后，表面整体生长一层氮化膜，然后通过光刻工艺将高压器件的区域打开，通过刻蚀去除氮化膜和牺牲氧化膜，停在硅片表面并去胶清洗；之后，通过扩散的方法在高压区域形成氧化膜；最后通过湿法刻蚀的去除氮化膜。该方法形成的高压器件的栅氧和低压器件的栅氧会有一个大约
Figure RE-RE-GDA0002843975700000011
的台阶，不利于高压器件的栅极形成，在后续层间膜(ILD)的化学机械研磨(CMP)工艺时，高压器件会被过度研磨导致无法形成有效的栅极。现结合附图说明如下：
如图1A至图1E所示，是现有整合不同厚度的栅介质层的制造方法各步骤中器件的结构示意图；以栅介质层为采用氧化硅的栅氧以及具有两种厚度的栅氧为例，厚栅氧为高压器件的栅氧，薄栅氧为低压器件的栅氧。现有方法包括如下步骤：
步骤一、如图1A所示，在所述半导体衬底101的顶部表面形成第一掩膜层104。
通常，所述半导体衬底101包括硅衬底。
在形成各所述栅介质层之前，在所述半导体衬底101上形成有浅沟槽隔离结构102和各种工作电压的所述半导体器件对应的阱区。
图1A中，大括号201对应的区域为高压器件的形成区域；其他区域都为大括号 202对应的区域，这些区域202都是低压器件的形成区域。
所述第一掩膜层104由第三氮化硅层组成。
在所述第一掩膜层104底部还形成有第四氧化硅层103。所述第四氧化硅层103 作为衬垫氧化层，所述第四氧化硅层103通常在后续工艺中会被去除，故也称牺牲样氧化层。
步骤二、通常如图1B所示，通过光刻工艺将区域201打开，即通过光刻胶5的涂布、曝光和显影得到打开区域201。
之后，如图1C所示，以所述光刻胶5的图形为掩膜对所述第一掩膜层104进行刻蚀如干法刻蚀将打开区域201中所述第一掩膜层104去除，所述第四氧化硅层103 也被去除。
步骤三、如图1D所示，采用扩散热氧化工艺形成第五氧化硅层106。由所述第五氧化硅层6作为厚栅氧的组成部分。故所述第五氧化硅层106的厚度需要根据厚栅氧所需要的厚度进行设置，这时，会使得所述第五氧化硅层106的顶部表面比所述半导体衬底101的顶部表面高出一段距离。
步骤四、如图1E所示，去除所述第一掩膜层104。
通常采用刻蚀液为磷酸的湿法刻蚀工艺去除所述第一掩膜层104。
之后去除所述第四氧化硅层103，再通过扩散热氧化工艺形成薄栅氧107，这时薄栅氧107的扩散热氧化工艺也会使得所述第五氧化硅层106进一生长，从而使得厚栅氧会增加一定的厚度。也能为：直接采用所述第四氧化硅层103作为所述薄栅氧 107，这时需要预先将所述第四氧化硅层103的厚度设置为所需要的所述薄栅氧107 的厚度。
现有方法中，厚栅氧即所述第五氧化硅层106的顶部表面和所述薄栅氧107的顶部表面之间具有台阶结构，台阶结构的高度用d101表示。台阶结构的存在，会使得后续栅极结构的形成工艺中容易使高压器件的栅极结构达不到要求。
发明内容
本发明所要解决的技术问题是提供一种整合不同厚度的栅介质层的制造方法，能使不同厚度的栅介质层顶部表面的台阶高度减小或消除，使各种厚度的栅介质层的顶部表面平齐，有利于后续栅极形成。
为解决上述技术问题，本发明提供的整合不同厚度的栅介质层的制造方法中，在半导体衬底上包括多种工作电压的半导体器件对应的形成区域，不同厚度的栅介质层对应于不同工作电压的所述半导体器件，所述半导体器件的工作电压越低，对应的所述栅介质层的厚度越低；厚度最薄的所述栅介质层之外的各种厚度对应的所述栅介质层分别采用如下步骤形成：
步骤一、在所述半导体衬底的顶部表面形成第一掩膜层。
步骤二、将所需厚度的所述栅介质层对应的所述半导体器件的形成区域打开并将打开区域的所述第一掩膜层去除形成第一开口。
步骤三、对所述第一开口底部的所述半导体衬底进行刻蚀形成第二凹槽，所述第二凹槽的深度根据所需要的形成的所述栅介质层的厚度确定。
步骤四、形成所述栅介质层对应的第二材料层将所述第二凹槽和所述第一开口填满。
步骤五、对所述第二材料层进行回刻，通过回刻控制所述第二材料层的顶部表面高度并最后使所述第二材料层的顶部表面高度和所述半导体衬底的顶部表面高度相平，由回刻后的所述第二材料层作为所述栅介质层的组成部分。
步骤六、去除所述第一掩膜层。
采用上述步骤一至步骤六完成各种厚度的所述栅介质层后，使不同厚度的所述栅介质层顶部表面的台阶高度减小或消除。
进一步的改进是，厚度最薄的所述栅介质层在所述半导体衬底表面全面形成。
进一步的改进是，厚度最薄的所述栅介质层在厚度最薄的所述栅介质层之外的各种厚度对应的所述栅介质层形成之前形成；厚度最薄的所述栅介质层在厚度最薄的所述栅介质层之外的各种厚度对应的所述栅介质层都形成之后形成。
进一步的改进是，所述半导体衬底包括硅衬底。
进一步的改进是，在形成各所述栅介质层之前，在所述半导体衬底上形成有浅沟槽隔离结构和各种工作电压的所述半导体器件对应的阱区。
进一步的改进是，所述第一掩膜层由第三氮化硅层组成；在所述第一掩膜层底部还形成有第四氧化硅层。
进一步的改进是，所述栅介质层对应的所述第二材料层为氧化硅层。
进一步的改进是，步骤四中，形成所述第二材料层的分步骤包括：
采用扩散热氧化工艺形成第五氧化硅层，所述第五氧化硅层的顶部表面位于所述半导体衬底的顶部表面和所述第一掩膜层的顶部表面之间的所述第一开口中。
采用全面淀积工艺形成第六氧化硅层，所述第六氧化硅层同时在所述第五氧化硅层和所述第一掩膜层表面生长，所述第六氧化硅层将所述第五氧化硅层顶部的所述第一开口剩余区域完全填充且所述第六氧化硅层的顶部表面高于所述第一掩膜层的顶部表面。
采用化学机械研磨工艺将所述第一掩膜层的顶部表面之上的所述第六氧化硅层都去除且所述第一开口中的所述第六氧化硅层的顶部表面和所述第一掩膜层的顶部表面相平，由化学机械研磨工艺后的所述第五氧化硅层和所述第六氧化硅层叠加形成所述第二材料层。
进一步的改进是，步骤六中采用湿法刻蚀工艺去除所述第一掩膜层。
进一步的改进是，去除所述第一掩膜层的所述第三氮化硅层的湿法刻蚀工艺的刻蚀液采用磷酸。
进一步的改进是，在所述半导体衬底上包括2种工作电压的所述半导体器件对应的形成区域，2种工作电压的所述半导体器件分别为高压器件和低压器件，所述高压器件的工作电压大于所述低压器件的工作电压，所述高压器件的所述栅介质层采用步骤一至步骤六完成。
进一步的改进是，所述半导体器件为工艺节点为28nm以下。
进一步的改进是，所述第二凹槽的深度为
Figure RE-RE-GDA0002843975700000041
进一步的改进是，后续还包括在所述栅介质层的表面形成栅极导电材料层的步骤。
进一步的改进是，所述栅极导电材料层为多晶硅栅或者为金属栅。
本发明中，对于较厚的栅介质层，在形成区域打开后，不是直接形成对应厚度的栅介质层，而是增加了对打开区域的半导体衬底进行刻蚀并形成第二凹槽，第二凹槽的厚度根据所要形成的栅介质层的厚度进行设置，最后进行栅介质层对应的第二材料层的填充和回刻工艺并从而形成顶部表面和半导体衬底顶部表面相平的栅介质层，由于各种较厚的栅介质层的顶部表面都和半导体衬底的顶部表面相平，故能使不同厚度的栅介质层顶部表面的台阶高度减小或消除，使各种厚度的栅介质层的顶部表面平齐，有利于后续栅极形成。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1A-图1E是现有整合不同厚度的栅介质层的制造方法各步骤中的器件结构示意图；
图2是本发明实施例整合不同厚度的栅介质层的制造方法的流程图；
图3A-图3I是本发明实施例整合不同厚度的栅介质层的制造方法各步骤中器件的结构示意图。
具体实施方式
如图2所示，是本发明实施例整合不同厚度的栅介质层的制造方法的流程图；如图3A至图3I所示，是本发明实施例整合不同厚度的栅介质层的制造方法各步骤中器件的结构示意图；本发明实施例整合不同厚度的栅介质层的制造方法中，在半导体衬底1上包括多种工作电压的半导体器件对应的形成区域，不同厚度的栅介质层对应于不同工作电压的所述半导体器件，所述半导体器件的工作电压越低，对应的所述栅介质层的厚度越低；厚度最薄的所述栅介质层之外的各种厚度对应的所述栅介质层分别采用如下步骤形成：
步骤一、如图3A所示，在所述半导体衬底1的顶部表面形成第一掩膜层4。
本发明实施例中，所述半导体衬底1包括硅衬底。
在形成各所述栅介质层之前，在所述半导体衬底1上形成有浅沟槽隔离结构2和各种工作电压的所述半导体器件对应的阱区。
所述第一掩膜层4由第三氮化硅层组成。
在所述第一掩膜层4底部还形成有第四氧化硅层3。所述第四氧化硅层3作为衬垫氧化层(Pad Oxide)。
步骤二、如图3C所示，将所需厚度的所述栅介质层对应的所述半导体器件的形成区域打开并将打开区域的所述第一掩膜层4去除形成第一开口6。
本发明实施例中，如图3B所示，通过光刻工艺将所需厚度的所述栅介质层对应的所述半导体器件的形成区域打开，即通过光刻胶5的涂布、曝光和显影得到所述打开区域。
之后，以所述光刻胶5的图形为掩膜对所述第一掩膜层4进行刻蚀如干法刻蚀形成所述第一开口6。
之后，如图3C所示，去除所述光刻胶5。
步骤三、如图3D所示，对所述第一开口6底部的所述半导体衬底1进行刻蚀形成第二凹槽7，所述第二凹槽7的深度根据所需要的形成的所述栅介质层的厚度确定。
步骤四、如图3G所示，形成所述栅介质层对应的第二材料层8将所述第二凹槽7 和所述第一开口6填满。
本发明实施例中，所述栅介质层对应的所述第二材料层8为氧化硅层。形成所述第二材料层8的分步骤包括：
如图3E所示，采用扩散热氧化工艺形成第五氧化硅层8a，所述第五氧化硅层8a 的顶部表面位于所述半导体衬底1的顶部表面和所述第一掩膜层4的顶部表面之间的所述第一开口6中。由于采用扩散热氧化工艺形成所述第五氧化硅层8a，由于所述第一开口6的外部表面都为所述第一掩膜层4，故在所述第一掩膜层4的表面不会形成所述第五氧化硅层8a，所述第五氧化硅层8a从所述半导体衬底1的表面往上生长并会延伸到所述第一开口6中。
如图3F所示，采用全面淀积工艺形成第六氧化硅层8b，所述第六氧化硅层8b 同时在所述第五氧化硅层8a和所述第一掩膜层4表面生长，所述第六氧化硅层8b将所述第五氧化硅层8a顶部的所述第一开口6剩余区域完全填充且所述第六氧化硅层 8b的顶部表面高于所述第一掩膜层4的顶部表面。
如图3G所示，采用化学机械研磨工艺将所述第一掩膜层4的顶部表面之上的所述第六氧化硅层8b都去除且所述第一开口6中的所述第六氧化硅层8b的顶部表面和所述第一掩膜层4的顶部表面相平，由化学机械研磨工艺后的所述第五氧化硅层8a 和所述第六氧化硅层8b叠加形成所述第二材料层8。
步骤五、如图3H所示，对所述第二材料层8进行回刻，通过回刻控制所述第二材料层8的顶部表面高度并最后使所述第二材料层8的顶部表面高度和所述半导体衬底1的顶部表面高度相平，由回刻后的所述第二材料层8作为所述栅介质层的组成部分。
步骤六、如图3I所示，去除所述第一掩膜层4。
本发明实施例中，采用湿法刻蚀工艺去除所述第一掩膜层4。
较佳选择为，去除所述第一掩膜层4的所述第三氮化硅层的湿法刻蚀工艺的刻蚀液采用磷酸。
采用上述步骤一至步骤六完成各种厚度的所述栅介质层后，使不同厚度的所述栅介质层顶部表面的台阶高度减小或消除。
厚度最薄的所述栅介质层9在所述半导体衬底1表面全面形成。图3I中，厚度最薄的所述栅介质层单独用标记9标出。
本发明实施例中，厚度最薄的所述栅介质层9在厚度最薄的所述栅介质层之外的各种厚度对应的所述栅介质层都形成之后形成；例如，先去除所述第四氧化硅层3，之后通过扩散热氧化工艺形成厚度最薄的所述栅介质层9。在其他实施例中，也能为：厚度最薄的所述栅介质层9在厚度最薄的所述栅介质层之外的各种厚度对应的所述栅介质层形成之前形成，这时能直接采用所述第四氧化硅层3作为厚度最薄的所述栅介质层9。
较佳选择为，在所述半导体衬底1上包括2种工作电压的所述半导体器件对应的形成区域，2种工作电压的所述半导体器件分别为高压器件和低压器件，所述高压器件的工作电压大于所述低压器件的工作电压，所述高压器件的所述栅介质层采用步骤一至步骤六完成。所述半导体器件为工艺节点为28nm以下。
所述第二凹槽7的深度为
Figure RE-RE-GDA0002843975700000071
后续还包括在所述栅介质层的表面形成栅极导电材料层的步骤。所述栅极导电材料层为多晶硅栅或者为金属栅。最后，各所述半导体器件的所述栅极导电材料层的高度会通过层间膜的化学机械研磨工艺控制，由于各所述栅介质层的顶部表面相平也即所述栅极导电材料层的底部表面相平，而所述层间膜的化学机械研磨工艺完成后各所述栅极导电材料层的顶部表面相平，故能使各所述栅极导电材料层的高度得到很好的控制，能防止高压器件的所述栅介质层的厚度较高时，所述栅极导电材料层的高度会减少的缺陷。
本发明实施例中，对于较厚的栅介质层，在形成区域打开后，不是直接形成对应厚度的栅介质层，而是增加了对打开区域的半导体衬底1进行刻蚀并形成第二凹槽7，第二凹槽7的厚度根据所要形成的栅介质层的厚度进行设置，最后进行栅介质层对应的第二材料层8的填充和回刻工艺并从而形成顶部表面和半导体衬底1顶部表面相平的栅介质层，由于各种较厚的栅介质层的顶部表面都和半导体衬底1的顶部表面相平，故能使不同厚度的栅介质层顶部表面的台阶高度减小或消除，使各种厚度的栅介质层的顶部表面平齐，有利于后续栅极形成。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (15)

1.一种整合不同厚度的栅介质层的制造方法，其特征在于：在半导体衬底上包括多种工作电压的半导体器件对应的形成区域，不同厚度的栅介质层对应于不同工作电压的所述半导体器件，所述半导体器件的工作电压越低，对应的所述栅介质层的厚度越低；厚度最薄的所述栅介质层之外的各种厚度对应的所述栅介质层分别采用如下步骤形成：
步骤一、在所述半导体衬底的顶部表面形成第一掩膜层；
步骤二、将所需厚度的所述栅介质层对应的所述半导体器件的形成区域打开并将打开区域的所述第一掩膜层去除形成第一开口；
步骤三、对所述第一开口底部的所述半导体衬底进行刻蚀形成第二凹槽，所述第二凹槽的深度根据所需要的形成的所述栅介质层的厚度确定；
步骤四、形成所述栅介质层对应的第二材料层将所述第二凹槽和所述第一开口填满；
步骤五、对所述第二材料层进行回刻，通过回刻控制所述第二材料层的顶部表面高度并最后使所述第二材料层的顶部表面高度和所述半导体衬底的顶部表面高度相平，由回刻后的所述第二材料层作为所述栅介质层的组成部分；
步骤六、去除所述第一掩膜层；
采用上述步骤一至步骤六完成各种厚度的所述栅介质层后，使不同厚度的所述栅介质层顶部表面的台阶高度减小或消除。
2.如权利要求1所述的整合不同厚度的栅介质层的制造方法，其特征在于：厚度最薄的所述栅介质层在所述半导体衬底表面全面形成。
3.如权利要求2所述的整合不同厚度的栅介质层的制造方法，其特征在于：厚度最薄的所述栅介质层在厚度最薄的所述栅介质层之外的各种厚度对应的所述栅介质层形成之前形成；厚度最薄的所述栅介质层在厚度最薄的所述栅介质层之外的各种厚度对应的所述栅介质层都形成之后形成。
4.如权利要求1所述的整合不同厚度的栅介质层的制造方法，其特征在于：所述半导体衬底包括硅衬底。
5.如权利要求4所述的整合不同厚度的栅介质层的制造方法，其特征在于：在形成各所述栅介质层之前，在所述半导体衬底上形成有浅沟槽隔离结构和各种工作电压的所述半导体器件对应的阱区。
6.如权利要求4或5所述的整合不同厚度的栅介质层的制造方法，其特征在于：所述第一掩膜层由第三氮化硅层组成；在所述第一掩膜层底部还形成有第四氧化硅层。
7.如权利要求4或5所述的整合不同厚度的栅介质层的制造方法，其特征在于：所述栅介质层对应的所述第二材料层为氧化硅层。
8.如权利要求7所述的整合不同厚度的栅介质层的制造方法，其特征在于：步骤四中，形成所述第二材料层的分步骤包括：
采用扩散热氧化工艺形成第五氧化硅层，所述第五氧化硅层的顶部表面位于所述半导体衬底的顶部表面和所述第一掩膜层的顶部表面之间的所述第一开口中；
采用全面淀积工艺形成第六氧化硅层，所述第六氧化硅层同时在所述第五氧化硅层和所述第一掩膜层表面生长，所述第六氧化硅层将所述第五氧化硅层顶部的所述第一开口剩余区域完全填充且所述第六氧化硅层的顶部表面高于所述第一掩膜层的顶部表面；
采用化学机械研磨工艺将所述第一掩膜层的顶部表面之上的所述第六氧化硅层都去除且所述第一开口中的所述第六氧化硅层的顶部表面和所述第一掩膜层的顶部表面相平，由化学机械研磨工艺后的所述第五氧化硅层和所述第六氧化硅层叠加形成所述第二材料层。
9.如权利要求6所述的整合不同厚度的栅介质层的制造方法，其特征在于：步骤六中采用湿法刻蚀工艺去除所述第一掩膜层。
10.如权利要求9所述的整合不同厚度的栅介质层的制造方法，其特征在于：去除所述第一掩膜层的所述第三氮化硅层的湿法刻蚀工艺的刻蚀液采用磷酸。
11.如权利要求7所述的整合不同厚度的栅介质层的制造方法，其特征在于：在所述半导体衬底上包括2种工作电压的所述半导体器件对应的形成区域，2种工作电压的所述半导体器件分别为高压器件和低压器件，所述高压器件的工作电压大于所述低压器件的工作电压，所述高压器件的所述栅介质层采用步骤一至步骤六完成。
12.如权利要求11所述的整合不同厚度的栅介质层的制造方法，其特征在于：所述半导体器件为工艺节点为28nm以下。
13.如权利要求12所述的整合不同厚度的栅介质层的制造方法，其特征在于：所述第二凹槽的深度为
Figure FDA0002755535160000031
14.如权利要求1所述的整合不同厚度的栅介质层的制造方法，其特征在于：后续还包括在所述栅介质层的表面形成栅极导电材料层的步骤。
15.如权利要求14所述的整合不同厚度的栅介质层的制造方法，其特征在于：所述栅极导电材料层为多晶硅栅或者为金属栅。
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