TWI469269B - 嵌入式快閃記憶體之字元線的製造方法 - Google Patents

Description

嵌入式快閃記憶體之字元線的製造方法

本發明是有關於一種半導體構件的製造方法，且特別是有關於一種嵌入式快閃記憶體之字元線的製造方法。

半導體元件為了達到降低成本及簡化製程步驟的需求，將晶胞區(memory cell)與周邊區(periphery cell)的元件整合在同一晶片上已逐漸成為一種趨勢，例如將快閃記憶體與邏輯電路元件整合在同一晶片上，則稱之為嵌入式快閃記憶體(embedded flash memory)。

圖1為習知之嵌入式快閃記憶體的剖面示意圖。請參照圖1，基底10上具有晶胞區10a與周邊區(未繪示)。閘極結構12位於晶胞區10a上且包括依序堆疊在基底10上的穿隧氧化層14、浮置閘極16、電荷儲存層18及控制閘極20。間隙壁22位於閘極結構12的側壁上。位元線24位於閘極結構12之間的基底10上。摻雜區22位於位元線24下方的基底10中且延伸到部分閘極結構12下方。介電層26將控制閘極20與位元線24互相隔開。

隨著積體電路之集積度的日益增加，半導體構件的尺寸也隨之縮小。然而，如圖1所示，由於作為位元線之控制閘極20與位元線24的距離太近(如區域A所示)，因此位元線到字元線的絕緣(BL-to-WL isolation)就變得相當困難，常會發生位元線到字元線由於絕緣不足而導致的漏電現象。

有鑑於此，本發明提供一種嵌入式快閃記憶體之字元線的製造方法，可以加大字元線與位元線之間的最短距離，避免絕緣不足而導致的漏電現象。

本發明提供一種嵌入式快閃記憶體之字元線的製造方法。提供具有晶胞區與周邊區的基底。於晶胞區的基底上形成多數個第一閘極結構以及於周邊區的基底上形成至少一第二閘極結構。於基底上順應性地形成第一介電層，以覆蓋第一閘極結構及第二閘極結構。於各第一閘極結構及第二閘極結構的側壁上形成第一間隙壁。於基底上順應性地形成第二介電層，以覆蓋第一閘極結構及第二閘極結構。僅於第二閘極結構的側壁上形成第二間隙壁。移除部分第一介電層及部分第二介電層，直到露出第一閘極結構與第二閘極結構之頂面以及未被第一閘極結構及第二閘極結構覆蓋之基底。移除各第一閘極結構的上部。於剩餘的第一閘極結構之頂面、第二閘極結構之頂面以及露出的基底上形成金屬矽化物層。

在本發明之一實施例中，上述各第一閘極結構包括依序堆疊在基底上的穿隧氧化層、第一導體層、電荷儲存層及第二導體層，以及第二閘極結構包括依序堆疊在基底上的閘氧化層以及第三導體層。

在本發明之一實施例中，移除上述各第一閘極結構的上部為移除部分第二導體層。

在本發明之一實施例中，上述第一導體層、第二導體層、第三導體層的材料各自包括多晶矽。

在本發明之一實施例中，上述金屬矽化物層的材料包括矽化鈷。

在本發明之一實施例中，移除上述各第一閘極結構的上部的方法包括以下步驟。首先，於基底上形成抗反射塗層，以覆蓋第一閘極結構與第二閘極結構。然後，移除部分抗反射塗層，以露出各第一閘極結構的頂面但未露出第二閘極結構。接著，於基底上形成圖案化光阻層，以覆蓋第二閘極結構。之後，對第一閘極結構進行回蝕刻製程，以移除各第一閘極結構的上部。繼之，移除抗反射塗層及圖案化光阻層。

在本發明之一實施例中，僅於上述第二閘極結構的側壁上形成第二間隙壁的方法包括以下步驟。首先，於基底上形成第二間隙壁材料層。然後，於各第一閘極結構及第二閘極結構的側壁上形成第二間隙壁。接著，於基底上形成圖案化光阻層，以覆蓋第二閘極結構。之後，以圖案化光阻層為罩幕進行蝕刻製程，以移除各第一閘極結構的側壁上的第二間隙壁。繼之，移除圖案化光阻層。

在本發明之一實施例中，上述圖案化光阻層的材料為負型光阻。

在本發明之一實施例中，上述第二間隙壁材料層的材料包括四乙氧基矽氧烷形成的二氧化矽(TEOS-SiO₂ )。

在本發明之一實施例中，上述第一介電層的材料包括高溫氧化物。

在本發明之一實施例中，上述第一間隙壁及第二介電層的材料各自包括氮化矽。

基於上述，本發明利用於回蝕刻部分控制閘極的方式，拉開字元線與位元線之間的最短距離，以避免位元線到字元線之漏電(BL-to-WL leakage)現象，進而提升元件效能與可靠度。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖2A至2I為根據本發明一實施例所繪示之嵌入式快閃記憶體的剖面示意圖。

請參照圖2A，提供基底100。基底100例如是矽基底。基底100具有晶胞區100a與周邊區100b。於晶胞區100a的基底100上形成多數個閘極結構102以及於周邊區100b的基底100上形成至少一閘極結構112。

閘極結構102包括依序堆疊在基底100上的穿隧氧化層104、導體層106、電荷儲存層108及導體層110。導體層106作為浮置閘極，其材料例如是摻雜多晶矽。電荷儲存層108例如是ONO複合層。導體層110作為控制閘極，其材料例如是摻雜多晶矽。此外，閘極結構112包括依序堆疊在基底100上的閘氧化層114以及導體層116。導體層116作為邏輯元件之閘極，其材料例如是未摻雜多晶矽。

形成閘極結構102與閘極結構112的方法包括以下步驟。首先，不同的堆疊材料層(未繪示)分別形成於晶胞區100a及周邊區100b之基底100上。具體言之，於基底100之晶胞區100a上依序堆疊穿隧氧化材料層、第一導體材料層、電荷儲存材料層以及第二導體材料層，於基底100之周邊區100b上依序堆疊閘氧化材料層及第二導體材料層，其中晶胞區100a與周邊區100b上的第二導體材料層為同時形成之。然後，對晶胞區100a上的第二導體材料層進行離子植入製程。接著，對上述材料層進行至少一圖案化步驟，以於晶胞區100a的基底100上形成閘極結構102以及於周邊區100b的基底100上形成閘極結構112。

特別要說明的是，在圖2A中是以於周邊區100b上形成一個閘極結構112為例來說明之，但本發明並不以此為限。本領域具有通常知識者應了解，周邊區100b上可形成多數個閘極結構112，周邊區100b可具有高壓元件區及低壓元件區(未繪示)，且形成於高壓元件區及低壓元件區上的閘氧化層具有不同的厚度。

然後，於基底100上順應性地形成介電層117，以覆蓋閘極結構102及閘極結構112。介電層117的材料例如是高溫氧化物(high-temperature oxide，HTO)，且其形成方法例如是進行化學氣相沈積製程。在一實施例中，於形成閘極結構102與閘極結構112的步驟之後以及於形成介電層117的步驟之前，也可以進行至少一離子植入步驟，以於晶胞區100a之基底100中形成多數個淺摻雜區(未繪示)，以及於周邊區100b之高壓元件區之基底100中形成多數個淺摻雜區(未繪示)。

接著，請參照圖2B，於每一個閘極結構102及閘極結構112的側壁上形成間隙壁118。間隙壁118的材料例如是氮化矽。形成間隙壁118的方法包括於基底100上沈積間隙壁材料層(未繪示)。然後，進行非等向性蝕刻製程，以移除部分間隙壁材料層。上述移除部分間隙壁材料層的步驟亦會同時移除閘極結構之間的部分介電層117。

之後，於基底100上順應性地形成介電層120，以覆蓋第一閘極結構102及第二閘極結構104。介電層120的材料例如是氮化矽，且其形成方法例如是進行化學氣相沈積製程。在一實施例中，於形成間隙壁118的步驟之後以及於形成介電層120的步驟之前，也可以進行至少一離子植入步驟，於晶胞區100a之基底100中形成多數個重摻雜區(未繪示)，以及於周邊區100b之低壓元件區之基底100中形成多數個淺摻雜區(未繪示)。

繼之，請參照圖2C及圖2D，僅於閘極結構112的側壁上形成間隙壁122。間隙壁122的材料例如是四乙氧基矽氧烷形成的二氧化矽(TEOS-SiO₂ )。形成間隙壁122的方法包括於基底100上沈積間隙壁材料層(未繪示)。然後，進行非等向性蝕刻製程來移除部分間隙壁材料層，以於每一個閘極結構102及閘極結構112的側壁上形成間隙壁122，如圖2C所示。特別要說明的是，由於晶胞區100a上的閘極結構102配置的較為密集，因此相鄰閘極結構102之間隙壁122會互相連接。此外，上述移除部分間隙壁材料層的步驟亦會同時移除閘極結構112兩側的部分介電層120。

接著，請參照圖2D，於基底100上形成圖案化光阻層123，以覆蓋閘極結構112。形成圖案化光阻層123的方法包括於基底100上塗覆負型光阻層，然後對周邊區100b上的負型光阻層進行曝光使其產生交聯反應，之後移除晶胞區100a上未經曝光的負型光阻層。由於周邊區100b的閘極結構102附近較為空曠，因此使用負型光阻並對周邊區100b上的負型光阻進行曝光，可以確保充分曝光。倘若使用正型光阻並對晶胞區100a上的正型光阻進行曝光，可能會有部分光阻殘留在相鄰的間隙壁122之間。然後，以圖案化光阻層123為罩幕進行蝕刻製程，以移除每一個閘極結構102的側壁上的間隙壁122。之後，移除圖案化光阻層123。至此，於閘極結構102與閘極結構112的側壁上分別形成寬度不同之間隙壁。

接著，請參照圖2E，移除部分介電層117及部分介電層120，直到露出閘極結構102與閘極結構112之頂面以及未被閘極結構102及閘極結構112覆蓋之基底100。上述移除部分介電層117及介電層120的步驟包括進行乾蝕刻製程。在一實施例中，於形成間隙壁122的步驟之後以及於移除部分介電層117及部分介電層120的步驟之前，也可以進行至少一離子植入步驟，於周邊區100b之基底100中形成多數個重摻雜區(未繪示)。

之後，請參照圖2F及圖2G，移除每一個閘極結構102的上部。具體言之，移除每一個閘極結構102的部分導體層110。移除部分導體層110的方法包括於基底100上形成抗反射塗層124，以覆蓋閘極結構102與閘極結構112。之後，移除部分抗反射塗層124，以露出每一個閘極結構102的頂面但未露出閘極結構112，如圖2F所示。繼之，於基底100上形成圖案化光阻層126，以覆蓋閘極結構112。

然後，請參照圖2G，對閘極結構102進行回蝕刻製程，以移除每一個閘極結構102的上部(即部分導體層110)並形成開口130。回蝕刻製程例如是低偏壓之乾蝕刻製程，以避免對導體層110產生電漿損害。接下來，移除抗反射塗層124及圖案化光阻層126。

然後，請參照圖2H，於剩餘之閘極結構102的頂面、閘極結構112之頂面以及露出的基底100上形成金屬矽化物層128。金屬矽化物層128的材料例如是矽化鈷。金屬矽化物層128的形成方法於基底100上濺鍍金屬層及頂覆層(未繪示)。金屬層的材料例如是鈷，頂覆層的材料例如是氮化鈦(TiN)。繼之，進行第一次退火處理，使得部份鈷層與矽反應形成金屬矽化物層128。之後，移除頂覆層及未反應的金屬層。繼之，進行第二次退火處理，以降低金屬矽化物層128之阻值。導體層110及其上的金屬矽化物層128構成字元線。至此，完成本發明之嵌入式快閃記憶體之字元線的製作。

接下來，進行包括沈積、微影、蝕刻等多次半導體製程，以完成本發明之嵌入式快閃記憶體，如圖2I所示。圖2H至圖2I中間未描述的步驟為本領域具有通常知識者所熟知，於此不再贅述。或者，可參見台灣申請案第098142531號所揭露的製程步驟。

請參照圖2I，於晶胞區100a之基底100上，氮化矽頂覆層132及TEOS阻障層134僅覆蓋閘極結構102的側壁及開口130之側壁及底面。多數個氮化矽圖案136分別填入開口130中並從開口130向兩側部分延伸。

於周邊區100b之基底100上，氮化矽頂覆層132、TEOS阻障層134、氮化矽阻障層138與旋塗式玻璃(spin-on glass，SOG)層140依序覆蓋閘極結構112及部分基底100，上述層中具有開口142及開口143。開口142曝露出閘極結構112上之部分金屬矽化物層128。開口143分別曝露出閘極結構112之兩側之基底100上的部分金屬矽化物層128。

此外，於基底100上依序形成阻障金屬層144及鎢層146。阻障金屬層144及其上的鎢層146構成位元線。於晶胞區100a上，鎢層146覆蓋閘極結構102並填入閘極結構102之間的間隙。於周邊區100b上，鎢層146覆蓋閘極結構112並填入開口142中。阻障金屬層144形成於鎢層146與其下的結構之間。至此，完成本發明之嵌入式快閃記憶體的製作。

綜上所述，本發明利用於回蝕刻部分控制閘極(即導體層110)的方式，拉開字元線(由導體層110及其上的金屬矽化物層128構成)與位元線(由阻障金屬層144及其上的鎢層146構成)之間的最短距離d。在一實施例中，此最短距離d能夠拉開到約400埃的安全距離，因而避免位元線到字元線之漏電(BL-to-WL leakage)現象，進而提升元件效能與可靠度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．基底

10a．．．晶胞區

14．．．穿隧氧化層

16．．．浮置閘極

18．．．電荷儲存層

20．．．控制閘極

22．．．摻雜區

24．．．位元線

26．．．介電層

100．．．基底

100a．．．晶胞區

100b．．．周邊區

102、112．．．閘極結構

104．．．穿隧氧化層

106、110、116．．．導體層

108．．．電荷儲存層

114．．．閘氧化層

117、120．．．介電層

118、122．．．間隙壁

123、126．．．圖案化光阻層

124．．．抗反射塗層

128．．．金屬矽化物層

132．．．氮化矽頂覆層

134．．．TEOS阻障層

136．．．氮化矽圖案

138．．．氮化矽阻障層

140．．．SOG層

142、143．．．開口

144．．．阻障金屬層

146．．．鎢層

A．．．區域

d．．．距離

圖1為習知之嵌入式快閃記憶體的剖面示意圖。

圖2A至2I為根據本發明一實施例所繪示之嵌入式快閃記憶體的剖面示意圖。

100．．．基底

100a．．．晶胞區

100b．．．周邊區

102、112．．．閘極結構

104．．．穿隧氧化層

106、110、116．．．導體層

108．．．電荷儲存層

114．．．閘氧化層

117、120．．．介電層

118、122．．．間隙壁

128．．．金屬矽化物層

Claims (11)

1. 一種嵌入式快閃記憶體之字元線的製造方法，包括：提供一基底，該基底具有一晶胞區與一周邊區；於該晶胞區的該基底上形成多數個第一閘極結構以及於該周邊區的該基底上形成至少一第二閘極結構；於該基底上順應性地形成一第一介電層，以覆蓋該些第一閘極結構及該第二閘極結構；於各第一閘極結構及該第二閘極結構的側壁上形成一第一間隙壁；於該基底上順應性地形成一第二介電層，以覆蓋該些第一閘極結構及該第二閘極結構；僅於該第二閘極結構的側壁上形成一第二間隙壁；移除部分該第一介電層及部分該第二介電層，直到露出該些第一閘極結構與該第二閘極結構之頂面以及未被該些第一閘極結構及該第二閘極結構覆蓋之該基底；移除各第一閘極結構的上部；以及於剩餘之該第一閘極結構的頂面、該第二閘極結構之頂面以及露出的該基底上形成一金屬矽化物層。
2. 如申請專利範圍第1項所述之嵌入式快閃記憶體之字元線的製造方法，其中各該第一閘極結構包括依序堆疊在該基底上的一穿隧氧化層、一第一導體層、一電荷儲存層及一第二導體層，以及該第二閘極結構包括依序堆疊在該基底上的一閘氧化層以及一第三導體層。
3. 如申請專利範圍第2項所述之嵌入式快閃記憶體之字元線的製造方法，其中移除各第一閘極結構的上部為移除部分該第二導體層。
4. 如申請專利範圍第2項所述之嵌入式快閃記憶體之字元線的製造方法，其中該第一導體層、該第二導體層、該第三導體層的材料各自包括多晶矽。
5. 如申請專利範圍第1項所述之嵌入式快閃記憶體之字元線的製造方法，其中該金屬矽化物層的材料包括矽化鈷。
6. 如申請專利範圍第1項所述之嵌入式快閃記憶體之字元線的製造方法，其中移除各第一閘極結構的上部的方法包括：於該基底上形成一抗反射塗層，以覆蓋該些第一閘極結構與該第二閘極結構；移除部分該抗反射塗層，以露出各第一閘極結構的頂面但未露出該第二閘極結構；於該基底上形成一圖案化光阻層，以覆蓋該第二閘極結構；對該些第一閘極結構進行回蝕刻製程，以移除各第一閘極結構的上部；以及移除該抗反射塗層及該圖案化光阻層。
7. 如申請專利範圍第1項所述之嵌入式快閃記憶體之字元線的製造方法，其中僅於該第二閘極結構的側壁上形成該第二間隙壁的方法包括：於該基底上形成一第二間隙壁材料層；於各第一閘極結構及該第二閘極結構的側壁上形成該第二間隙壁；於該基底上形成一圖案化光阻層，以覆蓋該第二閘極結構；以該圖案化光阻層為罩幕進行蝕刻製程，以移除各第一閘極結構的側壁上的該第二間隙壁；以及移除該圖案化光阻層。
8. 如申請專利範圍第7項所述之嵌入式快閃記憶體之字元線的製造方法，其中該圖案化光阻層的材料為負型光阻。
9. 如申請專利範圍第7項所述之嵌入式快閃記憶體之字元線的製造方法，其中該第二間隙壁材料層的材料包括四乙氧基矽氧烷形成的二氧化矽(TEOS-SiO₂ )。
10. 如申請專利範圍第1項所述之嵌入式快閃記憶體之字元線的製造方法，其中該第一介電層的材料包括高溫氧化物。
11. 如申請專利範圍第1項所述之嵌入式快閃記憶體之字元線的製造方法，其中該第一間隙壁及該第二介電層的材料各自包括氮化矽。