CN110571220B - 半导体器件及其制造方法和掩膜板 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法和掩膜板，所述半导体器件的制造方法，形成在栅极密集区和栅极稀疏区上均具有芯核的图案化的芯核层之后，在所述芯核的侧壁上形成侧墙，进而在以所述侧墙为掩膜刻蚀栅极层来形成位于栅极密集区上的第一栅极和位于栅极稀疏区上的第二栅极基础结构时，可以减小甚至完全避免在栅极密集区和栅极稀疏区之间的刻蚀负载效应，改善形成的栅极密集区中的第一栅极的关键尺寸的均一性，保证边缘第一栅极的形状，之后借助连接栅层将栅极稀疏区上的多个相邻的第二栅极基础结构的顶部连接起来形成第二栅极。
Description
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制造方法和掩膜板。
背景技术
目前，随着超大规模集成电路的迅速发展，芯片的集成度越来越高，电路设计尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体制作结果的影响也日益突出，特别是28nm技术节点以下的工艺中，电路关键尺寸(CD，Critical Dimension)的变化对于器件性能的影响越来越大。
众所周知，由于栅极通常具有半导体制造工艺中的最小物理尺寸，并且栅极的宽度通常是晶片上最重要的关键尺寸，因此在半导体器件制造过程中栅极的制作是最关键的步骤之一。然而在晶片表面的大部分区域中，为了实现器件的整体功能，这些区域中既包括栅极十分密集的区域，也就是器件密度较高的区域，我们称之为密集区(Dense，简写为D)；又包括栅极比较稀疏，亦即器件密度较低的区域，我们称之为稀疏区(ISO，简写为I)。
实践中发现，在同一道刻蚀工艺中形成密集区和稀疏区的栅极时，由于两区域中栅极密度不同而导致两区域中栅极的关键尺寸(CD)存在刻蚀差异(I/D loading，或称为稀疏/密集负载效应)，受所述I/D loading的影响，密集区边缘的栅极往往会产生轮廓和深度的异常，而异常的边缘栅极会对密集区中间的栅极以及稀疏区的栅极均产生不利影响，进而影响器件的性能。例如在NAND快闪存储器中，其选择栅(select gate,SG，即稀疏的栅极)和字线(wordline，WL，对应于控制栅，即密集的栅极)的分布密度不同，且选择栅与其最近邻的字线之间的距离大于相邻两字线之间的距离，随着NAND快闪存储器的关键尺寸的日益缩小，在字线和选择栅之间会产生日益严重的刻蚀负载效应，使得字线的关键尺寸均一性(CD uniformity)变差，且边缘的多条字线(即靠近选择栅的多条字线)往往会产生轮廓和深度的异常，进而影响器件的性能。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法和掩膜板，能够改善栅极密集区中栅极的关键尺寸的均一性，保证栅极密集区中的边缘栅极的形状，提高器件性能。
为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步骤：
提供具有栅极密集区和栅极稀疏区的半导体衬底，在所述半导体衬底表面上依次形成栅极层和图案化的芯核层，所述图案化的芯核层具有位于所述栅极密集区上的多个相互间隔的芯核以及位于所述栅极稀疏区上的多个相互间隔的芯核；
形成位于所述芯核的侧壁上的侧墙；
去除所述图案化的芯核层，并以所述侧墙为掩膜，刻蚀所述栅极层至所述半导体衬底表面，以在所述栅极密集区上形成多个第一栅极以及在所述栅极稀疏区上形成多个第二栅极基础结构；
形成一层间介质层，所述层间介质层覆盖所述半导体衬底的表面且至少在所述栅极稀疏区上的顶面低于所述第二栅极基础结构的顶面；
形成一连接栅层，所述连接栅层覆盖所述层间介质层位于所述栅极稀疏区上的部分及所述第二栅极基础结构，且将多个相邻的所述第二栅极基础结构的顶部连接起来形成第二栅极。
可选的，所述图案化的芯核层的材料包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种。
可选的，紧挨所述栅极密集区的所述第二栅极对应的多个芯核与所述栅极密集区上的多个芯核等线宽、等间隔分布。
可选的，在所述栅极层和所述图案化的芯核层之间还形成有硬掩膜层，所述硬掩膜层为单层结构或叠层结构；以所述侧墙为掩膜，刻蚀所述栅极层以形成多个所述第一栅极以及多个所述第二栅极基础结构的步骤包括：
以所述侧墙为掩膜，通过刻蚀工艺图案化所述硬掩膜；
去除所述侧墙，并以图案化的所述硬掩膜层为掩膜，刻蚀所述栅极层至所述半导体衬底表面，以在所述栅极密集区上形成多个第一栅极以及在所述栅极稀疏区上形成多个第二栅极基础结构。
可选的，在所述半导体衬底的表面上形成所述层间介质层的步骤包括：
在所述半导体衬底、第一栅极以及第二栅极基础结构的表面上覆盖层间介质层，所述层间介质层至少填满所述第一栅极之间、第二栅极基础结构之间以及所述第一栅极和所述第二栅极基础结构之间的所有间隔；
对所述层间介质层进行回刻蚀，使所述层间介质层的顶面低于所述第二栅极基础结构的顶面。
可选的，形成能将多个相邻的所述第二栅极基础结构的顶部连接起来的所述连接栅层的步骤包括：
在所述层间介质层、所述第一栅极和所述第二栅极基础结构的表面上覆盖连接栅层；
在所述连接栅层的表面上形成图案化的光刻胶层，所述图案化的光刻胶层暴露出待形成的第二栅极对应区域的以外区域上的连接栅层；
以所述图案化的光刻胶层为掩膜，通过刻蚀工艺去除暴露出的连接栅层，剩余的连接层仅位于所述栅极稀疏区上且将所述栅极稀疏区上相应的多个相邻的第二栅极基础结构的顶部连接起来形成第二栅极。
可选的，在所述连接栅层的表面上形成图案化的光刻胶层之前，还对所述连接栅层的顶面进行平坦化。
可选的，所述连接栅层的材质包括多晶硅、单晶硅、金属以及金属硅化物中的至少一种。
可选的，所述半导体器件为浮栅型存储器，所述栅极层包括在所述半导体衬底的表面上依次层叠的浮栅层、栅间介质层以及控制栅层；所述栅极密集区为字线区，所述栅极稀疏区为选择栅区，所述第一栅极为字线，所述第二栅极为选择栅。
本发明还提供一种半导体器件，包括：
具有栅极密集区和栅极稀疏区的半导体衬底；
分布在所述半导体衬底的栅极密集区上的多个第一栅极；
分布在所述半导体衬底的栅极稀疏区上的多个第二栅极，每个所述第二栅极包括多个相互分离的第二栅极基础结构和一连接栅层，所述多个相互分离的第二栅极基础结构的底部均位于所述半导体衬底的表面上，所述连接栅层将所述多个相互分离的第二栅极基础结构的顶部连接起来；
位于所述半导体衬底上且填充在相邻的所述第一栅极之间、相邻的所述第二栅极基础结构之间、以及所述第一栅极和所述第二栅极之间的层间介质层，所述层间介质层在所述栅极稀疏区上的顶面低于所述第二栅极基础结构的顶面。
可选的，紧挨所述栅极密集区的所述第二栅极中的多个第二栅极基础结构与所述栅极密集区上的多个第一栅极等间隔、等线宽分布。
可选的，所述连接栅层的材质包括多晶硅、单晶硅、金属以及金属硅化物中的至少一种。
可选的，所述半导体器件为浮栅型存储器，所述半导体衬底的表面上形成有栅极层，所述栅极层包括在所述半导体衬底的表面上依次层叠的浮栅层、栅间介质层以及控制栅层；所述栅极密集区为字线区，所述栅极稀疏区为选择栅区，所述第一栅极为字线且为控制栅层，所述第二栅极为选择栅且所述第二栅极基础结构为控制栅层。
本发明还提供一种掩膜板，其特征在于，所述掩膜板用于形成本发明的半导体器件的制造方法中的图案化的芯核层，或者，用于制作本发明的半导体器件中的第一栅极和第二栅极基础结构。
可选的，当所述半导体器件为浮栅型存储器时，所述掩膜板为字线掩膜板。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，首先在栅极层的表面上形成在栅极密集区和栅极稀疏区均具有芯核的图案化的芯核层，然后在所述芯核的侧壁上形成侧墙，降低了后续用于刻蚀栅极稀疏区和栅极密集区的栅极层的掩膜图案的密度差异，进而在以所述侧墙为掩膜刻蚀栅极层来形成位于栅极密集区上的第一栅极和位于栅极稀疏区上的第二栅极基础结构时，可以减小甚至完全避免在栅极密集区和栅极稀疏区之间的刻蚀负载效应，改善形成的栅极密集区中的第一栅极的关键尺寸的均一性，保证边缘第一栅极的形状，提高器件性能，之后借助连接栅层将栅极稀疏区上的多个相邻的第二栅极基础结构的顶部连接起来形成第二栅极。
2、本发明的半导体器件，具有分布在所述半导体衬底的栅极密集区上的多个第一栅极以及分布在所述半导体衬底的栅极稀疏区上的多个第二栅极，每个所述第二栅极包括多个相互分离的第二栅极基础结构和一连接栅层，所述多个相互分离的第二栅极基础结构的底部均位于所述半导体衬底的表面上，所述连接栅层将所述多个相互分离的第二栅极基础结构的顶部连接起来，所述栅极密集区中的第一栅极的关键尺寸的均一性较高，且靠近第二栅极的边缘第一栅极的形状较佳，从而能够提高器件性能。
3、本发明的掩膜板能够用于制作具有稀疏的第二栅极和密集的第一栅极的半导体器件，能够改善形成的第一栅极的关键尺寸的均一性，保证边缘第一栅极的形状，提高器件性能。
附图说明
图1A至图1E是一种NAND快闪存储器件的制造方法中的剖面结构示意图；
图1F是一种NAND快闪存储器件结构的透射电镜图；
图2是本发明具体实施例的半导体器件的制造方法的流程图；
图3A至图3E是本发明具体实施例的半导体器件的制造方法中的剖面结构示意图。
具体实施方式
下面以NAND快闪存储器件为例来详细说明栅极的稀疏/密集负载效应对器件性能造成的不利影响。如图1E所示，一种NAND快闪存储器件可以包括：选择栅(SG，即选择晶体管的栅极，所述选择晶体管的源极或漏极连接位线)103b以及布置在选择栅(SG)103b外侧的多条字线(WL)103a，选择栅(SG)103b和字线103a由同一个有源区上的存储单元的控制栅(Control Gate，CG)连接在一起形成，选择栅(SG)、字线(WL)平行排列，在每个字线103a和每个有源区(ACT)之间可以提供相应的电荷存储结构，以在字线103a和有源区(ACT)的每个交叉点提供相应的存储单元。通常选择栅103b分布相对稀疏，字线103a分布相对密集，各条字线103a的线宽基本相同，且均匀、等间隔(space)分布，而选择栅103b的线宽通常比字线103a的线宽大，两条相邻的选择栅103b之间的间隔(space)远大于相邻两条字线103a之间的间隔，例如至少为3倍，而且选择栅103b与其相邻的字线103a之间的间隔通常略大于两条相邻的字线103a间的间隔，因此，选择栅103b所在的区域通常被称为ISO区(即栅极稀疏区)，而字线103a所在的区域为Dense区(即栅极密集区)。
请参考图1A至1E，一种上述的NAND快闪存储器件的制造过程，包括以下步骤：
首先，请参考图1A，在一具有字线区(即栅极密集区)WL和选择栅区(即栅极稀疏区)SG的半导体衬底100上依次形成浮栅(FG)层101、ONO(氧化硅-氮化硅-氧化硅)层102、控制栅(CG)层103、硬掩膜层104以及用于定义各条字线的图案化的芯核层(core)105，并在所述图案化的芯核层105的侧壁上形成侧墙106，其中，硬掩膜层104为叠层结构，包括依次覆盖在控制栅层103上的PEOX(增强型氧化物)层、ACL(非晶碳)和刻蚀阻挡层(ESL)，图案化的芯核层105通过字线光刻工艺(CG patterning)形成，侧墙106通过自对准双重图形工艺(self aligned double patterning)形成，侧墙106的线宽等于待形成的字线的线宽，相邻侧墙106之间的间距等于待形成的字线间距；
然后，请参考图1B和图1C，去除图案化的芯核层105，并通过相应的光刻工艺在硬掩层104的表面上形成用于定义各个选择栅的图案化光刻层(PR)107；
接着，请参考图1B和图1C，以侧墙106和图案化光刻层107为掩膜，依次刻蚀硬掩膜层104和控制栅层103，直至ONO层102的表面，此时侧墙106和图案化光刻层107组成的双重图形转移到控制栅层103中，剩余的控制栅层在字线区WL中形成字线103a(即控制栅)，在选择栅区SG中形成选择栅103b；
然后，请参考图1B至图1D，先去除图案化光刻层107和侧墙106，并对硬掩膜层104进行一定的回刻蚀(HM etch back)，该回刻蚀工艺会减薄硬掩膜层104，并打开ONO层102，接着以剩余的硬掩膜层、字线103a和选择栅103b为掩膜，刻蚀浮栅层101，刻蚀停止在半导体衬底100的表面，从而形成各个存储单元(包括字线103a、ONO 102以及浮栅101a)及位于控制栅103a下方的浮栅101a和位于选择栅103b下方的浮栅101b。
请参考图1E，在半导体衬底100、字线103a、选择栅103b、ONO 102以及浮栅101a、101b的表面上沉积层间介质层108，并对层间介质层108进行回刻蚀，使其顶面低于字线103a的顶面。
上述的NAND快闪存储器件的制造过程中，由于形成的侧墙106和图案化光刻层107的线宽不同，且分布密度不同，会产生稀疏/密集负载效应(I/D loading)，因此当以侧墙106和图案化光刻层107为掩膜，刻蚀控制栅层103而形成字线103a和选择栅103b时，受该稀疏/密集负载效应的影响，字线区WL中的字线103a(即控制栅)的关键尺寸均一性较差，且邻接选择栅区SG的边缘字线103a(即图1F中虚线框所示的边缘字线)往往会产生轮廓和深度的异常，如图1F所示的虚线框对应的字线相对较细较小且顶端相对凹陷，进而影响器件的性能。
基于此，本发明提供一种半导体器件及其制造方法和掩膜板，其核心思想是在栅极密集区上形成用于制作第一栅极所用的芯核的同时，在栅极稀疏区上也形成用于制作一个第二栅极所用的多个芯核，在栅极稀疏区上的用于制作一个第二栅极所用的芯核的线宽比原来用于制作一个第二栅极的图形化光刻胶层(如图1C中的图形化光刻胶层107)的线宽小，且在栅极稀疏区上所有的芯核相对原来用于制作一个第二栅极的图形化光刻胶层的分布密度变大，例如所有芯核的线宽相同，且临近栅极密集区的第二栅极对应的芯核的分布密度和栅极密集区中的芯核分布密度相等，从而降低用于形成第一栅极的掩膜图案在栅极密集区和栅极稀疏区中的稀疏/密集负载效应，进而减小刻蚀栅极层形成第一栅极时在栅极密集区和栅极稀疏区之间产生的刻蚀负载效应，提高第一栅极的关键尺寸的均一性，避免栅极密集区的边缘第一栅极的形状异常，改善器件性能。本发明的技术方案适用于任何具有不同栅极分布密度的半导体器件的制造，尤其适用于NAND快闪存储器等浮栅型存储器的制造。
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在所述的实施例。
请参考图2，本发明提供一种半导体器件的制造方法，包括以下步骤：
S1，提供具有栅极密集区和栅极稀疏区的半导体衬底，在所述半导体衬底表面上依次形成栅极层和图案化的芯核层，所述图案化的芯核层具有位于所述栅极密集区上的多个相互间隔的芯核以及位于所述栅极稀疏区上的多个相互间隔的芯核；
S2，形成位于所述芯核的侧壁上的侧墙；
S3，去除所述图案化的芯核层，并以所述侧墙为掩膜，刻蚀所述栅极层至所述半导体衬底表面，以在所述栅极密集区上形成多个第一栅极以及在所述栅极稀疏区上形成多个第二栅极基础结构；
S4，形成一层间介质层，所述层间介质层覆盖所述半导体衬底的表面且至少在所述栅极稀疏区上的顶面低于所述第二栅极基础结构的顶面；
S5，形成一连接栅层，所述连接栅层覆盖所述层间介质层位于所述栅极稀疏区上的部分及所述第二栅极基础结构，且将多个相邻的所述第二栅极基础结构的顶部连接起来形成第二栅极。
下面以NAND快闪存储器的制造为例，并结合附图3A至3E来详细说明本发明的半导体器件的制造方法。其中的栅极密集区即字线区WL，用于制作字线(即第一栅极)，栅极稀疏区即选择栅区SG，用于制作选择栅(即第二栅极)。
请参考图3A，在步骤S1中，提供的半导体衬底300为后续工艺提供平台，可以由任何本领域技术人员熟知的半导体材料来形成，例如硅、硅锗或者类似材料等，可以是体硅(bulk)或绝缘体上硅(SOI)等，半导体衬底300中可以已形成有阱、有源区(ACT)和隔离结构等结构。所述半导体衬底300具有用于待形成NAND的字线(即控制栅、第一栅极)的字线区WL(即栅极密集区)以及用于待形成NAND的选择栅(即第二栅极)的选择栅区SG(即栅极稀疏区)。本实施例中，为了制作NAND快闪存储器，需要在半导体衬底300表面上依次形成栅极层和硬掩膜层304，所述栅极层包括依次层叠在半导体衬底300表面上的栅极氧化层(GOX，未图示)、浮栅层(FG)301、栅间介质层302、控制栅层(CG)303，栅极氧化层可以通过热氧化工艺或者化学气相沉积工艺形成，浮栅层301和栅间介质层302组成电荷存储层，在后续的控制栅层303形成的控制栅(即字线)的控制下实现存储功能，浮栅层301用于制作浮栅，其材料可以是多晶硅、金属纳米晶、硅锗纳米晶或者其他合适的导电材料，通过化学气相沉积工艺形成，栅间介质层302可以为氧化硅-氮化硅-氧化硅(ONO)叠层结构，ONO叠层结构可以通过化学气相沉积工艺在浮栅层301表面上依次沉积二氧化硅层、氮化硅层、二氧化硅层形成，当然，栅间介质层302还可以是其他合适材料，例如氧化硅、氮化硅或氮氧化硅单层结构，或者包括氧化硅、氮化硅、氮氧化硅两种以上层堆叠的结构，控制栅层303可以是未掺杂的多晶硅、掺杂的多晶硅、金属硅化物、与金属硅化物结合的多晶硅或者其他合适材料，可以通过化学气相沉积工艺形成。所述硬掩膜层(HM)304可以为叠层结构，例如包括从下而上依次层叠的掩膜介质层、先进图形化膜层(APF)以及刻蚀阻挡层，所述掩膜介质层可以包括等离子体增强的氧化层(PEOX)、氮化硅和氮氧化硅中的至少一种，可以使用等离子体增强化学气相沉积(PECVD)形成，所述APF层可以是非晶硅(α-si)和/或无定形碳(ACL)等，可以通过化学气相沉积工艺或者旋涂工艺形成，掩膜介质层和APF层用于降低在对上覆的光刻胶进行曝光中使用的光的反射、用于提供高蚀刻选择比和低线边缘粗糙度(LER)以及用于提供平坦的表面。刻蚀阻挡层用于在形成图案化的芯核层以及侧墙时提供刻蚀停止点，以及保护下方叠层，刻蚀阻挡层的材质可以是氧化硅、氮化硅、氮氧化硅、碳化硅、碳氧化硅或其他合适的材料。
请继续参考图3A，在步骤S1中，可以通过新的控制栅掩膜板(CG mask，或者称为字线掩膜板)以及相应的涂覆/沉积、光刻/刻蚀等工艺在半导体衬底300的表面上形成图案化的芯核层，所述图案化的芯核层在字线区WL具有多个相互间隔的芯核305a，芯核305a的数量等于字线数量的一半，在选择栅区SG上具有多个相互间隔的芯核305b，芯核305b的数量取决于待形成的选择栅的线宽，每个芯核的线宽可以等于相邻两字线之间的间距(即D11＝D21)。本实施例中，紧挨字线区WL的一个待形成的选择栅对应的多个芯核305b及所述字线区WL中的芯核305a等间隔、等线宽分布，且这些芯核中，相邻两芯核之间的间隔D12、D22均等于两个字线的线宽加上所述两个字线间的间距(即D12＝D22＝2*D13+D11)，即所述字线区WL中相邻的两芯核之间的间隔能够形成两条相邻的字线，此外，图案化的芯核层的材料与硬掩膜层304中的刻蚀阻挡层和后续形成的侧墙306a、306b均不同，且与所述刻蚀阻挡层和所述侧墙306a、306b相比均具有较高的刻蚀选择比，图案化的芯核层的材料例如为硼酸盐硅酸盐玻璃(BSG)、硼磷酸盐硅酸盐玻璃(BPSG)和磷酸盐硅酸盐玻璃(PSG)、灰化可移除电介质(ARD)材料、低K介电材料(介电常数K低于2.9)、加热可移除的有机聚合物材料、多晶硅、非晶硅、无定形碳等。需要说明的是，图3A中为了与图1A形成显著的对比效果，以凸出本发明的创新点，采用不同的填充色进行区分芯核305a、305b，并非表示芯核305a、305b是两道掩膜工艺形成，也并非表示芯核305a、305b的材质不同。此外，在本实施例中，用于制作紧挨所述字线区WL的一个选择栅的多个芯核305b与所述字线区WL上的多个芯核305a是等线宽、等间隔分布的，但是本发明的技术方案并不仅仅限定于此，只要用于制作紧挨所述字线区WL的一个选择栅的多个芯核305b的线宽相对图1A中的图形化光刻胶层107变小，分布密度变大即可，因此在本发明的其他实施例中，芯核305a和芯核305b的线宽也可以不同(即D11≠D21)，最相邻的两芯核305b之间的间距D22也可以不等于相邻的两芯核305a之间的间距D12，因为芯核305b的线宽D21只要相对图1C中的图案化的光刻胶层107的线宽变小，且选择栅区上的分布密度变大(即数量变多)，就可以减少字线区WL和选择栅区SG之间的稀疏/密集负载效应，改善后续最终形成的字线的关键尺寸的一致性。
请参考图3A和图3B，在步骤S2中，可以通过自对准双重图形(self aligneddouble patterning)加工工艺来形成位于芯核305a侧壁上的侧墙306a以及位于芯核305b侧壁上的侧墙306b。具体地，首先，可以在芯核305a、305b(即图案化的芯核层)及其未覆盖的刻蚀阻挡层的表面上沉积侧墙材料，沉积的侧墙材料可以包括氧化硅、氮化硅、氮氧化硅中的至少一种，可以是单层结构，也可以是两层以上的叠层结构，侧墙材料在芯核305a、305b的侧壁上的厚度大于等于待形成的字线(即第一栅极)的线宽；然后，对沉积的侧墙材料进行刻蚀，刻蚀停止在刻蚀阻挡层表面，刻蚀结束后，仅在芯核305a、305b的侧壁上保留部分侧墙材料而形成侧墙306a、306b，侧墙306a的线宽D13等于待形成的字线的线宽，相邻侧墙306a之间的间距D11等于待形成的字线间距。
请参考图3B，在步骤S3中，首先，可以根据图案化的芯核层的材料特性，选择合适的工艺去除图案化的芯核层(即去除芯核305a和305b)，当图案化的芯核层为灰化可移除电介质(ARD)材料时，可以采用灰化工艺去除，当图案化的芯核层为加热可移除的有机聚合物材料，可以采用加热的方式将图案化的芯核层分解而去除，例如加热到200℃以上，当图案化的芯核层为硼酸盐硅酸盐玻璃(BSG)、硼磷酸盐硅酸盐玻璃(BPSG)和磷酸盐硅酸盐玻璃(PSG)、低K介电材料(介电常数K低于2.9)、多晶硅、非晶硅、无定形碳等时，可以通过干法刻蚀工艺或者湿法腐蚀工艺去除。需要说明的是，图3A和图3B中为了与图1A和图1B形成显著的对比效果，以凸出本发明的创新点，采用不同的填充色进行区分侧墙306a和306b，并非表示侧墙306a和306b是不同工艺分别形成，也并非表示侧墙306a、306b的材质不同。
请参考图3B和图3C，在步骤S3中，接着，可以以侧墙306a、306b为掩膜，对硬掩膜层304进行刻蚀(即依次刻蚀其中的刻蚀阻挡层、APF层以及PEOX等掩膜介质层)，继而打开硬掩膜层304，将侧墙306a和306b形成的双重图形转移到硬掩膜层304中，即图案化硬掩膜层304，由此在硬掩膜层304中形成了字线图案(word line pattern)。然后，可以通过合适工艺，例如干法刻蚀、湿法刻蚀、化学机械平坦化工艺(CMP)等，去除侧墙306a、306b，由此可以避免侧墙306a、306b在后续刻蚀控制栅层303时产生高深宽比刻蚀工艺难度以及避免侧墙306a、306b的材料在后续刻蚀控制栅层303时产生额外的刻蚀残留。接着，以硬掩膜层304为掩膜，刻蚀控制栅层303，以在字线区WL上形成字线(即)(即控制栅、第一栅极)303a，同时在选择栅区SG上形成选择栅基础结构(即第二栅极基础结构)303b，多个相邻的选择栅基础结构303b用于后续组合形成选择栅(即第二栅极)，由于硬掩膜层304中的图案源自没有异常的稀疏/密集负载效应(即超出工艺要求的刻蚀差异)的侧墙306a、306b组合的双重图案，因此以硬掩膜层304为掩膜刻蚀控制栅层303而获得的字线303a也没有异常的刻蚀负载效应(etching loading effect，即超出工艺要求的刻蚀差异)，边缘的字线303a(即靠近选择栅区SG的字线)的轮廓和深度均满足要求。
请继续参考图3B和图3C，在步骤S3中，然后，可以对硬掩膜层304进行一定的回刻蚀(HM etching back)，来降低硬掩膜层304的高度，一方面可以降低后续刻蚀工艺的深宽比，另一方面可以保护下方的字线303a等的顶部不受损伤，该回刻蚀工艺可以打开栅间介质层302(Etching though ONO layer)，并对浮栅层301进行一定的刻蚀。接着，继续以剩余的硬掩膜层304、字线303a和选择栅基础结构303b以及剩余的栅间介质层302为掩膜，刻蚀浮栅层301(FG etch)，刻蚀停止在栅极氧化层表面或者半导体衬底300的表面上，从而形成各个存储单元。由于字线303a没有异常的稀疏/密集负载效应，边缘字线的结构满足要求，因此最终形成的各个存储单元的轮廓和深度基本一致，尤其是字线区WL上的边缘存储单元的结构(包括轮廓和深度)能够满足器件制造要求。
请参考图3C和3D，在步骤S4中，首先，可以采用沉积工艺或者涂覆工艺在所述半导体衬底300、字线303a以及选择栅基础结构303b的表面上覆盖层间介质层307，所述层间介质层307至少填满相邻的字线303a之间的间隔、相邻的选择栅基础结构303b之间的间隔以及字线303a与选择栅基础结构303b之间的间隔；接着，采用干法刻蚀或湿法刻蚀工艺对所述层间介质层307进行回刻蚀，使所述层间介质层307的顶面低于选择栅基础结构303b的顶面。本实施例中层间介质层307的顶面低于选择栅基础结构303b(即剩余的控制栅层)的顶面且高于选择栅基础结构303b的底面。
请参考图3D和图3E，在步骤S5中，首先，可以通过沉积工艺等在所述层间介质层307、字线303a以及选择栅基础结构303b的表面上覆盖连接栅层308，所述连接栅层308的材质包括多晶硅、单晶硅、金属以及金属硅化物中的至少一种，例如为多晶硅，所述连接栅层308的沉积厚度能填满所有剩余的栅极层之间的沟槽，为了能给后续的工艺提供平坦的工艺平台，提高后续的光刻效果，可以通过CMP工艺在对沉积的所述连接栅层308的顶面进行平坦化。接着，通过CVD(化学气相沉积)、真空沉积、溅射或者旋涂等工艺来沉积形成抗反射层(未图示)，所述抗反射层可包含吸收或反射辐射的材料，例如介电抗反射材料(DARC)、底部抗反射材料(BARC)、无定形碳(α-碳)、碳化硅、氮化钛(TiN)、氮化硅(SiN)、氮氧化硅(SiON)或金属涂层，当后续用于形成图案化的光刻胶层309的材料暴露于一定波长的光辐射之下(用来在光刻胶中产生高分辨率图案)时，该抗反射层可以减少图案化的光刻胶层309形成时的反射光并且减少在图案化的光刻胶层309中的驻波图案的形成，保护连接栅层308不受该图案化的光刻胶层309形成时的光辐射的影响。然后，采用选择栅掩膜板(SGmask)以及光刻胶涂覆、曝光、显影等光刻工艺，在所述连接栅层308的表面上形成图案化的光刻胶层309(SG Photo)，所述图案化的光刻胶层309具有用于定义选择栅的图案，即所述图案化的光刻胶层309暴露出待形成的选择栅对应区域的以外区域上的连接栅层308(所述图案化的光刻胶层309暴露出位于字线区WL上的连接栅层以及位于选择栅区SL上的两个相邻选择栅之间的区域上的连接栅层)。然后，以所述图案化的光刻胶层309为掩膜，通过刻蚀工艺去除暴露出的连接栅层308(即位于所述字线区WL上的所有连接栅层以及位于所述选择栅区SG上的多余连接栅层)，剩余的连接层308仅覆盖在所述选择栅区SG上对应各个选择栅的区域上，并将各个选择栅的区域上的多个相邻的选择栅基础结构303b的顶部连接起来形成相应的选择栅，即本实施例的选择栅包括连接栅层308及其连通的多个相邻的选择栅基础结构303b。之后，可以通过灰化工艺等去除所述连接栅层308上方的图案化的光刻胶层309等。
需要说明的是，上述的半导体器件的制造方法最终可以制得NAND快闪存储器，而当应用本发明的半导体器件的制造方法来制作其他半导体器件时，在步骤S1中，可以在半导体衬底表面300上形成栅介质层(可以是OX层，也可以是ONO层)以及单层结构的栅极层，后续的各步骤中的刻蚀停止点进行相应的调整即可，根据本发明的半导体器件方法可以在栅极密集区形成第一栅极，在栅极稀疏区形成第二栅极，且第一栅极的关键尺寸的均一性较高，边缘第一栅极的形貌较佳，不存在刻蚀负载效应带来的凹陷和变细变小问题。当然本发明的各个实施例中，步骤S1中，形成的硬掩膜层304的叠层结构也可以是适当增减，甚至变为单层结构，在步骤S5中图案化的光刻层309与连接栅层308之间的叠层也可以适当增减，后续的各步骤中的刻蚀停止点进行相应的调整即可，不仅限于上述举例。
综上所述，本发明的半导体器件的制造方法，首先在栅极层的表面上形成在栅极密集区和栅极稀疏区均具有芯核的图案化的芯核层，然后在所述芯核的侧壁上形成侧墙，降低了后续用于刻蚀栅极稀疏区和栅极密集区的栅极层的掩膜图案的密度差异(即pattern loading effect)，进而在以所述侧墙为掩膜刻蚀栅极层来形成位于栅极密集区上的第一栅极和位于栅极稀疏区上的第二栅极基础结构时，可以减小甚至完全避免在栅极密集区和栅极稀疏区之间的刻蚀负载效应(etch loading effect)，改善形成的栅极密集区中的第一栅极的关键尺寸的均一性，保证边缘第一栅极的形状，提高器件性能，之后借助连接栅层将栅极稀疏区上的多个相邻的第二栅极基础结构的顶部连接起来形成第二栅极。
请参考图3E，本发明还提供一种半导体器件，包括：半导体衬底300、多个第一栅极、多个第二栅极以及层间介质层307。其中，所述半导体衬底300具有栅极密集区(WL)和栅极稀疏区(SG)；多个第一栅极相互间隔的分布在所述半导体衬底300的栅极密集区上；多个第二栅极相互间隔的分布在所述半导体衬底300的栅极稀疏区上，且每个所述第二栅极包括多个相互分离的第二栅极基础结构和一连接栅层308，所述多个相互分离的第二栅极基础结构的底部均位于所述半导体衬底300的表面上，所述连接栅层308将所述多个相互分离的第二栅极基础结构的顶部连接起来；所述层间介质层307位于所述半导体衬底300上且填充在相邻的所述第一栅极之间、相邻的所述第二栅极基础结构之间、以及所述第一栅极和所述第二栅极之间，所述层间介质层307在所述栅极稀疏区上的顶面低于所述第二栅极基础结构的顶面。
本实施例的半导体器件为浮栅型存储器，所述半导体衬底300的表面上形成有栅极层，所述栅极层包括在所述半导体衬底300的表面上依次层叠的浮栅层301a、栅间介质层以及控制栅层，所述栅极密集区为字线区，所述栅极稀疏区为选择栅区，位于字线区WL上的控制栅层用作字线(即第一栅极)303a，位于选择栅区SG上的多个相邻的选择栅基础结构303b(即控制栅层)的顶部被一个连接栅层308连接起来用作一个选择栅(即第二栅极)，且紧挨字线区WL的所述选择栅对应的多个选择栅基础结构303b(即控制栅层)和所述字线区WL中的各个字线303a(即控制栅层，或者说第一栅极)等线宽、等间隔分布。所述层间介质层307位于所述半导体衬底300上且填充在相邻的字线303a之间、相邻的所述选择栅基础结构303b(及其底部的栅介质层302和浮栅层301a)之间以及所述字线303a和选择栅之间，所述层间介质层307在所述栅极稀疏区上的顶面低于所述选择栅基础结构303b的顶面
本实施例中，所述连接栅层308的材质可以包括多晶硅、单晶硅、金属以及金属硅化物中的至少一种。
本发明的半导体器件，可以采用本发明的半导体器件的制造方法来制造，本发明的半导体器件具有分布在所述半导体衬底的栅极密集区上的多个第一栅极以及分布在所述半导体衬底的栅极稀疏区上的多个第二栅极，每个所述第二栅极包括多个相互分离的第二栅极基础结构和一连接栅层，所述多个相互分离的第二栅极基础结构的底部均位于所述半导体衬底的表面上，所述连接栅层将所述多个相互分离的第二栅极基础结构的顶部连接起来，所述栅极密集区中的第一栅极的关键尺寸的均一性较高，且靠近第二栅极的边缘第一栅极的形状较佳，从而能够提高器件性能。
由于本发明的半导体器件的制造方法和半导体器件的结构相对现有技术均发生的变化，因此需要一种相对应的新的掩膜板设计，因此，本发明还提供一种掩膜板，所述掩膜板用于形成上述的半导体器件的制造方法中的图案化的芯核层，或者，用于制作上述的半导体器件中的第一栅极和第二栅极基础结构。当所述半导体器件为NAND快闪存储器等浮栅型存储器时，所述掩膜板为字线掩膜板(即控制栅掩膜板)。本发明的掩膜板能够用于制作具有稀疏的第二栅极和密集的第一栅极的半导体器件，能够改善形成的第一栅极的关键尺寸的均一性，保证边缘第一栅极的形状，提高器件性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (13)
1.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供具有栅极密集区和栅极稀疏区的半导体衬底，在所述半导体衬底表面上依次形成栅极层和图案化的芯核层，所述图案化的芯核层具有位于所述栅极密集区上的多个相互间隔的芯核以及位于所述栅极稀疏区上的多个相互间隔的芯核；
形成位于所述芯核的侧壁上的侧墙；
去除所述图案化的芯核层，并以所述侧墙为掩膜，刻蚀所述栅极层至所述半导体衬底表面，以在所述栅极密集区上形成多个第一栅极以及在所述栅极稀疏区上形成多个第二栅极基础结构；
形成一层间介质层，所述层间介质层覆盖所述半导体衬底的表面且至少在所述栅极稀疏区上的顶面低于所述第二栅极基础结构的顶面；
形成一连接栅层，所述连接栅层覆盖所述层间介质层位于所述栅极稀疏区上的部分及所述第二栅极基础结构，且将多个相邻的所述第二栅极基础结构的顶部连接起来形成第二栅极，且紧挨所述栅极密集区的所述第二栅极对应的多个芯核与所述栅极密集区上的多个芯核等线宽、等间隔分布。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述图案化的芯核层的材料包括硼酸盐硅酸盐玻璃、硼磷酸盐硅酸盐玻璃、磷酸盐硅酸盐玻璃、灰化可移除电介质、低K介质、加热可移除的有机聚合物、多晶硅、非晶硅和无定形碳中的至少一种。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述栅极层和所述图案化的芯核层之间还形成有硬掩膜层，所述硬掩膜层为单层结构或叠层结构；以所述侧墙为掩膜，刻蚀所述栅极层以形成多个所述第一栅极以及多个所述第二栅极基础结构的步骤包括：
以所述侧墙为掩膜，通过刻蚀工艺图案化所述硬掩膜；
去除所述侧墙，并以图案化的所述硬掩膜层为掩膜，刻蚀所述栅极层至所述半导体衬底表面，以在所述栅极密集区上形成多个第一栅极以及在所述栅极稀疏区上形成多个第二栅极基础结构。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底的表面上形成所述层间介质层的步骤包括：
在所述半导体衬底、第一栅极以及第二栅极基础结构的表面上覆盖层间介质层，所述层间介质层至少填满所述第一栅极之间、第二栅极基础结构之间以及所述第一栅极和所述第二栅极基础结构之间的所有间隔；
对所述层间介质层进行回刻蚀，使所述层间介质层的顶面低于所述第二栅极基础结构的顶面。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，形成能将多个相邻的所述第二栅极基础结构的顶部连接起来的所述连接栅层的步骤包括：
在所述层间介质层、所述第一栅极和所述第二栅极基础结构的表面上覆盖连接栅层；
在所述连接栅层的表面上形成图案化的光刻胶层，所述图案化的光刻胶层暴露出待形成的第二栅极对应区域的以外区域上的连接栅层；
以所述图案化的光刻胶层为掩膜，通过刻蚀工艺去除暴露出的连接栅层，剩余的连接层仅位于所述栅极稀疏区上且将所述栅极稀疏区上相应的多个相邻的第二栅极基础结构的顶部连接起来形成第二栅极。
6.如权利要求5所述的半导体器件的制造方法，其特征在于，在所述连接栅层的表面上形成图案化的光刻胶层之前，还对所述连接栅层的顶面进行平坦化。
7.如权利要求1至6中任一项所述的半导体器件的制造方法，其特征在于，所述连接栅层的材质包括多晶硅、单晶硅、金属以及金属硅化物中的至少一种。
8.如权利要求1至6中任一项所述的半导体器件的制造方法，其特征在于，所述半导体器件为浮栅型存储器，所述栅极层包括在所述半导体衬底的表面上依次层叠的浮栅层、栅间介质层以及控制栅层；所述栅极密集区为字线区，所述栅极稀疏区为选择栅区，所述第一栅极为字线，所述第二栅极为选择栅。
9.一种半导体器件，其特征在于，包括：
具有栅极密集区和栅极稀疏区的半导体衬底；
分布在所述半导体衬底的栅极密集区上的多个第一栅极；
分布在所述半导体衬底的栅极稀疏区上的多个第二栅极，每个所述第二栅极包括多个相互分离的第二栅极基础结构和一连接栅层，所述多个相互分离的第二栅极基础结构的底部均位于所述半导体衬底的表面上，所述连接栅层将所述多个相互分离的第二栅极基础结构的顶部连接起来，且紧挨所述栅极密集区的所述第二栅极中的多个第二栅极基础结构与所述栅极密集区上的多个第一栅极等间隔、等线宽分布；
位于所述半导体衬底上且填充在相邻的所述第一栅极之间、相邻的所述第二栅极基础结构之间、以及所述第一栅极和所述第二栅极之间的层间介质层，所述层间介质层在所述栅极稀疏区上的顶面低于所述第二栅极基础结构的顶面。
10.如权利要求9所述的半导体器件，其特征在于，所述连接栅层的材质包括多晶硅、单晶硅、金属以及金属硅化物中的至少一种。
11.如权利要求9所述的半导体器件，其特征在于，所述半导体器件为浮栅型存储器，所述半导体衬底的表面上形成有栅极层，所述栅极层包括在所述半导体衬底的表面上依次层叠的浮栅层、栅间介质层以及控制栅层；所述栅极密集区为字线区，所述栅极稀疏区为选择栅区，所述第一栅极为字线且为控制栅层，所述第二栅极为选择栅且所述第二栅极基础结构为控制栅层。
12.一种掩膜板，其特征在于，所述掩膜板用于形成权利要求1至8中任一项所述半导体器件的制造方法中的图案化的芯核层，或者，用于制作权利要求9至11中任一项所述的半导体器件中的第一栅极和第二栅极基础结构。
13.如权利要求12所述的掩膜板，其特征在于，当所述半导体器件为浮栅型存储器时，所述掩膜板为字线掩膜板。
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