KR20090049379A - 플래시 메모리 소자의 제조 방법 - Google Patents

플래시 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은, 반도체 기판상에 층간 절연막, 하드마스크막 및 제1 식각 마스크 패턴들을 형성하는 단계; 상기 제1 식각 마스크 패턴들 및 상기 하드마스크막의 표면을 따라 보조막을 형성하는 단계; 상기 제1 식각 마스크 패턴들 사이가 채워지도록 상기 보조막 상에 식각 마스크막을 형성하는 단계; 상기 식각 마스크막을 식각하여 상기 보조막의 상부보다 낮은 높이로 상기 제1 식각 마스크 패턴들 사이의 상기 보조막 상에 잔류하는 제2 식각 마스크 패턴들을 형성하는 단계; 상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계; 상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 하드마스크막을 제거하여 하드마스크 패턴들을 형성하는 단계; 및 상기 하드마스크 패턴들을 이용한 식각공정으로 상기 층간 절연막에 콘택 홀들을 형성하는 단계로 이루어진다.
플래시 메모리, 더블 패터닝(Double Patterning), 실리콘 함유 감광막

Description

플래시 메모리 소자의 제조 방법{Method for manufacturing flash memory device}
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 공정을 단순화시키면서 드레인 콘택을 형성하기 위한 공정과정에서 발생하는 소자의 신뢰성을 저하시키는 문제를 해소할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자(Flash Memory Device)는 프로그래밍(Programming) 및 지우기(Erase) 특성을 구비한 이피롬(EPROM)과, 전기적으로 프로그래밍 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래쉬 메모리 소자는 한 개의 트랜지스터(Transistor)로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그래밍(Programing)과 지우기(Erase)를 할 수 있다.
플래시 메모리 소자는 셀 어레이 구조에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있는데, NAND형 플래시 메모리 소자의 셀 어레이는 일반 플래시 소자와 달리 셀 어레이가 스트링(String)으로 연결되어 동작하고 있다. 이러한 특성상 스트링의 양 끝단에 비트라인(Bit Line)으로 연결되는 드레인 콘택(Drain Contact)과 글로벌 그라운드(Global Ground)를 위한 소스 라인 콘택(Source Line Contact)이 위치하게 되며 이들 콘택은 스트링 제어를 위한 셀렉트 트랜지스터(Select Transistor)의 정션과 연결된다.
여기서, 드레인 콘택을 형성하기 위하여 통상적으로 패턴 공정을 실시하게 되는데, 예컨대, 소오스 콘택 플러그를 포함하는 소정의 하부 구조물이 형성된 반도체 기판상에 복수층의 하드마스크막(Hard Mask Layer)을 형성한다. 이때, 하드마스크막으로 폴리실리콘막을 사용하고, 이러한 폴리실리콘막 위에 하부반사방지막 증착하고 포토레지스트막의 노광 공정 및 현상 공정을 포함하는 후속의 공정을 실시한다. 그러나, 위와 같은 폴리실리콘막의 증착 시 폴리실리콘막의 하부에 형성된 비정질 카본(Amorphous Carbon)의 응력(Stress)에 의한 크랙(Crack)이 발생하여 소자의 신뢰성을 저하시킬 수 있다. 또한, 폴리실리콘을 증착하고 식각하는 공정으로 인해 공정의 단계가 추가되고 하부반사방지막 식각 및 포토레지스트 패터닝 등의 후속 공정으로 인해 제조 공정이 많을뿐더러, 이에 따른 제조 비용 및 시간이 증가하여 생산성을 저하시키는 문제가 있었다.
전술한 문제를 해결하기 위해 본 발명은, 공정을 단순화시키면서 드레인 콘택을 형성하기 위한 공정과정에서 발생하는 소자의 신뢰성을 저하시키는 문제를 해소할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는데 목적이 있다.
전술한 목적을 달성하기 위해 본 발명은, 반도체 기판상에 층간 절연막, 하드마스크막 및 제1 식각 마스크 패턴들을 형성하는 단계; 상기 제1 식각 마스크 패턴들 및 상기 하드마스크막의 표면을 따라 보조막을 형성하는 단계; 상기 제1 식각 마스크 패턴들 사이가 채워지도록 상기 보조막 상에 식각 마스크막을 형성하는 단계; 상기 식각 마스크막을 식각하여 상기 보조막의 상부보다 낮은 높이로 상기 제 1 식각 마스크 패턴들 사이의 상기 보조막 상에 잔류하는 제2 식각 마스크 패턴들을 형성하는 단계; 상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계; 상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 하드마스크막을 제거하여 하드마스크 패턴들을 형성하는 단계; 및 상기 하드마스크 패턴들을 이용한 식각공정으로 상기 층간 절연막에 콘택 홀들을 형성하는 단계로 이루어진다.
본 발명에서, 상기 제1 식각 마스크 패턴들이 서로 인접한 드레인 셀렉트 라인(DSL)들을 교차하도록 형성된다.
본 발명에서, 상기 제1 식각 마스크 패턴들이 상기 콘택 홀들 사이의 영역에 상기 콘택 홀들 간격의 두배 간격으로 형성된다.
본 발명에서, 상기 제2 식각 마스크 패턴들을 형성하는 단계는, 상기 식각 마스크 상에 감광막을 도포하는 단계; 상기 감광막에 대해 노광 및 현상 공정을 실시하여 콘택 홀이 형성될 영역이 오픈된 감광막 패턴을 형성하면서 상기 식각 마스크막이 동시에 식각되는 단계를 포함한다.
본 발명에서, 상기 제2 식각 마스크 패턴들은 서로 인접한 드레인 셀렉트 라인(DSL)들 사이에 형성된 상기 식각 마스크막이 식각되어 형성된다.
본 발명에서, 상기 제1 식각 마스크 패턴들의 측벽에 형성된 상기 보조막의 두께가 상기 콘택 홀의 폭에 비례한다.
본 발명에서, 상기 제1 식각 마스크 패턴들은 실리콘을 함유한 하부 반사 방지막 패턴들로 형성된다.
본 발명에서, 상기 하드마스크막은 비정질 카본막 및 실리콘산화질화막의 적층구조로 형성된다.
본 발명에서, 상기 제2 식각 마스크 패턴들은 실리콘을 함유한 감광막 패턴들로 형성된다.
본 발명에서, 상기 보조막은 카본폴리머막으로 형성된다.
본 발명에서, 상기 보조막을 제거하는 공정 시 O2를 포함하는 가스를 사용하여 실시한다.
본 발명에 따르면, 플래시 메모리 소자의 드레인 콘택을 형성하기 위한 공정 과정에서 하드마스크막으로 실리콘 함유 반사방지막을 사용함으로써 비정질 카본 응력에 의한 크랙이 발생하는 문제를 해소하여 소자의 신뢰성을 향상시킬 수 있다. 또한, 초미세 패턴 피치를 더블링하는 기술을 적용하기 위한 카본 폴리머 증착 후 콘택 영역을 정의하기 위하여 콘택 어레이를 형성할 영역이 오픈된 감광막 패턴을 형성하도록 노광 및 현상하는 공정에서 서로 인접한 드레인 셀렉트 라인(DSL)들 사이에 형성된 실리콘 함유 감광막이 동시에 노광 및 현상됨으로써 멀티 레이어(Mult-Layer) 프로세스로 종래에 필요했던 복수의 식각 마스크층이 불필요하게 되어 공정의 간략화가 가능할 수 있다. 따라서, 제조 비용 및 공정 시간을 단축하여 생산성을 크게 향상킬 수 있다.
이하에서는 첨부한 도면을 참조하여 본 발명의 일실시예에 따른 플래시 메모리 소자의 제조 방법을 자세히 설명한다.
본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
도 1a를 참조하면, 도시하지는 않았지만, 반도체 기판(110) 상에 소자분리막, 소스 셀렉트 라인(SSL)들, 워드 라인(WL)들 및 드레인 셀렉트 라인(DSL)들을 포함하는 소정의 구조가 형성되며, 이러한 구조를 포함하는 반도체 기판(110)의 전체 구조 상부에 드레인 콘택을 형성하기 위한 층간 절연막(112), 제1 하드마스크막(114) 및 제2 하드마스크막(116)을 포함하는 하드마스크막, 제1 식각 마스크 패 턴(118)들을 순차적으로 형성한다. 구체적으로, 제2 하드마스크막(116)을 포함하는 반도체 기판(110)상에 제1 식각 마스크 패턴(118)을 형성하기 위한 식각 마스크막 및 제1 감광막(미도시)을 순차적으로 형성한다. 이어서, 제1 감광막을 패터닝하여 제1 식각 마스크 패턴(118)을 형성하기 위한 식각 마스크막 상에 제1 감광막 패턴(미도시)들을 형성한다. 이러한 제1 감광막 패턴들을 이용한 식각으로 제1 식각 마스크 패턴(118)을 형성하기 위한 식각 마스크막의 식각 공정을 실시하여 제1 식각 마스크 패턴(118)들을 형성한다. 아울러, 이러한 제1 식각 마스크 패턴(118)들의 피치(Pitch)는 최종 형성할 콘택 어레이 피치의 두 배가 된다. 한편, 제1 식각 마스크 패턴(118)들은 기판(110)상에 인접하여 형성된 드레인 셀렉트 라인(DSL)들을 교차하도록 형성된다.
특히, 제1 식각 마스크 패턴(118)들은 실리콘(Si)를 함유한 하부반사방지막(Bottom Antireflective Coating, BARC)을 사용한다. 일반적으로, 하부반사방지막 하부에는 하드마스크막이 형성되는데 이러한 하드마스크막은 복수층의 적층형 구조로 형성됨으로써 하부반사방지막과 더불어 증착 및 식각 공정 등을 포함하는 여러 번의 공정 단계를 거쳤었다. 하지만, 본 발명에서와 같이, 실리콘을 함유한 하부반사방지막을 제1 식각 마스크 패턴(118)을 형성하기 위한 식각 마스크막으로 사용함으로써 반사방지막의 기능을 포함하며 폴리실리콘막의 하드마스크 기능을 충족시킬 수 있어 공정 시간 및 비용을 단축시킬 수 있다. 또한, 실리콘 함유 하부반사방지막을 사용함에 따라 종래에 폴리실리콘막을 하드마스크로 사용할 때 발생했었던 비정질 카본의 하부막 응력에 의한 크랙(Crack) 문제가 발생하지 않아 신뢰 성 측면에서 효율적이다.
이어서, 제1 식각 마스크 패턴(118)을 형성하기 위한 식각 마스크막은 본 발명에서와 같이 실리콘 함유 하부반사방지막으로 이루어진 하나의 단일층으로 형성할 수 있고, 복수층으로 형성할 수도 있다. 이때, 실리콘 함유 하부반사방지막 상에 추가적으로 형성되는 복수층들은 실리콘을 함유하지 않은 통상적인 하부반사방지막을 사용하여도 무방하다. 단, 본 발명에서와 같이 단일층의 제1 식각 마스크막으로 형성할 경우, 실리콘이 함유된 하부반사방지막을 사용하는 것이 바람직하다. 그리고, 층간절연막(112)은 HDP(High Density Plasma) 산화막, 하드마스크막은 비정질 카본의 제 1 하드마스크막(114) 및 실리콘산화질화막의 제 2 하드마스크막(116)의 적층형 구조로 형성할 수 있다.
도 1b를 참조하면, 제1 식각 마스크 패턴(118)들을 포함하는 반도체 기판(110)상에 제1 식각 마스크 패턴(118)들을 따라 보조막(120)을 콘포말(Conformal)하게 형성한다. 이때, 보조막(120)은 카본 폴리머(Carbon Polymer)막으로 형성되며, 카본 폴리머막의 측벽두께는 제1 식각 마스크 패턴(118)의 두께와 마찬가지로 최종 형성할 콘택 어레이의 폭과 동일하게 형성한다. 이러한 카본 폴리머막을 보조막으로 이용함으로써 패턴 피치(Pattern Pitch)를 더블링(Doubling) 즉, 미세하게 형성할 수 있어 32nm 이하의 플래시 메모리 소자의 고집적화에 따른 경향에 기여할 수 있다.
도 1c를 참조하면, 제1 식각 마스크 패턴(118)들 사이가 채워지도록 보조막(120) 상에 식각 마스크막(122)을 형성한다. 이때, 식각 마스크막(122)은 실리 콘(Si)이 함유된 감광막으로 형성한다. 일반적으로, 카본 폴리머막을 증착한 후, 카본막 사이의 공간을 매립하기 위하여 실리콘 함유 하부반사방지막을 형성하고 이후, 콘택을 형성하고자 하는 영역을 오픈시켜 후속의 식각 공정을 통해 카본 폴리머를 제거하기 위하여 감광막을 형성하여 패터닝하는 공정 단계를 거친다. 하지만, 본 발명에 따라 다음의 도 1d에서와 같이, 콘택 영역을 정의하기 위하여 콘택 어레이를 형성할 영역이 오픈된 감광막 패턴을 형성하도록 노광 및 현상하는 공정에서 서로 인접한 드레인 셀렉트 라인들 사이에 형성된 실리콘 함유 감광막이 동시에 노광 및 현상됨으로써 전술한 바와 같은 두 가지 목적을 동시에 달성할 수 있다.
도 1d를 참조하면, 드레인 셀렉트 라인(DSL)들 사이 영역의 식각 마스크막(122)을 식각하여 보조막(120)의 상부 높이보다 낮은 높이로 제1 식각 마스크 패턴(118)들 사이의 보조막(120) 상에 잔류하는 제2 식각 마스크 패턴(122a)들을 형성한다. 구체적으로, 콘택 홀이 형성될 영역(즉, 드레인 셀레트 라인(DSL)들 사이의 영역)이 오픈된 감광막 패턴(100)을 형성하기 위하여 식각마스크막(122) 상에 감광막을 도포한 후 노광 및 현상 공정을 실시한다. 이때, 노광 및 현상 공정을 실시하는 과정에서 드레인 셀레트 라인(DSL)들 사이의 영역에 형성된 식각 마스크막(122)도 동시에 식각되어 제1 식각 마스크 패턴(118) 사이의 보조막(120) 상에만 소정의 두께로 잔류되고 이에 따라 보조막(120)의 일부가 노출된다. 그리하여, 드레인 셀렉트 라인(DSL)들 사이 영역에서는 제2 식각 마스크 패턴(122a)들이 제1 식각 마스크 패턴(118)들 사이에 콘택 어레이 피치의 두 배 간격으로 각각 잔류된다. 또한, 도 1d에서 보듯이, 제2 식각 마스크 패턴(122a)들은 제1 식각 마스크 패턴(118)들의 높이와 동일하게 형성될 수 있다.
즉, 초미세 패턴 피치를 더블링하는 기술을 적용하기 위한 카본 폴리머 증착 후 콘택 영역을 정의하기 위하여 콘택 어레이를 형성할 영역이 오픈된 감광막 패턴(100)을 형성하도록 노광 및 현상하는 공정에서 서로 인접한 드레인 셀렉트 라인들 사이에 형성된 실리콘 함유 감광막 즉, 식각 마스크막(122)이 동시에 노광 및 현상됨으로써 멀티 레이어(Mult-Layer) 프로세스로 종래에 필요했던 복수의 식각 마스크층이 불필요하게 되어 공정의 간략화가 가능할 수 있다. 따라서, 제조 비용 및 공정 시간을 단축하여 생산성을 크게 향상킬 수 있다.
도 1e를 참조하면, 보조막(120)에 대해 이방성 식각 공정을 실시한다. 이때, 실리콘 함유 하부반사방지막으로 이루어진 제1 식각 마스크 패턴(118)들과 실리콘 함유 감광막으로 이루어진 제2 식각 마스크 패턴(122a)들에 대해서 선택비를 갖는 O2를 포함하는 가스를 선택하여 식각 공정을 실시할 수 있다. 그리하여, 이방성 식각 공정에 의해 제2 식각 마스크 패턴(122a)들과 제1 식각 마스크 패턴(118)들 사이의 카본 폴리머의 보조막(120)이 제거되면, 콘택 홀이 형성될 영역의 제2 하드마스크 패턴(116a)들이 노출된다. 한편, 이방성 식각 후 식각에 영향 받지 않은 보조막의 일부가 제2 식각 마스크 패턴(122a)들의 하부에 잔류하여 보조막 패턴(120a)들을 형성한다.
도 1f를 참조하면, 보조막 패턴(120a) 및 제2 식각 마스크 패턴(122a)이 적 층된 구조의 패턴들과 제1 식각 마스크 패턴(118)들을 사용하여 제2 하드마스크막(116)의 노출된 부분을 식각한다.
도 1g를 참조하면, 보조막 패턴(120a) 및 제2 식각 마스크 패턴(122a)이 적층된 구조의 패턴들과 제1 식각 마스크 패턴(118)들을 제거한다. 이렇게하여, 제1 하드마스크막(114) 상에는 콘택 홀이 형성될 영역이 정의된 제2 하드마스크막 패턴(116a)들이 형성된다.
도 1h를 참조하면, 제2 하드마스크막 패턴(116a)들을 이용하여 반도체 기판(110) 상의 층간 절연막(112)이 노출되도록 제 1 하드마스크막(114)의 식각 공정을 실시한다. 이렇게하여, 제1 하드마스크막 패턴(114a)들 및 제2 하드마스크막 패턴(116b)들로 이루어진 적층형 콘택 어레이 패턴들을 형성할 수 있다. 이러한 적층형 콘택 어레이 패턴들을 이용하여 반도체 기판(110) 상의 층간 절연막(112)의 식각 공정을 실시하여 최종적으로 드레인 콘택을 형성하기 위한 드레인 콘택홀을 형성할 수 있다.
지금까지 본 발명의 구체적인 구현예를 도면을 참조로 설명하였지만 이것은 본 발명이 속하는 기술분야에서 평균적 지식을 가진 자가 쉽게 이해할 수 있도록 하기 위한 것이고 발명의 기술적 범위를 제한하기 위한 것이 아니다. 따라서 본 발명의 기술적 범위는 특허청구범위에 기재된 사항에 의하여 정하여지며, 도면을 참조로 설명한 구현예는 본 발명의 기술적 사상과 범위 내에서 얼마든지 변형하거나 수정할 수 있다.
도 1a 내지 도 1h는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 순차적인 공정 단면도들이다.
110 : 반도체 기판 112 : 층간절연막
114 : 제1 하드마스크막 114a : 제1 하드마스크막 패턴
116 : 제2 하드마스크막 116a : 제2 하드마스크막 패턴
118 : 제1 식각 마스크 패턴 120 : 보조막
120a : 보조막 패턴 122 : 식각 마스크막
122a : 제2 식각 마스크 패턴 100 : 콘택 홀이 형성될 영역이 오픈된 감광막 패턴

Claims (11)

  1. 반도체 기판상에 층간 절연막, 하드마스크막 및 제1 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 식각 마스크 패턴들 및 상기 하드마스크막의 표면을 따라 보조막을 형성하는 단계;
    상기 제1 식각 마스크 패턴들 사이가 채워지도록 상기 보조막 상에 식각 마스크막을 형성하는 단계;
    상기 식각 마스크막을 식각하여 상기 보조막의 상부보다 낮은 높이로 상기 제1 식각 마스크 패턴들 사이의 상기 보조막 상에 잔류하는 제2 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계;
    상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 하드마스크막을 제거하여 하드마스크 패턴들을 형성하는 단계; 및
    상기 하드마스크 패턴들을 이용한 식각공정으로 상기 층간 절연막에 콘택 홀들을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 식각 마스크 패턴들이 서로 인접한 드레인 셀렉트 라인(DSL)들을 교차하도록 형성되는 플래시 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 식각 마스크 패턴들이 상기 콘택 홀들 사이의 영역에 상기 콘택 홀들 간격의 두 배 간격으로 형성되는 플래시 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제2 식각 마스크 패턴들을 형성하는 단계는,
    상기 식각 마스크 상에 감광막을 도포하는 단계;
    상기 감광막에 대해 노광 및 현상 공정을 실시하여 콘택 홀이 형성될 영역이 오픈된 감광막 패턴을 형성하면서 상기 식각 마스크막이 동시에 식각되는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 제2 식각 마스크 패턴들은 서로 인접한 드레인 셀렉트 라인(DSL)들 사이에 형성된 상기 식각 마스크막이 식각되어 형성되는 플래시 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 제1 식각 마스크 패턴들의 측벽에 형성된 상기 보조막의 두께가 상기 콘택 홀의 폭에 비례하는 플래시 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 제1 식각 마스크 패턴들은 실리콘을 함유한 하부 반사 방지막 패턴들로 형성되는 플래시 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 하드마스크막은 비정질 카본막 및 실리콘산화질화막의 적층구조로 형성되는 플래시 메모리 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제2 식각 마스크 패턴들은 실리콘을 함유한 감광막 패턴들로 형성되는 플래시 메모리 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 보조막은 카본폴리머막으로 형성되는 플래시 메모리 소자의 제조 방법.
  11. 제 1 항 또는 제 10 항에 있어서,
    상기 보조막을 제거하는 공정 시 O2를 포함하는 가스를 사용하여 실시하는 플래시 메모리 소자의 제조 방법.
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