JP2011258822A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ホールパターンの寸法のばらつきを抑え、ホールパターンの未開口の発生を抑制する半導体装置の製造方法を提供する。
【解決手段】一つの実施形態によれば、半導体装置の製造方法は、第１と第２のレジストパターン形成工程を含む。第１のレジストパターン形成工程では、コンタクトホール形成領域に、開口パターン１１１を有する第１のレジストパターン１１を形成する。第２のレジストパターン形成工程では、コンタクトホール形成領域の第１の領域Ｒ１に開口パターン１１２を有し、第２の領域Ｒ２に第３の開口パターン１１２を有する第２のレジストパターン１２を形成する。第２と第３の開口パターン１１２は、１本おきの活性領域３上に配列した形状を有するが、互いに異なる活性領域３上に形成される。そして、先に行う第１または第２のレジストパターン形成工程では、後のリソグラフィ処理で耐性を有するレジストの不溶化処理が行われる。
【選択図】図４−２

Description

本発明の実施形態は、半導体装置の製造方法に関する。

従来、ＮＡＮＤ型フラッシュメモリでは、２つの選択ゲートトランジスタ間に複数のメモリセルトランジスタが直列に接続されたＮＡＮＤセルユニット上に、層間絶縁膜を介してビット線が形成される。また、ＮＡＮＤセルユニットは、所定の間隔をおいて、並行して配置されており、各ＮＡＮＤセルユニットの選択ゲートトランジスタの拡散層と各ビット線とが、ビット線コンタクトによって接続される構造を有する。

ビット線コンタクトは、通常、リソグラフィ技術によってホール形成位置上に塗布されたレジストにホールパターンを形成し、これをマスクにして層間絶縁膜をエッチングしてコンタクトホールを形成し、このコンタクトホールに導電性材料を埋め込むことで形成される。半導体装置の微細化に伴って、隣接するＮＡＮＤセルユニット間のピッチが微細化してきており、上記のような方法でのビット線コンタクトの形成が困難になってきている。そのため、従来では、隣接するビット線間で千鳥配置となるようにコンタクトホールを形成する方法が提案されている（たとえば、特許文献１参照）。

特開平７−２０２１４３号公報

しかしながら、微細化に伴って、解像限界以下の活性領域のパターン上に、精度よくホールパターンを形成するのが困難になりつつある。また、ホールパターンが微小化すると、ホールパターンの寸法のばらつきが発生し、ホールパターンの未開口が発生する虞が大きくなる。そのため、微細化した半導体装置でも、ホールパターンの寸法のばらつきを抑え、ホールパターンの未開口の発生を抑制する半導体装置の製造方法が求められていた。

本発明の一つの実施形態は、ホールパターンの寸法のばらつきを抑え、ホールパターンの未開口の発生を抑制する半導体装置の製造方法を提供することを目的とする。

本発明の一つの実施形態によれば、半導体装置の製造方法は、層間絶縁膜形成工程と、第１のレジストパターン形成工程と、第２のレジストパターン形成工程と、エッチング工程と、を含む。ここで、層間絶縁膜形成工程では、第１の方向に延在する導電層が第２の方向に第１のピッチでラインアンドスペース状にパターニングされた基板上に層間絶縁膜が形成される。第１のレジストパターン形成工程では、前記層間絶縁膜上にレジストが塗布された後、コンタクトホール形成領域にリソグラフィ技術によって、前記第２の方向に延在し、前記ラインアンドスペース状の前記導電層の形成位置を横切る第１の開口パターンを有する第１のレジストパターンが形成される。また、第２のレジストパターン形成工程では、前記層間絶縁膜上にレジストが塗布された後、前記コンタクトホール形成領域にリソグラフィ技術によって、前記コンタクトホール形成領域を前記第１の方向の中心部で二分した時の一方の第１の領域には第２の開口パターンを有し、二分した前記コンタクトホール形成領域の他方の第２の領域には、第３の開口パターンを有する第２のレジストパターンが形成される。前記第２および第３の開口パターンは、１本おきの前記導電層の形成位置上に配列した前記第１の方向に延在する形状を有するが、第３の開口パターンは、前記第１の領域で前記第２の開口パターンが形成された前記導電層とは異なる前記導電層の形成位置上に形成される。エッチング工程では、前記第１のレジストパターンの前記第１の開口パターンと前記第２のレジストパターンの前記第２および第３の開口パターンとを重ね合わせたホール形成用マスクを用いて、前記層間絶縁膜がエッチングされる。そして、前記第１のレジストパターン形成工程または前記第２のレジストパターン形成工程のうち、先に行う工程では、前記レジストとして露光現像後に後の工程でのリソグラフィ処理で耐性を有するレジストを用い、前記レジストパターン形成後に前記レジストの不溶化処理が行われる。

図１は、ＮＡＮＤ型のフラッシュメモリのメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。 図２は、メモリセル領域の一部のレイアウトパターンを示す平面図である。 図３は、図２のＡ−Ａ断面図である。 図４−１は、第１の実施形態による半導体装置の製造方法の手順の一例を模式的に示す平面図である（その１）。 図４−２は、第１の実施形態による半導体装置の製造方法の手順の一例を模式的に示す平面図である（その２）。 図５は、露光処理に用いられるフォトマスクの一例を示す平面図である。 図６は、４Ｘｎｍ世代のＮＡＮＤ型フラッシュメモリにおける選択ゲート線周辺のパターンを示す平面図である。 図７は、ビット線コンタクトのホールパターン形成用の一般的なフォトマスクの一例を示す平面図である。 図８−１は、第２の実施形態による半導体装置の製造方法の一例を模式的に示す平面図である（その１）。 図８−２は、第２の実施形態による半導体装置の製造方法の一例を模式的に示す平面図である（その２）。 図９は、第２の実施形態による半導体装置の製造で使用されるフォトマスクの一例を模式的に示す平面図である。 図１０は、ビット線コンタクトを形成するホールパターンの径と未開孔の発生率との間の関係を示す図である。 図１１−１は、第３の実施形態による半導体装置の製造方法の手順の一例を模式的に示す平面図である（その１）。 図１１−２は、第３の実施形態による半導体装置の製造方法の手順の一例を模式的に示す平面図である（その２）。 図１２−１は、図１１−１のＡ−Ａ断面図である。 図１２−２は、図１１−２のＡ−Ａ断面図である。 図１３−１は、第４の実施形態による半導体装置の製造方法の手順の一例を模式的に示す平面図である（その１）。 図１３−２は、第４の実施形態による半導体装置の製造方法の手順の一例を模式的に示す平面図である（その２）。 図１４−１は、図１３−１のＢ−Ｂ断面図である。 図１４−２は、図１３−２のＢ−Ｂ断面図である。

以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。さらに、以下で示す膜厚は一例であり、これに限定されるものではない。

（第１の実施形態）
以下では、本実施形態をＮＡＮＤ型フラッシュメモリに適用した場合について説明する。図１は、ＮＡＮＤ型フラッシュメモリのメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。この図において、紙面内の左右方向をＸ方向とし、Ｘ方向に垂直な紙面内の方向をＹ方向としている。

ＮＡＮＤ型フラッシュメモリのメモリセルアレイは、２個の選択ゲートトランジスタＳＧＴ１，ＳＧＴ２と、これらの選択ゲートトランジスタＳＧＴ１，ＳＧＴ２間に直列接続された複数個（たとえば、２ⁿ乗個（ｎは正の整数））のメモリセルトランジスタＭＣとからなるＮＡＮＤセルユニット（メモリユニット）Ｓｕが、基板上に行列状に配置されることによって構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＭＣは隣接するもの同士でソース／ドレイン領域を共用して形成されている。また、Ｘ方向に配列される複数のＮＡＮＤセルユニットＳｕによって、１つのブロックＢＬＫが形成される。

１つのブロックＢＬＫ中のＸ方向に配列されたメモリセルトランジスタＭＣは、ワード線（制御ゲート線）ＷＬによって共通接続されている。また、１つのブロックＢＬＫ中のＸ方向に配列された選択ゲートトランジスタＳＧＴ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＳＧＴ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＳＧＴ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢの他方の端は、図１中のＹ方向に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＳＧＴ２は、ソース領域を介して図１中のＸ方向に延びるソース線ＳＬに接続されている。

なお、ここでは、Ｙ方向に隣接する２つのブロックＢＬＫがビット線コンタクトＣＢを共有する構造としている。そのため、各ブロックＢＬＫ内の構造は、ビット線コンタクトＣＢの形成位置を中心に鏡面対象となっている。

図２は、メモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板１としてのシリコン基板に、素子分離領域としてのＳＴＩ（Shallow Trench Isolation）２が図２中のＹ方向に延在して、Ｘ方向に所定の間隔で複数本形成され、これによって隣接する活性領域３が図２中のＸ方向に分離されている。活性領域３と直交する図２中のＸ方向に延在して、Ｙ方向に所定間隔でメモリセルトランジスタＭＣのワード線ＷＬが形成されている。

また、Ｙ方向に隣接する２つのブロックＢＬＫで、ビット線コンタクトＣＢが共有される構造となっているので、隣接する２つのブロックＢＬＫの２本の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。このビット線コンタクトＣＢは、隣接する活性領域３にＹ方向の位置を交互に変えて配置されている。すなわち、２本の選択ゲート線ＳＧＬ１の間の領域で、一方の選択ゲート線ＳＧＬ１側に寄せて配置されるビット線コンタクトＣＢと、他方の選択ゲート線ＳＧＬ１側に寄せて配置されたビット線コンタクトＣＢとが、交互に配置された、いわゆる千鳥状に配置された状態である。

１つのブロックＢＬＫ内の選択ゲート線ＳＧＬ１の配置位置に対向する側には選択ゲート線ＳＧＬ２が形成されている。そして、このブロックＢＬＫに隣接する他のブロックＢＬＫの対向する選択ゲート線ＳＧＬ２との間には、他のブロックＢＬＫとの間で共有されるソース線ＳＬがＸ方向に延在して形成され、このソース線ＳＬと選択ゲートトランジスタＳＧＴ２のソース領域とがソース線コンタクトＣＳによって接続される。

ワード線ＷＬと交差する活性領域３上にはメモリセルトランジスタＭＣの積層ゲート構造ＭＧが形成され、選択ゲート線ＳＧＬ１，ＳＧＬ２と交差する活性領域３上には選択ゲートトランジスタＳＧＴ１，ＳＧＴ２のゲート構造ＳＧ１，ＳＧ２が形成されている。

図３は、図２のＡ−Ａ断面図である。図３に示されるように、半導体基板１の素子形成領域上に、電流経路が隣接するもので直列接続された複数のメモリセルトランジスタＭＣ、およびこれらを選択する選択ゲートトランジスタＳＧＴ１，ＳＧＴ２を有するＮＡＮＤセルユニットＳｕが配置されている。

複数のメモリセルトランジスタＭＣのそれぞれは、半導体基板１上に、トンネル絶縁膜ＴＩ、浮遊ゲート電極ＦＧ、ゲート間絶縁膜ＩＰＤおよび制御ゲート電極ＣＧ（ＷＬ）が順に積層された積層ゲート構造ＭＧと、積層ゲート構造ＭＧの線幅方向両側の半導体基板表面付近に設けられるソース／ドレイン領域Ｓ／Ｄと、を備える。ソース／ドレイン領域Ｓ／Ｄは、隣接するメモリセルトランジスタＭＣまたは選択ゲートトランジスタＳＧＴ１，ＳＧＴ２と共有される。

選択ゲートトランジスタＳＧＴ１は、上記メモリセルトランジスタＭＣの電流経路が直列に接続されて構成されるＮＡＮＤストリングのドレイン側に配置される。選択ゲートトランジスタＳＧＴ１は、半導体基板１上に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥが順に積層されたゲート構造ＳＧ１と、ゲート構造ＳＧ１の線幅方向両側の半導体基板表面付近に設けられるソース／ドレイン領域Ｓ／Ｄと、を備える。一方のソース／ドレイン領域Ｓ／Ｄは、隣接するメモリセルトランジスタＭＣと共有される。また、ゲート電極ＧＥの高さ方向中央部付近にはゲート間絶縁膜ＩＰＤが存在するが、この基板面に平行な方向の中心付近には貫通孔が設けられており、ゲート間絶縁膜ＩＰＤの上下の層が電気的に接続される。

選択ゲートトランジスタＳＧＴ２は、上記ＮＡＮＤストリングのソース側に配置される。選択ゲートトランジスタＳＧＴ２は、半導体基板１上に、ゲート絶縁膜ＧＩおよびゲート電極ＧＥが順に積層されたゲート構造ＳＧ２と、ゲート構造ＳＧ２の線幅方向両側の半導体基板表面付近に設けられるソース／ドレイン領域Ｓ／Ｄと、を備える。一方のソース／ドレイン領域Ｓ／Ｄは、隣接するメモリセルトランジスタＭＣと共有される。また、ゲート電極ＧＥの高さ方向中央部付近にはゲート間絶縁膜ＩＰＤが存在するが、この基板面に平行な方向の中心付近には貫通孔が設けられており、ゲート間絶縁膜ＩＰＤの上下の層が電気的に接続される。

このようなＮＡＮＤセルユニットＳｕが形成された半導体基板１上には、層間絶縁膜ＩＤ１が形成される。層間絶縁膜ＩＤ１には、ソース線コンタクトＣＳが設けられる。ソース線コンタクトＣＳは、選択ゲートトランジスタＳＧＴ２のソース／ドレイン領域Ｓ／Ｄ上に設けられ、その上部は、層間絶縁膜ＩＤ１上に形成されたソース線ＳＬと接続される。ソース線ＳＬが形成された層間絶縁膜ＩＤ１上にはさらに層間絶縁膜ＩＤ２が形成される。層間絶縁膜ＩＤ１，ＩＤ２には、選択ゲートトランジスタＳＧＴ１のソース／ドレイン領域Ｓ／Ｄ上に設けられるようにビット線コンタクトＣＢが形成される。ビット線コンタクトＣＢの上部は、層間絶縁膜ＩＤ２上に形成されたビット線ＢＬと接続される。

以下に、このような構造のビット線コンタクトの製造方法について説明する。図４−１〜図４−２は、第１の実施形態による半導体装置の製造方法の手順の一例を模式的に示す平面図である。ここでは、ビット線コンタクトＣＢの形成領域付近を切り出した平面図を示している。また、図５は、露光処理に用いられるフォトマスクの一例を示す平面図である。

まず、図３に示されるように、公知の方法で、メモリセルトランジスタＭＣと選択ゲートトランジスタＳＧＴ１，ＳＧＴ２を形成した半導体基板１上に、第１と第２の層間絶縁膜ＩＤ１，ＩＤ２を形成する。つまり、半導体基板１上にＹ方向に延在する素子分離絶縁膜をＸ方向に所定の間隔で形成し、素子分離絶縁膜で囲まれた領域に所定の導電型の不純物を拡散させた活性領域を形成する。導電層としてＹ方向に延在する活性領域は、所定のピッチのラインアンドスペースパターンを有する。その後、活性領域上にメモリセルトランジスタＭＣと選択ゲートトランジスタＳＧＴ１，ＳＧＴ２とを形成した後、その上に第１の層間絶縁膜ＩＤ１を形成する。ついで、選択ゲートトランジスタＳＧＴ２のソース領域に対応する第１の層間絶縁膜ＩＤ１上の位置に、半導体基板１に連通するコンタクトホールを形成し、このコンタクトホール内に導電性材料を埋め込み、ソース線コンタクトＣＳを形成する。そして、第１の層間絶縁膜ＩＤ１上にソース線ＳＬを形成した後、第２の層間絶縁膜ＩＤ２を形成する。

ついで、第２の層間絶縁膜ＩＤ２に第１のレジスト１１Ａを塗布する（図４−１（ａ））。この第１のレジスト１１Ａは、リソグラフィ処理によってパターニングを行って第１のレジストパターンを形成した後、第１のレジストパターン上に塗布される第２のレジストの溶剤やその現像液に対して、第１のレジストパターンを不溶化させることができる材料によって構成される。なお、図４−１〜図４−２では、下層に存在する活性領域３と選択ゲート線ＳＧＬ１を便宜上点線で図示している。

ついで、図５（ａ）に示されるフォトマスク５０を用いて、第１のレジスト１１ＡをたとえばＡｒＦエキシマレーザを光源とする露光装置で露光する。フォトマスク５０は、たとえば隣接する２本の選択ゲート線ＳＧＬ１間の領域（以下、ビット線コンタクト形成領域という）が開口され、他の領域がマスクされるように、遮光部５１が形成された構造を有する。ここでは、図５（ａ）に示されるフォトマスク５０を、半導体基板のビット線コンタクト形成領域と重なるように位置合わせを行った後に、露光を行う。

その後、露光された第１のレジスト１１Ａを現像して、第１のレジストパターン１１Ｂを形成する（図４−１（ｂ））。この第１のレジストパターン１１Ｂによって、ビット線コンタクト形成領域には開口パターン１１１が形成される。ここで、フォトマスク５０のＹ方向の開口幅ｄｍは、隣接する２本の選択ゲート線ＳＧＬ１−ＳＧＬ１間のＹ方向の距離ｄｗよりも小さくなるように設計されている。つまり、メモリセル領域におけるブロックを被覆する第１のレジストパターン１１Ｂの端部が選択ゲート線ＳＧＬ１上にかからないように、フォトマスク５０が設計されている。

なお、図示されていないが、たとえばＮＡＮＤ型フラッシュメモリの場合には、ＮＡＮＤセルユニットが行列状に配置されるメモリセル部の周辺には、周辺回路部が形成されており、この周辺回路部にはメモリセル部に比してデザインルールの緩いコンタクトが配置される。そのため、周辺回路部のコンタクトを形成するためのホールパターンを、第１のレジストパターン１１Ｂの形成と同時に形成することができる。

その後、たとえば加熱処理することによって、第１のレジストパターン１１Ｂを硬化する（図４−１（ｃ））。この硬化処理は、上記したように後に塗布される第２のレジストの溶剤やその現像液に対して不溶化させるための処理である。これによって、後の２回目のリソグラフィ処理に対して耐性を有する第１のレジストパターン１１となる。レジスト不溶化処理として、加熱処理のほかに、ＵＶ（UltraViolet）光照射処理、ＤＵＶ（Deep UV）光照射処理、電子ビーム照射によるキュア処理、イオン注入（イオンビーム照射）処理などを適用することができる。

ついで、第１のレジストパターン１１が形成された層間絶縁膜上の全面に、第２のレジスト１２Ａを塗布する（図４−２（ａ））。この第２のレジスト１２Ａとして、たとえばメモリセル部のラインアンドスペースパターンを形成する際に使用される高解像用レジストを用いることができる。

その後、図５（ｂ）に示されるフォトマスク５２を用いて、第２のレジスト１２Ａを露光する。図５（ｂ）に示されるフォトマスク５２は、Ｙ方向に延在する開口パターン５３がＸ方向に所定の間隔で配置された第１と第２のパターン５４Ａ、５４ＢとがＸ方向に１／２ピッチずらして配置されるとともに、Ｙ方向に隣接する開口パターン５３の端部が接触するように配置される構造を有している。開口パターン５３は、活性領域３のパターンの２倍のピッチでＸ方向に形成されている。露光処理は、フォトマスク５２の第１のパターン５４Ａが、ビット線コンタクト形成領域の中心部から一方の選択ゲート線ＳＧＬ１側の第１の領域Ｒ１に解像されるように、第２のパターン５４Ｂが、ビット線コンタクト形成領域の中心部から他方の選択ゲート線ＳＧＬ１側の第２の領域Ｒ２に解像されるように、位置合わせされて行われる。ただし、露光時には、フォトマスク５２に示される形で第２のレジスト１２Ａに解像するのではなく、フォトマスク５２上でＹ方向に接触している第１のパターン５４Ａの開口パターン５３と第２のパターン５４Ｂの開口パターン５３とが、第２のレジスト１２Ａ上で分離して解像する露光光学条件で露光を行う。

この２重露光目はラインアンドスペースパターンに適した露光光学条件を設定できるため、ビット線コンタクトのホールパターンの密方向（Ｘ方向）ピッチの像質を大きく改善することができる。また、図示しないが、１重露光目で形成した周辺回路部分のホールパターン（デザインルールの緩いホールパターン）に第２のレジストが覆われないようにパターン設計がなされる。

その後、露光された第２のレジスト１２Ａを現像して、第１の領域Ｒ１では、１本おきの活性領域３上にライン状の開口パターン１１２を有し、第２の領域Ｒ２では、第１の領域Ｒ１で開口パターン１１２が形成された活性領域３とは異なる１本おきの活性領域３上にライン状の開口パターン１１２を有する第２のレジストパターン１２を形成する（図４−２（ｂ））。また、Ｙ方向に隣接する第１の領域Ｒ１の開口パターン１１２の端部と第２の領域Ｒ２内の開口パターン１１２の端部とは、分離しており、その形状は半楕円形状を有している。

この現像処理では、第１のレジストパターン１１は不溶化処理が施されているので、現像されることがなく、第２のレジスト１２Ａの露光された位置のみ現像される。その結果、１重露光目で開口された開口パターン１１１と、２重露光目で開口された開口パターン１１２との重なり領域によって、ビット線コンタクトを形成するためのホールパターン１３が形成される。この図４−２（ｂ）では、第１と第２のレジストパターン１１，１２によって、半楕円形状のホールパターン（開口部）１３が千鳥状に配置されたホール形成用マスクが形成される。

なお、このように形成されたホール形成用マスクのホールパターン１３の選択ゲート線ＳＧＬ１側は、１重露光目の良質な像パターンで形成された第１のレジストパターン１１のレジストエッジで構成され、ホールパターン１３のＸ方向の側は、２重露光目でラインアンドスペースパターンに適した露光光学条件で露光して良質な像パターンで形成された第２のレジストパターン１２のレジストエッジで構成されるので、ホールパターン１３が未開孔になる虞を低減することができる。

その後、ホール形成用マスク（第１と第２のレジストパターン１１，１２）をマスクとして、層間絶縁膜をＲＩＥ（Reactive Ion Etching）法などの異方性エッチングによってエッチングし、コンタクトホール１４を形成する（図４−２（ｃ））。このとき、図示しないが周辺回路部のコンタクトホールも同時に形成される。その後は、ホール形成用マスクを除去した後、公知の方法で、コンタクトホール１４内に導電性材料を埋め込み、ビット線コンタクトを形成した後、層間絶縁膜上にビット線を形成する。

つぎに、比較例として一般的な方法によるビット線コンタクトのホールパターンの形成方法の一例について説明する。近年のデバイスパターンサイズの微細化によって、リソグラフィ工程で基板上に形成されるパターンの線幅を均一に精度良く制御することが必要となっている。特に、近年のメモリリソグラフィ、たとえばＮＡＮＤ型フラッシュメモリにおけるセルパターンサイズにおいては、露光装置の解像限界に近い光学条件で密ピッチのラインアンドスペースパターンが形成されている。

図６は、４Ｘｎｍ世代のＮＡＮＤ型フラッシュメモリにおける選択ゲート線周辺のパターンを示す平面図である。この図では、ビット線コンタクト形成領域付近での活性領域（ＡＡ）３、ワード線ＷＬおよび選択ゲート線ＳＧＬ１のパターンを示している。これらは、チップサイズの縮小を推し進めるために、露光装置の限界まで、具体的にリソグラフィでよく知られたＫ１ファクタとしては、０．２６〜０．３の極限に近い状態まで、微細化が進められている。

上記したように、ＮＡＮＤ型フラッシュメモリにおいては、隣接する２本の選択ゲート線ＳＧＬ１間の活性領域３上にビット線コンタクトＣＢが形成される。チップサイズの縮小を実現させるためには、２本の選択ゲート線ＳＧＬ１−ＳＧＬ１間の距離をできるだけ小さくすることが求められる。しかし、ホールパターンのリソグラフィ特性は、ラインアンドスペースパターンのリソグラフィ特性に比べて、微細化が難しく活性領域３のパターンと同じピッチのパターンを形成することが困難になってきている。そのため、図２に示したように、ビット線コンタクトＣＢのホールパターンＨＣＢのＸ方向ピッチＰ_CBを活性領域３のパターンのピッチＰ_AAの２倍にし、隣接するホールパターンＨＣＢ間でＹ方向の位置を異ならせる千鳥配置などの工夫がなされている。

図７は、ビット線コンタクトのホールパターン形成用の一般的なフォトマスクの一例を示す平面図である。この図に示されるように、ホールパターンＨＣＢを形成する場合には、Ｙ方向が長軸方向となる楕円形状の開口パターン７１が二連千鳥状に配置されたフォトマスク７０が用いられる。これは、楕円形状にしないと、露光時にレジスト上に解像しないからである。

ところで、ＮＡＮＤ型フラッシュメモリにおけるビット線コンタクトＣＢのホールパターンＨＣＢの形成においては、ホールパターンＨＣＢを２本の選択ゲート線ＳＧＬ１間の微小領域に、解像限界以下の活性領域３のパターン上に高精度で位置合わせを行って露光することが求められている。また、千鳥パターンの形成では、チップサイズに大きく影響があるビット線コンタクトＣＢが収まるＹ方向の範囲（以下、ビット線コンタクト形成領域幅という）Ｌを縮小することも求められている。

さらに、ホールパターンＨＣＢは小さくなりすぎると、未開孔パターンが発生する。そのため、ホールパターンＨＣＢの露光における像強度分布（像質：コントラスト、空中像強度対数勾配（ＮＩＬＳ）など）を良くして像質を向上させ、ホールパターンＨＣＢの寸法バラツキを抑えてホールパターンを形成することも求められている。しかし、活性領域３の配列方向（Ｘ方向）の微細化が進行するほど、ビット線コンタクトＣＢのホールパターンＨＣＢの像強度分布の像質を保ちつつ、図６のビット線コンタクト形成領域幅Ｌを最小化することが益々困難となっている。つまり、図７に示されるフォトマスク７０では、微細化に伴って上記の要件を満たすことができないという問題点があった。

一方、第１の実施形態では、ホール形成用マスクのホールパターン１３の長径方向の一方の側は、１重露光目で第１のレジスト１１Ａ内の潜像強度分布を急峻にして形成された第１のレジストパターン１１のエッジとすることで、ホールパターン１３の長径方向の寸法のばらつきを抑えるようにしている。また、ホールパターン１３の短径方向は、２重露光目でラインアンドスペースパターンに最適となる像質の優れた照明（たとえば、ダイポール照明）を適用することができるので、ホールパターン１３のローカルなばらつきを軽減することができる。その結果、楕円状の開口パターン７１を有するフォトマスク７０を用いてホールパターンを形成した場合に比して、ホールパターン１３のエッジが急峻となり、未開孔パターンの発生を抑えることができる。

また、ホールパターン１３のＹ方向の寸法を、露光条件によって図７のフォトマスク７０を用いた場合に比して小さくすることができるので、ビット線コンタクト形成領域幅Ｌを縮めることに繋がり、結果としてチップサイズを縮小化することができるという効果も有する。

なお、上述した説明では、Ｙ方向のホールパターン１３の位置を決める第１のレジストパターン１１を形成し、不溶化処理を行った後、Ｘ方向のホールパターン１３の位置を決める第２のレジストパターン１２を形成する場合を示したが、順番は逆でもよい。つまり、Ｘ方向のホールパターン１３の位置を決める第２のレジストパターン１２を先に形成し、不溶化処理を行った後、Ｙ方向のホールパターン１３の位置を決める第１のレジストパターン１１を形成してもよい。

（第２の実施形態）
図８−１〜図８−２は、第２の実施形態による半導体装置の製造方法の一例を模式的に示す平面図であり、図９は、第２の実施形態による半導体装置の製造で使用されるフォトマスクの一例を模式的に示す平面図である。ここでも第１の実施形態と同様に、ビット線コンタクトの形成領域付近を切り出した平面図を示している。なお、以下では、第１の実施形態と同じ部分については説明を省略する。

第１の実施形態と同様に、メモリセルトランジスタなどの素子を形成した層間絶縁膜上に第１のレジストを塗布した後、図９（ａ）に示されるフォトマスク５０Ａを用いて露光する。フォトマスク５０Ａは、ビット線コンタクト形成領域が開口され、他の領域がマスクされるように、遮光部５１が形成されるとともに、ビット線コンタクト形成領域のＹ方向の中央部付近にＸ方向に延在する遮光部５１Ａが設けられる。ここでは、図９（ａ）に示されるフォトマスク５０Ａを、半導体基板のビット線コンタクトの形成領域と重なるように位置合わせを行った後、露光を行う。

その後、露光された第１のレジストを現像して、第１のレジストパターン１１Ｂを形成する（図８−１（ａ））。この第１のレジストパターン１１Ｂによって、ビット線コンタクト形成領域には、Ｙ方向の中央付近で二分された開口パターン１１１Ａが形成される。

さらに、第１のレジストパターン１１Ｂに不溶化処理を施して第１のレジストパターン１１とした後（図８−１（ｂ））、ラインアンドスペースパターンを形成する際に使用される高解像用の第２のレジストを塗布する。

その後、図９（ｂ）に示されるフォトマスク５２Ａを用いて露光する。このフォトマスク５２Ａは、図５（ｂ）のフォトマスク５２と同様に、第１と第２のパターン５４Ａ，５４ＢとがＸ方向に１／２ピッチずらして配置されるとともに、互いの開口パターン５３の端部間が開口パターン５３Ａで接続される構造を有している。開口パターン５３は、活性領域３のパターンの２倍のピッチでＸ方向に配列されている。

露光処理は、フォトマスク５２Ａの第１のパターン５４Ａがコンタクト形成領域の第１の領域Ｒ１に解像され、第２のパターン５４Ｂがコンタクト形成領域の第２の領域Ｒ２に解像されるように、位置合わせされて行われる。ただし、このフォトマスク５２Ａを用いて露光する場合には、第１の実施形態のように、フォトマスク５２Ａの第１のパターン５４Ａの開口パターン５３の端部と第２のパターン５４Ｂの開口パターン５３の端部とが、分離して解像する露光光学条件で露光を行う必要はなく、フォトマスク５２Ａのパターンが第２のレジストにそのまま解像されるような条件で露光すればよい。

ついで、露光された第２のレジストを現像し、第１の領域Ｒ１では、１本おきの活性領域３上にライン状の開口パターン１１２Ａを有し、第２の領域Ｒ２では、第１の領域Ｒ１で開口パターン１１２Ａが形成された活性領域３とは異なる１本おきの活性領域３上にライン状の開口パターン１１２Ａを有する第２のレジストパターン１２が形成される（図８−１（ｃ））。

この現像処理では、第１のレジストパターン１１は不溶化処理が施されているので、現像されることがなく、第２のレジストの露光された位置のみ現像される。その結果、１重露光目で開口された開口パターン１１１Ａと、２重露光目で開口された開口パターン１１２Ａとの重なり領域によって、ビット線コンタクトを形成するためのホールパターン１３が形成される。つまり、図８−１（ｃ）に示されるように、第１と第２のレジストパターン１１，１２によって、矩形状のホールパターン１３が千鳥状に配置されたホール形成用マスクが形成される。なお、第２のレジストパターン１２では、第１の領域Ｒ１から第２の領域Ｒ２にかけて開口パターン１１２Ａが形成されているが、ビット線コンタクト形成領域のＹ方向中央部付近に、Ｘ方向に延在する帯状の第１のレジストパターン１１が存在するので、第１と第２の領域Ｒ１，Ｒ２でホールパターン１３が分離されることになる。

その後、ホール形成用マスクをマスクとして、層間絶縁膜をＲＩＥ法などの異方性エッチングによってエッチングし、コンタクトホール１４を形成する（図８−２）。そして、コンタクトホール１４内に導電性材料を埋め込むことによって、ビット線コンタクトが形成される。

図８−１（ｃ）に示されるように、第２の実施形態によるホールパターンの形成方法では、ホールパターン１３のＹ方向の寸法Ｌ₂は、第１のレジストパターン１１形成時におけるＹ方向のパターン間の間隔によって決定される。これに対して、図７に示されるフォトマスク７０を用いて形成されるホールパターンの場合には、レジスト上に解像させるためには、Ｙ方向に伸長した楕円状パターンとしなければならないので、図６のホールパターンＨＣＢのＹ方向の寸法Ｌ₁は、第２の実施形態の場合に比して長くなる。つまり、第２の実施形態の方法でホールパターン１３を形成することで、ビット線コンタクト形成領域幅（隣接する２本の選択ゲート線ＳＧＬ１間の距離）を従来に比して縮小することができる。

また、従来に比してＹ方向のホールパターン１３の寸法が縮小されているが、１重露光目のスリットパターンのエッジ部分を急峻とし、２重露光目のラインアンドスペースパターンの露光条件で像質を改善することができるので、これらのパターンによって構成されるホールパターン１３の未開孔の発生を抑えることができる。

図１０は、ビット線コンタクトを形成するホールパターンの径と未開孔の発生率との間の関係を示す図である。この図で、横軸はビット線コンタクトの長径（Ｙ方向）の寸法を示しており、縦軸はビット線コンタクトの未開孔の発生率を示している。この図に示されるように、図７のフォトマスク７０を用いてホールパターンを形成する場合には、Ｙ方向のホールパターンの寸法が小さくなるにしたがって、ホールパターンの未開孔の割合が急激に増大していく。しかし、第２の実施形態による方法では、Ｙ方向のホールパターン１３の寸法が小さくなっても、ホールパターン１３の未開孔の割合は、上記の理由によってほとんど増加しない。

第２の実施形態では、図８−１（ｃ）に示されるように、Ｙ方向に延在し、Ｘ方向に複数並行して配置される開口パターン１１２Ａが、第１と第２の領域Ｒ１，Ｒ２で略１／２ピッチずらして形成され、第１と第２の領域Ｒ１，Ｒ２の開口パターン１１２Ａの端部間が第２のレジストパターン１２上で分離していなくても、ビット線コンタクト形成領域のＹ方向の中心部にＸ方向に延在するパターンを有する第１のレジストパターン１１によって、開口パターン１１２Ａの第１と第２の領域Ｒ１，Ｒ２の境界部付近がマスクされるようにした。その結果、ホールパターン１３のＹ方向の寸法を縮小することができるという効果を、第１の実施形態の効果に加えて得ることができる。

なお、第２の実施形態でも、第１のレジストパターン１１と第２のレジストパターン１２の形成順序を入れ替えてもよい。ただし、この場合にも、先に形成する第２のレジストパターン１２を形成し、第１のレジストパターン１１を形成する前に第２のレジストパターン１２が不溶化される。

（第３の実施形態）
第１と第２の実施形態では、ビット線コンタクト間のピッチが露光装置の解像限界を超えない範囲に限られる場合について説明した。以下の第３と第４の実施形態では、側壁加工プロセスを用いてビット線コンタクトのホールパターンを形成する場合について説明する。

図１１−１〜図１１−２は、第３の実施形態による半導体装置の製造方法の手順の一例を模式的に示す平面図であり、図１２−１〜図１２−２は、図１１−１〜図１１−２のＡ−Ａ断面図である。まず、メモリセルトランジスタなどが形成された基板１上に被加工膜である層間絶縁膜ＩＤとマスク層１００とを順に形成する。層間絶縁膜ＩＤは、たとえば厚さ５０ｎｍのＳｉＮ膜で構成することができる。また、ここではマスク層１００として、層間絶縁膜ＩＤ上に第１のマスク膜１０１と第２のマスク膜１０２とを順に積層した構造のものを用いるものとする。第１のマスク膜１０１として、たとえば、膜厚が１００ｎｍのＣＶＤ（Chemical Vapor Deposition）カーボン膜などのカーボン膜を用いることができる。また、第２のマスク膜１０２として、たとえば膜厚が５０ｎｍのシリコン含有中間膜を用いることができる。シリコン含有中間膜として、ＳｉＯ₂膜、アモルファスシリコン膜、シリコン窒化膜などＣＶＤ法で形成されるものや、シラン化合物、シラザン化合物、シロキサン化合物など、より具体的にはＳＯＧ（Spin on Glass ）材料、ポリシラン化合物、ポリシラザン化合物、シリコン含有ネガレジストなどのシリコン含有塗布材料を塗布して形成されるものなどを用いることができる。さらに、マスク層１００上にレジストを塗布する。レジストとして、たとえば膜厚１００ｎｍの化学増幅型ＡｒＦレジストを用いることができる。

ついで、ＡｒＦ露光装置を用いて、レチクルを介してレジストを露光後、１３０℃に設定したホットプレート上でポストエクスポジャーベークおよび現像を行い、図示しない隣接する２本の選択ゲート線間の領域にレジストパターン１０３を形成する（図１１−１（ａ）、図１２−１（ａ））。ここでは、ビット線コンタクト形成領域のＹ方向の中央付近から一方の選択ゲート線側の第１の領域Ｒ１に、ラインとスペースの比率が略１：３となるラインアンドスペースパターンを形成する。一方、ビット線コンタクト形成領域のＹ方向の中央付近から他方の選択ゲート線側の第２の領域Ｒ２に、ラインとスペースの比率が略１：３となるラインアンドスペースパターンを、第１の領域Ｒ１のラインアンドスペースパターンに比して略１／４ピッチだけＸ方向にずらして形成する。また、これら第１、第２の領域Ｒ１，Ｒ２におけるラインアンドスペースパターンのラインは、いずれも基板１上に形成された活性領域パターンのピッチと略同じ幅を有している。なお、選択ゲート線からワード線側の領域は、レジストで被覆された状態となっている。

その後、レジストパターン１０３をマスクとして、ＲＩＥ法などの異方性エッチングを用いてまず第２のマスク膜１０２をエッチングし、さらに第２のマスク膜１０２をマスクとして第１のマスク膜１０１をエッチングして、レジストパターン１０３の形状を第１のマスク膜１０１に転写する（図１１−１（ｂ）、図１２−１（ｂ））。そして、第２のマスク膜１０２を除去することによって、第１のマスクパターン１０１Ｍが形成される。

ついで、第１のマスクパターン１０１Ｍが形成された層間絶縁膜ＩＤ上にスペーサ膜１０４をコンフォーマルに形成する（図１１−１（ｃ）、図１２−１（ｃ））。スペーサ膜１０４として、シリコン含有材料膜を用いることができる。シリコン含有材料膜として、ＳｉＯ₂膜、アモルファスシリコン膜、シリコン窒化膜などＣＶＤ法で形成されるものや、シラン化合物、シラザン化合物、シロキサン化合物など、より具体的にはＳＯＧ材料、ポリシラン化合物、ポリシラザン化合物、シリコン含有ネガレジストなどのシリコン含有塗布材料を塗布して形成されるものなどを用いることができる。なお、スペーサ膜１０４の材料として、層間絶縁膜ＩＤと第１のマスクパターン１０１Ｍ（第１のマスク膜１０１）との間でエッチング選択比がとれる材料を選択することが望ましい。ここでは、ＣＶＤ法を用いて室温で膜厚３０ｎｍのＳｉＯ₂膜を第１のマスクパターン１０１Ｍ上にコンフォーマルに成膜する。

その後、スペーサ膜１０４をＲＩＥ法などの異方性エッチングでエッチバックし、第１のマスクパターン１０１Ｍの上面と、第１のマスクパターン１０１Ｍ間の層間絶縁膜ＩＤを露出させる（図１１−１（ｄ）、図１２−１（ｄ））。ついで、第１のマスクパターン１０１Ｍに対して、酸素を含むプラズマを用いて選択的にエッチングを行い、第１のマスクパターン１０１Ｍを除去する（図１１−２（ａ）、図１２−２（ａ））。これによって、層間絶縁膜ＩＤ上にスペーサ膜１０４による第２のマスクパターン１０４Ｍが形成される。ここで、第２のマスクパターン１０４Ｍが第１のマスクパターン１０１Ｍの側壁に形成される際に、第１のマスクパターン１０１Ｍによって囲まれる１つの閉ループ構造（ホール）のＹ方向の中心付近の壁間距離（Ｘ方向のパターン間の距離）は、他の部分の壁間距離に比して短いために、スペーサ膜１０４が接触する。その結果、第１のマスクパターン１０１Ｍで１つのホールだったパターンは、ビット線コンタクト形成領域のＹ方向中心付近に形成されたスペーサ膜１０４によって分離された２つの閉ループ構造（ホールパターン）からなる略８の字状パターンとなる。この８の字状パターンは、１２０ｎｍのピッチでＸ方向に並び、１つのホールの短径は３０ｎｍ、長径は６０ｎｍのパターンとなっている。

その後、第２のマスクパターン１０４Ｍが形成された層間絶縁膜ＩＤ上にレジストを塗布し、フォトリソグラフィ技術によって、各閉ループ構造のＹ方向の端部が被覆されるようにレジストパターン１０５を形成する（図１１−２（ｂ）、図１２−２（ｂ））。具体的には、８の字状の第２のマスクパターン１０４ＭのＹ方向に延在するライン部分が露出し、第２のマスクパターン１０４ＭのＹ方向の上端部、下端部および中心部をそれぞれ覆うライン状のレジストパターン１０５を形成する。

そして、レジストパターン１０５と第２のマスクパターン１０４Ｍとをマスクとして、層間絶縁膜ＩＤをＲＩＥ法などの異方性エッチングによってエッチングする（図１１−２（ｃ）、図１２−２（ｃ））。これによって、二連千鳥状に配列された、短径が３０ｎｍで長径が６０ｎｍの微細なコンタクトホール１１０が形成される。この例で示した３０ｎｍの千鳥状のコンタクトホール１１０のパターンは、３０ｎｍピッチのラインアンドスペースパターン状の活性領域パターンに対応できる。すなわち、１２０ｎｍピッチのラフなパターンのリソグラフィを用いても、結果的にはＸ方向のピッチが３０ｎｍのビット線コンタクトＣＢのパターンを形成することができる。

このように、第３の実施形態では、マスクのホール形成用パターンの短径方向は、１重露光目のラフなパターンの露光には波長の大きい露光装置を使用することができるため、運用コストの低減が期待できる。また、ホールパターンの長径方向については、同じく２重露光目のラフなデザインでの露光によって、急峻なパターンエッジを形成することができる。その結果、このようなホールパターンを有するマスク用いて形成されたコンタクトホール１１０が未開孔となる虞が軽減され、高歩留りのパターン形成が可能になるという効果を有する。

また、第１と第２の実施形態と同様に、ビット線コンタクト形成領域幅Ｌを大幅に縮小できるほかに、２重露光目で周辺のラフなホールパターンを比較的自由度の高いデザインルールで形成可能なことから、全体としては、大幅に工程を削減することができるという効果も期待できる。

（第４の実施形態）
図１３−１〜図１３−２は、第４の実施形態による半導体装置の製造方法の手順の一例を模式的に示す平面図であり、図１４−１〜図１４−２は、図１３−１〜図１３−２のＢ−Ｂ断面図である。まず、メモリセルトランジスタなどが形成された半導体基板１上に、被加工膜である層間絶縁膜ＩＤと、第１と第２のマスク膜１０１，１０２が積層されたマスク層１００とを順に形成する。また、マスク層１００上にレジストを塗布する。層間絶縁膜ＩＤ、第１と第２のマスク膜１０１，１０２およびレジストは、第３の実施形態と同様の材料を用いることができる。

ついで、リソグラフィ技術によって、隣接する選択ゲート線ＳＧＬ１間の領域にレジストパターン１０６を形成する（図１３−１（ａ）、図１４−１（ａ））。ここでは、図示しないビット線コンタクト形成領域の第１の領域Ｒ１に、ラインとスペースの比率が略１：１となるラインアンドスペースパターンを形成し、また、第２の領域Ｒ２に、ラインとスペースの比率が略１：１となるラインアンドスペースパターンを、第１の領域Ｒ１のラインアンドスペースパターンに比して略１／４ピッチだけＸ方向にずらして形成する。ここで形成されるラインの幅は、半導体基板上に形成された活性領域のピッチの略２倍である。なお、選択ゲート線からワード線側の領域は、レジストで被覆された状態となっている。

その後、レジストパターン１０６の幅が、元の幅の略半分となるように、スリミングを行う（図１３−１（ｂ）、図１４−１（ｂ））。このスリミングによって、Ｘ方向の幅が細まるとともに、Ｙ方向の長さも縮小する。その結果、隣接する２本の選択ゲート線間の第１と第２の領域Ｒ１，Ｒ２には、半導体基板１上に形成された活性領域のピッチと略同じライン幅を有し、ラインとスペースの比率が略１：３となるラインアンドスペースパターンを有するレジストパターン１０６Ａが形成される。また、第１と第２の領域Ｒ１，Ｒ２の境界部で、接していたラインのパターンは、このスリミングによって、Ｙ方向に所定の距離だけ後退し、分離された状態となる。

ついで、このレジストパターン１０６Ａをマスクとして、ＲＩＥ法などの異方性エッチングを用いてまず第２のマスク膜１０２をエッチングし、さらに第２のマスク膜１０２をマスクとして第１のマスク膜１０１をエッチングして、レジストパターンを第１のマスク膜１０１に転写する（図１３−１（ｃ）、図１４−１（ｃ））。そして、第２のマスク膜１０２を除去し、第１のマスクパターン１０１Ｍを形成する。

その後、第１のマスクパターン１０１Ｍが形成された層間絶縁膜ＩＤ上にスペーサ膜１０４をコンフォーマルに形成する（図１３−１（ｄ）、図１４−１（ｄ））。このとき、ラインパターンの長手方向の端部（隣接する２本の選択ゲート線間の中心側端部）にもスペーサ膜１０４が形成される。その結果、第３の実施形態とは異なり、ビット線コンタクト形成領域のＹ方向の中心部付近では、Ｘ方向に隣接するスペーサ膜１０４間が接触し、帯状のパターン１０７が形成されることになる。なお、スペーサ膜１０４として、第３の実施形態と同様の材料を用いることができる。

ついで、スペーサ膜１０４をエッチバックし、第１のマスクパターン１０１Ｍの上面と、第１のマスクパターン１０１Ｍ間の層間絶縁膜ＩＤを露出させる（図１３−２（ａ）、図１４−２（ａ））。さらに、第１のマスクパターン１０１Ｍに対して、酸素を含むプラズマを用いて選択的にエッチングを行い、第１のマスクパターン１０１Ｍを除去する（図１３−２（ｂ）、図１４−２（ｂ））。これによって、層間絶縁膜ＩＤ上にスペーサ膜１０４による第２のマスクパターン１０４Ｍが形成される。具体的には、層間絶縁膜ＩＤが露出した領域を囲む閉ループ構造のスペーサ膜１０４のパターンが、ビット線コンタクト形成領域のＹ方向の中心部付近に形成された帯状のパターン１０７に接しながら二連千鳥状に配置された第２のマスクパターン１０４Ｍが形成される。

その後、第２のマスクパターン１０４Ｍが形成された層間絶縁膜ＩＤ上にレジストを塗布し、フォトリソグラフィ技術によって、第２のマスクパターン１０４ＭのＹ方向に延在するライン部分が露出するように、第２のマスクパターン１０４ＭのＹ方向の上下両端部が被覆されるようにレジストパターン１０５を形成する（図１３−２（ｃ）、図１４−２（ｃ））。なお、第４の実施形態では、第２のマスクパターン１０４ＭのＹ方向の中心部には、Ｘ方向にスペーサ膜１０４による帯状のパターン１０７が形成されているので、レジストパターン１０５においてビット線コンタクト形成領域のＹ方向の中心部でＸ方向に延在するパターンは設けられなくてもよい。

そして、レジストパターン１０５と第２のマスクパターン１０４Ｍとを用いて、層間絶縁膜ＩＤをＲＩＥ法などの異方性エッチングによってエッチングする（図１３−２（ｄ）、図１４−２（ｄ））。これによって、二連千鳥状に配列された微細なコンタクトホール１１０のパターンが形成される。

この第４の実施形態によっても、第３の実施形態と同様の効果を得ることができる。

なお、上述した説明では、レジストをスリミングする場合を例に挙げたが、図１３−１（ａ）と図１４−１（ａ）のパターンを第１のマスク膜１０１まで転写した後、第１のマスク膜１０１を図１３−１（ｂ）と図１４−１（ｂ）に示されるようにスリミングしてもよい。また、図１３−１（ａ）と図１４−１（ａ）のパターンを第２のマスク膜１０２に転写し、得られた第２のマスク膜１０２のパターンを図１３−１（ｂ）と図１４−１（ｂ）に示されるようにスリミングした後、スリミングされたパターンをマスクとして第１のマスクパターン１０１Ｍを形成するようにしてもよい。

１…半導体基板、３…活性領域、１１，１１Ｂ…第１のレジストパターン、１１Ａ…第１のレジスト、１２…第２のレジストパターン、１２Ａ…第２のレジスト、１３…ホールパターン、１４，１１０…コンタクトホール、５０，５０Ａ，５２，５２Ａ，７０…フォトマスク、５１，５１Ａ…遮光部、５３，５３Ａ，７１…開口パターン、５４Ａ…第１のパターン、５４Ｂ…第２のパターン、１００…マスク層、１０１…第１のマスク膜、１０１Ｍ…第１のマスクパターン、１０２…第２のマスク膜、１０３，１０５，１０６，１０６Ａ…レジストパターン、１０４…スペーサ膜、１０４Ｍ…第２のマスクパターン、１０７…帯状のパターン、１１１，１１１Ａ，１１２，１１２Ａ…開口パターン、ＢＬ…ビット線、ＣＢ…ビット線コンタクト、ＨＣＢ…ホールパターン、ＩＤ，ＩＤ１，ＩＤ２…層間絶縁膜、ＳＧＬ１，ＳＧＬ２…選択ゲート線、ＷＬ…ワード線。

Claims (5)

1. 第１の方向に延在する導電層が第２の方向に第１のピッチでラインアンドスペース状にパターニングされた基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記層間絶縁膜上にレジストを塗布し、コンタクトホール形成領域にリソグラフィ技術によって、前記第２の方向に延在し、前記ラインアンドスペース状の前記導電層の形成位置を横切る第１の開口パターンを有する第１のレジストパターンを形成する第１のレジストパターン形成工程と、
   前記層間絶縁膜上にレジストを塗布し、前記コンタクトホール形成領域にリソグラフィ技術によって、前記コンタクトホール形成領域を前記第１の方向の中心部で二分した時の一方の第１の領域には、１本おきの前記導電層の形成位置上に配列した前記第１の方向に延在する第２の開口パターンを有し、二分した前記コンタクトホール形成領域の他方の第２の領域には、前記第１の領域で前記第２の開口パターンが形成された前記導電層とは異なる１本おきの前記導電層の形成位置上に、前記第１の方向に延在する第３の開口パターンを有する第２のレジストパターンを形成する第２のレジストパターン形成工程と、
   前記第１のレジストパターンの前記第１の開口パターンと前記第２のレジストパターンの前記第２および第３の開口パターンとを重ね合わせたホール形成用マスクを用いて、前記層間絶縁膜をエッチングするエッチング工程と、
   を含み、
   前記第１のレジストパターン形成工程または前記第２のレジストパターン形成工程のうち、先に行う工程では、前記レジストとして露光現像後に後の工程でのリソグラフィ処理で耐性を有するレジストを用い、前記レジストパターン形成後に前記レジストの不溶化処理を行うことを特徴とする半導体装置の製造方法。
2. 前記第２のレジストパターン形成工程では、前記第２の開口パターンの前記第２の領域側端部と、前記第３の開口パターンの前記第１の領域側端部とが、接触しないように形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１のレジストパターン形成工程では、前記第１および第２の領域の境界部で、前記第２の方向に延在する帯状のパターンを前記第１の開口パターン内に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
4. 第１の方向に延在する導電層が第２の方向に所定のピッチで配列されたラインアンドスペース状のパターンを有する基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記層間絶縁膜上に第１のマスク膜を形成し、前記第１のマスク膜内のコンタクトホール形成領域を前記第１の方向の中心部で二分した時の一方の第１の領域には、ラインの幅が前記導電層の前記ピッチと略同じでラインとスペースとの比率が略１：３のラインアンドスペース状の第１のパターンを有し、二分した前記コンタクトホール形成領域の他方の第２の領域には、前記第１のパターンに対して前記第２の方向に略１／４ピッチずらしたラインアンドスペース状の第２のパターンを有する第１のマスクパターンを形成する第１のマスクパターン形成工程と、
   厚さが前記ラインの幅と略同じスペーサ膜を、前記第１のマスクパターンの側面の周囲に形成するスペーサ膜形成工程と、
   前記第１のマスクパターンを除去して、前記スペーサ膜による閉ループ構造が千鳥状に配置された第２のマスクパターンを形成する第２のマスクパターン形成工程と、
   前記第２の方向に配列した前記閉ループ構造の前記第１の方向の端部を連続的に被覆するレジストパターンを形成するレジストパターン形成工程と、
   前記第２のマスクパターンと前記レジストパターンとをマスクとして、前記層間絶縁膜をエッチングするエッチング工程と、
   を含むことを特徴とする半導体装置の製造方法。
5. 前記第１のマスクパターン形成工程は、前記コンタクトホール形成領域に、ラインとスペースとの比率が略１：１のラインアンドスペース状の一対のパターンを前記第１の領域と前記第２の領域とで略１／４ピッチずらして形成した後、前記ラインの幅が略半分となるように前記パターンをスリミングして、前記第１、第２のパターンを有する前記第１のマスクパターンを形成することを特徴とする請求項４に記載の半導体装置の製造方法。

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