JP2008198973A - フラッシュメモリ素子及びその製造方法 - Google Patents

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Abstract

【課題】高額な露光装備を要せずとも、既存の露光設備を利用することによって誘電体膜コンタクトホールを微細化して形成することができるフラッシュメモリ素子とその製造方法を提供する。
【解決手段】半導体基板１００上に第１導電膜１０４のパターンと素子分離膜１０６を形成し、誘電体膜１０８を形成する。誘電体膜１０８上には第１開口部を有するフォトレジストパターン１１０を形成し、第１開口部よりもサイズが小さい第２開口部となるように、フォトレジストパターン110を溶解し、開口部110a方向にフォトレジストの一部が流れるようにする原理を活用することで、開口部110aのサイズを小さくするようにする。フォトレジストパターン１１０に沿って誘電体膜１０８をパターニングして誘電体膜コンタクトホールを形成し、フォトレジストパターンを除去する。誘電体膜１０８と第１導電膜１０４上に第２導電膜を形成する。
【選択図】図２Ｄ

Description

本発明は、半導体素子であるフラッシュメモリ素子に関し、またそのフラッシュメモリにおいて誘電体膜コンタクトホールのサイズ縮減化に係る製造方法に関するものである。
半導体素子であるフラッシュメモリ素子は多数のメモリセルと選択トランジスタなどから構成される。選択トランジスタは、多数のメモリセルからなるストリングの両端に形成される構造を繰り返すことで、フラッシュ素子が形成される。
メモリセルは、フローティング（浮遊）ゲートに電子を飛翔させて電荷を溜めるトラップ方式でもってデータを格納する。フローティングゲートとコントロール（制御）ゲートはそれら両ゲート間に形成されている誘電体膜を介して電気的に隔絶されている。そのようにしてフラッシュメモリセルは半導体基板上にトンネル絶縁膜と、フローティングゲート用の第１導電膜と、誘電体膜と、そしてコントロールゲート用の第２導電膜とを積層して構成される。
選択トランジスタは、フローティングゲート用の第１導電膜を含むが、一般的なトランジスタのように動作する必要がある。そのため、誘電体膜にライン形態のホールを形成し、フローティングゲート用の第１導電膜とコントロールゲート用の第２導電膜とが互いに接するようにする。誘電体膜に形成されるホールを誘電体膜コンタクトホールとすると、この誘電体膜コンタクトホールのサイズは、選択トランジスタのゲートに接続して形成される選択ラインの幅よりも小さいことが望ましい。
半導体素子の集積度が高まるに伴い、誘電体膜コンタクトホールのサイズについてもさらなる微細化が求められる。誘電体膜コンタクトホールのサイズが微細でなければ選択トランジスタ領域を逸脱した他の領域をエッチングすることができるため、素子不良を誘発することができる。誘電体膜コンタクトホールのサイズを縮減して微細パターンを形成するためには高解像度の露光装備が必要とされるため、勢い設備コストが高騰して製造コストにも反映するといった問題がある。
以上から、本発明の目的は、高額な露光装備を要せずとも、誘電体膜コンタクトホールを微細化して形成することができるフラッシュメモリ素子とその製造方法を提供することにある。
上記目的を達成するために本発明に係る代表的なフラッシュメモリ素子の製造方法は、半導体基板上に第１導電膜のパターン及び素子分離膜を形成する工程と、前記素子分離膜及び前記第１導電膜上に誘電体膜を形成する工程と、前記誘電体膜上に第１開口部を有するフォトレジストパターンを形成する工程と、前記第１開口部よりもサイズが小さい第２開口部となるように熱処理工程を実施する工程と、前記フォトレジストパターンに沿って前記誘電体膜をパターニングすることによって誘電体膜コンタクトホールを形成する工程と、前記フォトレジストパターンを除去する工程と、前記誘電体膜及び前記第１導電膜上に第２導電膜を形成する工程と、を含むことを特徴とする。
また、本発明に係るフラッシュメモリ素子は、半導体基板の素子分離領域に形成された素子分離膜と、前記素子分離膜に交差させて前記半導体基板上に形成され、それぞれがフローティングゲート、誘電体膜及びコントロールゲートを有している複数のワードライン及びセレクトラインと、前記セレクトラインにおける前記コントロールゲートと前記フローティングゲートとの間ごとに前記誘電体膜に形成された誘電体膜コンタクトホールと、を含み、前記誘電体膜コンタクトホールが形成された領域で前記フローティングゲートと前記コントロールゲートとが接続されてなっていることを特徴とするものである。
本発明のフラッシュメモリ素子とその製造方法によれば、誘電体膜コンタクトホールを従前のライン形態ではなくホール形態で形成して熱処理工程を実施することにより、幅が狭いフォトレジストパターンを形成することができる。そのため、高解像度の高額な露光装備を使用せずとも既存の露光装備を利用でき、設備コストの高騰を抑えて製造コストを低減することができる。また、フォトレジストパターンをサイズの小さいオープン領域を有したものに形成できるため、誘電体膜コンタクトホールのエッチングマージンを確保でき、誘電体膜コンタクトホールを形成するエッチング工程を容易に実施できる効果がある。
以下、本発明に係るフラッシュメモリ素子とその製造方法のそれぞれ好適な実施形態について図を参照して詳細に説明する。
図１Ａと図２Ａは、本実施形態のフラッシュメモリ素子を説明するためのレイアウト図と、それに対応する製造工程の素子断面図である。
半導体基板(100)の素子分離領域にはトレンチ型の素子分離膜(106)が形成され、活性領域上にはトンネル絶縁膜(102)と、フローティングゲート用の第１導電膜(104)が形成される。以下はそれらの形成方法の具体例である。
まず、半導体基板(100)上にトンネル絶縁膜(102)とフローティングゲート用の第１導電膜(104)を形成する。第１導電膜(104)の上部に素子分離マスク(図示略)を形成する。素子分離マスク(図示略)によって第１導電膜(104)とトンネル絶縁膜(102)をパターニングし、半導体基板(100)の一部を除去してトレンチを形成する。トレンチが完全に満たされるように素子分離膜(106)用の絶縁膜を形成する。
続いて、第１導電膜(104)が露出されるように化学的機械的研磨(Chemical Mechanical Polishing：ＣＭＰ)工程を実施し、素子分離膜(106)の一部と素子分離マスク(図示略)を除去する。また、第１導電膜(104)の上部に縁部が素子分離膜(106)と重畳するようにフローティングゲート用の導電膜をさらに形成してやれば、フローティングゲートの面積を増やすことができる。
つぎに、図１Ｂと図２Ｂに示すように、半導体基板(100)上に第１導電膜(104)と素子分離膜(106)がいずれも覆われるように誘電体膜(108)を形成する。誘電体膜(108)は、メモリセルにおいてフローティングゲートとコントロールゲートの間を隔離させてフローティングゲートに格納されたデータが維持できるようにする。一方、ＮＡＮＤ型フラッシュメモリのストリング構造において、そのストリング構造の両端に形成されるセレクトトランジスタ(select transistor)はデータの格納機能をもたないが、一般的なトランジスタの機能を実行することが求められるため、フローティングゲートとコントロールゲート用のそれぞれ導電膜が互いに接することができるよう、誘電体膜の一部をオープン(open)にする必要がある。
したがって、以下に、誘電体膜(108)の一部に誘電体膜コンタクトホールを形成する方法を示す。
つぎに、図１Ｃと図２Ｃに示すように、誘電体膜(108)の上部に誘電体膜コンタクトホールが形成される領域をオープン(open)した開口部(110a)を有するフォトレジストパターン(110)を形成する。開口部(110a)は、フォトレジストに露光装置を用いる露光工程と現像工程を実施して形成する。開口部(110a)が形成される位置は、第１導電膜(104)パターンの領域内に位置させる。しかし、半導体素子の集積度が増加し、同時に素子の線幅が減少することで、既存の露光装備においては狭い領域内に微細な開口部を形成するのが非常に困難になっている。これは、集積度に比べて解像度が低い露光装置を使用するようになってきており、露光工程と現像工程時に開口部に対するオーバーレイマージン(overlay margin)が足りないため発生し得る場合である。その結果、素子不良が発生することがある。
集積度が増加することによって、既存よりも高い解像度の露光装置を使用することができるが、非常に高額設備であり、製造コストに逸早く反映してしまう。
そうした事情から、既存の露光装備をそのまま利用して開口部(110a)を形成し、後述の後工程にて開口部の大きさを縮減させる。それによって、開口部の大きさが目標サイズで形成され、しかも所望する領域にて形成されるようにすること、それが本実施形態の要旨の１つである。
つぎに、図１Ｄと図２Ｄに示すように、レジストフロー(resist flow)工程を実施してフォトレジストパターン(110)に形成された開口部(110a)のサイズを小さくする。ここでいうレジストフロー工程とは、フォトレジストを除去していない状態で実施する熱処理を意味する。
そこで、本実施形態においては、フォトレジストパターン(110a)を溶解し、開口部(110a)方向にフォトレジストの一部が流れるようにする原理を活用することで、開口部(110a)のサイズを小さくするようにする。レジストフロー工程としては、135℃〜150℃の温度、60〜90秒間、一般の大気中で実施することができる。
レジストフロー工程を実施することによって、開口部(110a)の形状は円形状に変化し、サイズを小さくしつつ第１導電膜(104)のパターン領域内に整列マージンを確保できるようになる。
なお、ここまでの説明で用いた図は説明の便宜上、トランジスタ上に１つの開口部を有するパターンで示したが、複数の開口部を有するように形成することも可能である。
また、図１Ｅと図２Ｅに示すように、誘電体膜(108)に誘電体膜コンタクトホール(108a)を形成するために、フォトレジストパターン(図２Ｄ中の符号110)に沿ってエッチング工程を実施する。エッチング工程は、第１導電膜(104)の一部が示されるまで実施し、後続のコントロールゲートと第１導電膜(104)が接するようにする。フォトレジストパターン(図２Ｄ中の符号110)を除去する。誘電体膜コンタクトホール(108a)は、フォトレジストパターン(図２Ｄ中の符号110)に沿って形成されるため、第1の導電膜(104)領域内に十分な整列マージンを有することができる。
特に、誘電体膜コンタクトホール(108a)は、一般にワードライン方向と平行なライン形態で形成したが、レジストフロー工程を実施するためには、後工程で形成されるトランジスタそれぞれの領域にホール(hole)形態で誘電体膜コンタクトホール(108a)を形成する。
そのことは実験結果に基づいて実施するものであり、図３に示すように、ワードライン方向に長く形成されたライン形態の開口部は、レジストフロー工程を実施しても、開口部の幅がほぼ変化しないか、またはむしろ幅の一部が広くなることもある。
しかし、図４に示すように、ホール形態で形成された開口部の場合には、レジストフロー工程を実施した以後に開口部のサイズが明確に減ることが分かる。また、レジストフロー工程を実施する以前のホールが円形でない形態(例えば、楕円形や四角形)で形成されても、レジストフロー工程を実施した以後は、開口部の形態が円形に変化することが分かる。これにより、誘電体膜コンタクトホール(108a)は、トランジスタそれぞれにホール(hole)の形態で形成し、第1の導電膜(104)の領域内に十分な整列マージンを有して形成されることができる。
そして、図１Ｆと図２Ｆに示すように、誘電体膜(108)と、一部が露出した第１導電膜(104)のパターンの上部にコントロールゲート用の第２導電膜(112)を形成する。第２導電膜(112)は、誘電体膜コンタクトホール(108a)を通じて第１導電膜(104)のパターンに接するように形成する必要がある。また、第２導電膜(112)と、誘電体膜(108)と、そして第１導電膜(104)をパターニングしてセレクトライン(SL)とワードライン(WL0〜WLn)を形成する。セレクトライン(SL)中の一部はセレクトラインとなり、残りはドレインセレクトラインとなる。セレクトライン(SL)において誘電体膜コンタクトホール(108a)は、第１導電膜(104)と第２導電膜(112)との間にのみ形成され、素子分離膜が形成された領域には形成されない。これにより、セレクトライン(SL)においては、第１導電膜(104)と第２導電膜(112)が誘電体膜コンタクトホール(108a)を通じて接続され、それによってセレクトトランジスタが製造される。
以上、本発明について好適な実施形態を説明したが、そうした実施形態に限定されるものではなく、本発明の技術的思想を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
本発明に係るフラッシュメモリ素子を説明するための実施形態のレイアウト図。 同実施形態の次工程におけるレイアウト図。 同実施形態の次工程におけるレイアウト図。 同実施形態の次工程におけるレイアウト図。 同実施形態の次工程におけるレイアウト図。 同実施形態の次工程におけるレイアウト図。 同実施形態における図１Ａのレイアウト図に対応した工程の素子断面図。 同実施形態における図１Ｂのレイアウト図に対応した工程の素子断面図。 同実施形態における図１Ｃのレイアウト図に対応した工程の素子断面図。 同実施形態における図１Ｄのレイアウト図に対応した工程の素子断面図。 同実施形態における図１Ｅのレイアウト図に対応した工程の素子断面図。 同実施形態における図１Ｆのレイアウト図に対応した工程の素子断面図。 同実施形態のレジストフロー工程においてライン形態のフォトレジストパターン変化を示す写真図。 同実施形態のレジストフロー工程においてホール形態のフォトレジストパターン変化を示す写真図。
符号の説明
100 半導体基板
102 トンネル絶縁膜
104 第１導電膜
106 素子分離膜
108 誘電体膜
108a 誘電体膜コンタクトホール
110 フォトレジストパターン
112 第２導電膜

Claims (6)

  1. 半導体基板上に第１導電膜のパターン及び素子分離膜を形成する工程と、
    前記素子分離膜及び前記第１導電膜上に誘電体膜を形成する工程と、
    前記誘電体膜上に第１開口部を有するフォトレジストパターンを形成する工程と、
    前記第１開口部よりもサイズが小さい第２開口部となるように熱処理工程を実施する工程と、
    前記フォトレジストパターンに沿って前記誘電体膜をパターニングすることによって誘電体膜コンタクトホールを形成する工程と、
    前記フォトレジストパターンを除去する工程と、
    前記誘電体膜及び前記第１導電膜上に第２導電膜を形成する工程と、
    を含むことを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記素子分離膜を形成する前の段階で前記半導体基板上にトンネル絶縁膜を形成して前記第１導電膜を形成するとともに、素子分離マスクパターンを形成する工程と、
    前記素子分離マスクパターンに沿ってエッチング工程を実施して前記第１導電膜及び前記トンネル絶縁膜のそれぞれパターンを形成し、トレンチを形成する工程と、
    前記トレンチが満たされるように素子分離絶縁膜を形成する工程と、
    前記第１導電膜の一部が露出されるように研磨工程を実施する工程と、
    を含むことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 前記第１開口部のサイズを小さくするためのレジストフロー工程を、１３５℃〜１５０℃の温度で６０〜９０秒間、一般の大気雰囲気で実施することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  4. 前記第１開口部の形状を円形、楕円形及び四角形のいずれかに形成し、前記第２開口部が前記熱処理工程後に円形状に変形されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  5. 前記第１開口部が、少なくとも一つの個数でもって形成されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  6. 半導体基板の素子分離領域に形成された素子分離膜と、
    前記素子分離膜に交差させて前記半導体基板上に形成され、それぞれがフローティングゲート、誘電体膜及びコントロールゲートを有している複数のワードライン及びセレクトラインと、
    前記セレクトラインにおける前記コントロールゲートと前記フローティングゲートとの間ごとに前記誘電体膜に形成された誘電体膜コンタクトホールと、
    を含み、前記誘電体膜コンタクトホールが形成された領域で前記フローティングゲートと前記コントロールゲートとが接続されてなっていることを特徴とするフラッシュメモリ素子。
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