KR20060093160A - 낸드형 플래쉬 메모리 소자의 제조방법 - Google Patents

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KR20060093160A
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Abstract

본 발명은 낸드형 플래쉬 메모리 소자의 제조방법에 관한 것으로, 소오스 라인을 게이트 형성시 함께 형성하여 소오스 라인 형성을 위한 콘택홀 공정, 콘택홀 매립을 위한 폴리실리콘 증착 및 에치백 공정을 생략할 수 있으므로 공정을 단순화시킬 수 있고, 소오스 라인이 게이트와 숏트되는 불량을 방지할 수 있으므로 수율(yield)을 향상시킬 수 있다.
낸드형 플래쉬, 소오스 라인

Description

낸드형 플래쉬 메모리 소자의 제조방법{Method for fabricating NAND type flash memory device}
도 1a 내지 도 1f는 본 발명의 실시예에 따른 낸드형 플래쉬 메모리 소자의 제조공정 단면도
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 소자분리막
104 : 제 1 폴리실리콘막 105 : ONO막
106 : 제 2 폴리실리콘막 107 : 소오스 영역
108 : 제 3 폴리실리콘막 109 : 금속막
111 : 캡절연막 112 : 드레인 영역
113 : 스페이서 114 : 층간 절연막
115 : 비트라인 콘택홀 116 : 비트라인
117 : 금속배선
본 발명은 플래쉬 메모리 소자에 관한 것으로, 특히 낸드형(NAND type) 플래쉬 메모리 소자의 제조방법에 관한 것이다.
반도체 메모리 장치는 DRAM 및 SRAM과 같이 시간이 지남에 따라서 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입, 출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 입, 출력이 느린 ROM 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서 전기적으로 데이터의 입, 출력이 가능한 플래쉬(flash) EEPROM 소자에 대한 수요가 늘고 있다.
플래쉬 EEPROM 소자는 회로를 보드(board)로부터 제거하지 않으면서도 고속으로 전기적 소거가 가능한 소자로서, 메모리 셀 구조가 간단하여 단위 메모리 당 제조 원가가 싸고, 데이터를 보전하기 위한 리프레쉬(refresh) 기능이 불필요하다는 장점이 있다.
플래쉬 EEPROM 소자는 크게 NOR형과 NAND형으로 분류하는데, NOR형은 2셀 당 1개의 콘택이 필요하며 고집적화에 불리하지만, 셀 전류가 커서 고속화에 유리하다는 정점을 가지며, NAND형은 셀 전류가 적어 고속화에 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서, NAND형 플래쉬 EEPROM 소자는 최근 디지털 스틸 카메라 등에 사용되는 등 차세대 메모리 소자로 각광받고 있다.
낸드형 플래쉬 소자는 셀 지역(cell region)과 페리 지역(peri region)으로 크게 구분 지을 수 있다.
셀 지역(cell region)은 복수개의 스트링(string)으로 구성되며, 각 스트링에는 소오스 선택 트랜지스터(SSL), 복수개의 메모리 셀(memory cell) 및 드레인 선택 트랜지스터(DSL)가 직렬로 연결된다. 소오스 선택 트랜지스터(SSL)의 소오스 영역은 소오스 라인(Source Line :SL)과 접속되고, 드레인 선택 트랜지스터(DSL)의 드레인 영역은 비트라인(Bit Line ; BL)과 접속된다. 페리 지역(peri region)은 PMOS 트랜지스터와 NMOS 트랜지스터 등의 페리 트랜지스터들로 구성된다.
이 같은 낸드형 플래쉬 메모리 소자를 제조하기 위하여 종래 기술에 서는 플로팅 게이트 위에 유전막으로 ONO(Oxide-Nitride-Oxide)를 형성하고 그 위에 컨트롤 게이트(control gate)를 적층하는 구조로 셀 지역(cell region)과 페리 지역(peri region)의 트랜지스터를 동시에 형성하고, 금속배선(metal line)을 위한 콘택을 형성하기 전에 소오스 영역을 공통 소오스 라인과 접속시키기 위한 소오스 라인 콘택 공정, 드레인 영역을 비트라인과 접속시키기 위한 비트라인 콘택 공정, 페리 트랜지스터와 소오스 선택 트랜지스터(SSL)의 게이트에 바이어스를 인가하기 위한 콘택 공정 등 총 3번의 콘택 공정을 실시해야 한다.
따라서, 콘택 공정을 위하여 콘택홀 형성 공정, 콘택홀 매립을 위한 폴리실리콘 증착 및 에치백(또는 CMP) 공정을 3회 이상 반복해야 하므로 공정이 복잡해지는 단점이 있다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 콘택 공정 수를 줄일 수 있는 낸드형 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 공정을 단순화시킬 수 있는 낸드형 플래쉬 메모리 소자의 제조방법을 제공하는데 있다.
본 발명에 따른 낸드형 플래쉬 메모리 소자의 제조방법은 메모리 셀들, 상기 메모리 셀들을 소오스 라인 및 비트라인에 연결하기 위한 선택 트랜지스터들이 형성될 셀 영역과 페리 트랜지스터가 형성될 페리 영역을 갖는 반도체 기판을 제공하는 단계와, 상기 소오스 라인이 형성될 부분을 제외한 반도체 기판상에 터널 유전막을 개재하여 플로팅 게이트용 제 1 폴리실리콘막을 형성하는 단계와, 전면에 층간 유전막과 컨트롤 게이트용 제 2 폴리실리콘막을 적층하고 상기 소오스 라인과 선택 트랜지스터의 게이트 및 페리 트랜지스터의 게이트가 형성될 부분의 제 2 폴리실리콘막과 층간 유전막을 제거하여 콘택홀들을 형성하는 단계와, 상기 콘택홀들에 제 3 폴리실리콘막을 매립하는 단계와, 전면에 금속막과 캡절연막을 형성하는 단계와, 상기 캡절연막과 금속막과 제 3 폴리실리콘막과 제 2 폴리실리콘막과 층간 유전막과 제 1 폴리실리콘막을 선택적으로 패터닝하여 소오스 라인과 메모리 셀의 게이트와 선택 트랜지스터의 게이트 및 페리 트랜지스터의 게이트를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 낸드형 플래쉬 메모리 소자의 제조공정 단면도로, 도시된 참조부호들 중 서로 동일한 참조부호는 서로 동일한 기능을 하는 동일한 구성 요소(element)를 가리킨다.
먼저, 도 1a에 도시하는 바와 같이 반도체 기판(101)의 소정 영역에 소자분리막(102)을 형성하여 활성영역을 한정(define)한다. 상기 소자분리막(102)은 로코스(LOCOS : LOCal Oxidation of Silicon) 공정 또는 트렌치 소자 분리 공정으로 형성하며, 소자의 고집적화를 위해서는 트렌치 소자 분리 공정으로 형성하는 것이 바람직하다.
그런 다음, 각종 웰(well) 공정을 실시하고, 반도체 기판(101)의 전면에 산화막을 증착하여 터널 유전막(미도시)을 형성하고, 상기 터널 유전막상에 플로팅 게이트(floating gate)용 제 1 폴리실리콘막(104)을 형성한다.
이어서, 사진 식각 공정으로 소오스 라인(source line)이 형성될 부분의 제 1 폴리실리콘막(104)과 터널 유전막을 제거한다. 그리고, 전면에 층간 유전막으로 예를 들어, ONO(Oxide-Nitride-Oxide)막(105)을 증착하고, 상기 ONO막(105)상에 컨 트롤 게이트(control gate)용 제 2 폴리실리콘막(106)을 증착한다.
그리고, 도 1b에 도시하는 바와 같이 사진 식각 공정을 이용하여 소오스 선택 트랜지스터의 게이트와, 드레인 선택 트랜지스터의 게이트와, 페리 트랜지스터의 게이트 및 소오스 라인이 형성될 부분의 제 2 폴리실리콘막(106)과 ONO막(105)을 제거한다.
따라서, 소오스 라인이 형성될 부분에는 반도체 기판(101)을 노출하는 콘택홀(200a)이 형성되고, 소오스 선택 트랜지스터(SSL)의 게이트가 형성될 부분에는 제 1 폴리실리콘막(104)을 노출하는 콘택홀(200b)이 형성되고, 드레인 선택 트랜지스터(DSL)의 게이트가 형성될 부분에는 제 1 폴리실리콘막(104)을 노출하는 콘택홀(200c)이 형성되고, 페리 트랜지스터의 게이트가 형성될 부분에는 제 1 폴리실리콘막(104)을 노출하는 콘택(200d)이 형성되게 된다.
그런 다음, 상기 소오스 라인이 형성될 부분의 노출된 반도체 기판(101)에만 불순물 이온 예를 들어, N형 불순물 이온을 주입하여 소오스 영역(107)을 형성한다. 즉, 전면에 포토레지스트를 도포하고 노광 및 현상 공정으로 상기 소오스 라인이 형성될 부분만 오픈되도록 상기 포토레지스트를 패터닝한 다음 패터닝된 포토레지스트를 마스크로 이용하여 N형 불순물 이온을 주입하여 소오스 영역(107)을 형성한 다음, 상기 포토레지스트를 제거한다.
이어서, 도 1c에 도시하는 바와 같이 전면에 제 3 폴리실리콘막(108)을 증착하고, 상기 제 2 폴리실리콘막(106)이 노출되도록 전면을 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing)하여 상기 제 3 폴리실리콘막(108)이 콘택홀 (200a)(200b)(200c)(200d) 내부에만 남도록 한다.
그런 다음, 전면에 금속막(109) 예를 들어,텅스텐(W) 또는 텅스텐 실리사이드(WSix)를 증착하고, 상기 금속막(109)상에 캡절연막(111)을 증착한다.
그리고, 도 1d에 도시하는 바와 같이 사진 식각 공정으로 상기 캡절연막(111)과 금속막(109)과 제 3 폴리실리콘막(108)과 제 2 폴리실리콘막(106)과 ONO막(105)과 제 1 폴리실리콘막(104)을 패터닝하여 소오스 라인(SL)과 소오스 선택 트랜지스터(SSL)의 게이트와 메모리 셀의 게이트와 드레인 선택 트랜지스터(DSL)의 게이트 및 페리 트랜지스터의 게이트를 형성한다.
상기 패터닝 공정은 상기 소오스 라인(SL)은 반도체 기판(101)에 콘택되는 3 폴리실리콘막(108)과 금속막(109)과 캡절연막(111)으로 구성되고, 상기 소오스 선택 트랜지스터(SSL)의 게이트와 드레인 선택 트랜지스터(DSL)의 게이트 및 페리 트랜지스터의 게이트는 반도체 기판(101)상에 적층되는 터널 유전막과 제 1 폴리실리콘막(104)과 제 3 폴리실리콘막(108)과 금속막(109)과 캡절연막(111)으로 구성되고, 메모리 셀의 게이트는 반도체 기판(101)상에 적층되는 터널 유전막)과 제 1 폴리실리콘막(104)과 ONO막(105)과 제 2 폴리실리콘막(106)과 금속막(109)과 캡절연막(111)으로 구성되도록 진행한다.
그런 다음, 상기 게이트들 및 소오스 라인(SL)을 마스크로 반도체 기판(101)의 전면에 불순물 이온 예를 들어, N형 불순물 이온을 주입하여 소오스 영역(107) 및 드레인 영역(112)을 형성한다.
상기 소오스 라인(SL)을 마스크로 하여 주입된 이온에 의하여 상기 소오스 라인(SL) 하부에만 형성되었던 소오스 영역(107)은 인접한 소오스 선택 트랜지스터(SSL)의 게이트 하부에까지 확장되게 되고, 이웃하는 드레인 선택 트랜지스터(DSL) 사이의 반도체 기판(101)내는 드레인 영역(112)이 형성된다.
이어, 전면에 절연막을 형성하고 에치백(etch back)하여 상기 게이트들 및 소오스 라인(SL) 양측면에 스페이서(113)를 형성한다.
그런 다음, 도 1e에 도시하는 바와 같이 상기 게이트들 및 소오스 라인(SL)이 완전히 덮이도록 전면에 층간 절연막(114)을 형성한다.
그리고, 드레인 영역(112)이 노출되도록 상기 층간 절연막(114)을 식각하여 비트라인 콘택홀(115)을 형성한다.
그런 다음, 도 1f에 도시하는 바와 같이 상기 비트라인 콘택홀(115)이 완전히 매립될 수 있도록 전면에 폴리실리콘막을 증착하고 에치백 또는 CMP하여 상기 드레인 콘택홀(115)내에 비트라인(116)을 형성한다.
이후, 상기 소오스 라인(SL)과 소오스 선택 트랜지스터(SSL) 게이트 및 드레인 선택 트랜지스터(DSL) 게이트의 제 3 폴리실리콘막(108)이 노출되도록 상기 층간 절연막(114)과 캡절연막(111)을 식각하여 콘택홀을 형성한 다음, 상기 콘택홀을 포함한 전면에 금속막을 형성하고, 사진식각 공정으로 상기 금속막을 패터닝하여 상기 콘택홀 주변과 상기 비트라인(116) 주변상에 금속배선(117)을 형성한다.
이로써, 본 발명에 따른 플래쉬 메모리 소자 제조를 완료한다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 게이트 형성시 소오스 라인을 함께 형성하므로 소오스 라인 형성을 위한 콘택홀 공정 및 폴리실리콘 증착 및 에치백 공정을 생략할 수 있다. 따라서, 제조 단가를 줄일 수 있는 효과가 있다.
둘째, 소오스 라인을 게이트 패터닝시 함께 형성하므로 게이트와 소오스 라인이 숏트(short)되는 불량을 방지할 수 있다. 따라서, 생산 수율을 향상시킬 수 있는 효과가 있다.

Claims (10)

  1. (a) 메모리 셀들, 상기 메모리 셀들을 소오스 라인 및 비트라인에 연결하기 위한 선택 트랜지스터들이 형성될 셀 영역과 페리 트랜지스터가 형성될 페리 영역을 갖는 반도체 기판을 제공하는 단계;
    (b) 상기 소오스 라인이 형성될 부분을 제외한 반도체 기판상에 터널 유전막을 개재하여 플로팅 게이트용 제 1 폴리실리콘막을 형성하는 단계;
    (c) 전면에 층간 유전막과 컨트롤 게이트용 제 2 폴리실리콘막을 적층하고, 상기 소오스 라인과 선택 트랜지스터의 게이트 및 페리 트랜지스터의 게이트가 형성될 부분의 제 2 폴리실리콘막과 층간 유전막을 제거하여 콘택홀들을 형성하는 단계;
    (d) 상기 콘택홀들에 제 3 폴리실리콘막을 매립하는 단계;
    (e) 전면에 금속막과 캡절연막을 형성하는 단계; 및
    (f) 상기 캡절연막과 금속막과 제 3 폴리실리콘막과 제 2 폴리실리콘막과 층간 유전막과 제 1 폴리실리콘막을 선택적으로 패터닝하여 소오스 라인과 메모리 셀의 게이트와 선택 트랜지스터의 게이트 및 페리 트랜지스터의 게이트를 형성하는 단계를 포함하는 낸드형 플래쉬 메모리 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 (b) 단계는 상기 반도체 기판 전면에 터널 유전막과 플로팅 게이트용 제 1 폴리실리콘막을 적층하는 단계; 및
    상기 소오스 라인이 형성될 부분의 제 1 폴리실리콘막과 터널 유전막을 제거하는 단계로 이루어짐을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  3. 제 1항에 있어서,
    상기 (d) 단계는 상기 콘택홀들이 완전히 채워지도록 전면에 제 3 폴리실리콘막을 형성하는 단계; 및
    상기 제 3 폴리실리콘막이 콘택홀들 내부에만 남도록 에치백 또는 CMP 공정을 실시하는 단계로 이루어짐을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  4. 제 1항에 있어서,
    상기 (g) 단계에서 상기 제 3 폴리실리콘막과 금속막과 캡절연막의 적층막으로 상기 소오스 라인이 구성되도록 상기 패터닝 공정을 실시하는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  5. 제 1항에 있어서,
    상기 (g) 단계에서 상기 터널 유전막과 제 1 폴리실리콘막과 제 3 폴리실리콘막과 금속막 및 캡절연막으로 상기 선택 트랜지스터의 게이트 및 페리 트랜지스터의 게이트가 구성되도록 상기 패터닝 공정을 실시하는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  6. 제 1항에 있어서,
    상기 (g) 단계에서 상기 터널 유전막과 제 1 폴리실리콘막과 층간 유전체막과 제 2 폴리실리콘막과 금속막과 캡절연막으로 상기 메모리 셀의 게이트가 구성되도록 상기 패터닝 공정을 실시하는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  7. 제 1항에 있어서,
    상기 (g) 단계 이후에 상기 소오스 라인과 선택 트랜지스터의 게이트와 페리 트랜지스터의 게이트와 메모리 셀의 게이트 측면에 절연막 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  8. 제 1항에 있어서,
    상기 (c) 단계 이후에 상기 소오스 라인이 형성될 부분에 형성된 콘택홀을 통해 노출되는 반도체 기판내에 불순물 이온을 주입하여 소오스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  9. 제 1항에 있어서,
    상기 (g) 단계 이후에 상기 소오스 라인과 선택 트랜지스터들의 게이트와 메모리 셀들의 게이트를 마스크로 반도체 기판에 불순물 이온을 주입하여 소오스/드레인 영역을 형성하는 단계;
    전면을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막에 상기 드레인 영역을 노출하는 비트라인 콘택홀을 형성하는 단계;
    상기 비트라인 콘택홀 내에 비트라인을 형성하는 단계; 및
    상기 층간 절연막 및 캡절연막을 관통하여 상기 소오스 라인과 선택 트랜지스터의 게이트에 전기적으로 연결되는 금속배선을 형성하는 단계를 더 포함하는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
  10. 제 9항에 있어서,
    상기 금속배선을 상기 비트라인상에도 형성하는 것을 특징으로 하는 낸드형 플래쉬 메모리 소자의 제조방법.
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