KR101030101B1 - 반도체 장치와 반도체 장치의 제조 방법 - Google Patents

반도체 장치와 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR101030101B1
KR101030101B1 KR1020087031611A KR20087031611A KR101030101B1 KR 101030101 B1 KR101030101 B1 KR 101030101B1 KR 1020087031611 A KR1020087031611 A KR 1020087031611A KR 20087031611 A KR20087031611 A KR 20087031611A KR 101030101 B1 KR101030101 B1 KR 101030101B1
Authority
KR
South Korea
Prior art keywords
region
gate
area
insulating film
device isolation
Prior art date
Application number
KR1020087031611A
Other languages
English (en)
Other versions
KR20090016493A (ko
Inventor
다이지 에마
가즈히로 미즈타니
Original Assignee
후지쯔 세미컨덕터 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 세미컨덕터 가부시키가이샤 filed Critical 후지쯔 세미컨덕터 가부시키가이샤
Publication of KR20090016493A publication Critical patent/KR20090016493A/ko
Application granted granted Critical
Publication of KR101030101B1 publication Critical patent/KR101030101B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 도전성 재료의 잔류물에 의한 문제 발생을 방지할 수 있는 반도체 장치와 반도체 장치의 제조 방법을 제공한다.
반도체 장치는, 제1 영역과 제2 영역을 갖는 반도체 기판과, 반도체 기판에 형성된 소자 분리홈과 소자 분리홈을 매립하는 절연막으로 형성되고, 제1 영역과 제2 영역의 복수의 활성 영역을 획정하는 STI 소자 분리 영역과, 제1 영역의 활성 영역 상으로부터 주위의 STI 소자 분리 영역에 걸쳐 형성되고, 제1 높이를 갖는 제1 구조물과, 제2 영역의 활성 영역 상으로부터 주위의 STI 소자 분리 영역에 걸쳐 형성되고, 제1 높이보다 낮은 제2 높이를 갖는 제2 구조물을 가지고, 제1 영역의 STI 소자 분리 영역의 표면은 제2 영역의 STI 소자 분리 영역의 표면보다 낮다.

Description

반도체 장치와 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR MANUFACTURING METHOD}
본 발명은, 반도체 장치와 반도체 장치의 제조 방법에 관한 것으로, 특히 복수의 활성 영역 상에 높이가 상이한 구조물을 갖는 반도체 장치와 반도체 장치의 제조 방법에 관한 것이다. 전형적으로는, 반도체 장치는 플로팅 게이트(floating gate)를 구비한 불휘발성 메모리 셀과 로직 회로의 MOS 트랜지스터를 갖는다.
반도체 집적 회로 장치(IC)에 있어서, 로직 회로는, 통상 소비 전력 저감을 위해, n채널 MOS(NMOS) 트랜지스터와 p채널 MOS(PMOS) 트랜지스터를 포함하는 상보형 MOS(CM0S) 회로로 형성된다. 반도체 집적 회로 장치(IC)의 고집적화, 고속화의 요청에 따라, IC의 구성 요소인 트랜지스터는 미세화되어 왔다. 스케일링측에 따라 미세화하면, 트랜지스터의 동작 속도는 향상하고, 동작 전압은 저하한다.
LOCOS(local oxidation of silicon)에 따른 소자 분리 영역은, 목적으로 하는 산화실리콘막 두께로부터 두께가 서서히 감소하는 버즈빅부가 활성 영역을 좁히는 불필요한 면적이 되어, 집적도 향상을 방해한다. LOCOS 대신에, STI(shallow trench isolation)가 널리 이용되게 되었다.
STI에 따른 소자 분리 영역은 이하와 같이 작성된다. 실리콘 기판 표면을 열 산화하여 버퍼산화실리콘막을 형성하고, 그 위에 화학 기상 퇴적(CVD)으로 질화실리콘막을 퇴적한다. 소자 분리 영역에 대응하는 개구 패턴을 갖는 레지스트 패턴을 형성하고, 질화실리콘막, 산화실리콘막을 에칭한다. 패터닝된 질화실리콘막을 마스크로 하여, 실리콘 기판을 에칭하여 소자 분리홈을 형성한다. 소자 분리홈에 의해, 활성 영역이 획정된다. 소자 분리홈 표면을 열산화한 후, 고밀도 플라즈마(HDP) CVD 등에 의해 산화실리콘막으로 소자 분리홈을 매립하여 복귀한다. 화학 기계 연마(CMP)에 의해 질화실리콘막 상의 산화실리콘막을 제거한다. 여기서, 질화실리콘막은 CMP용 스토퍼로서 기능한다. CMP 후의 웨이퍼 표면은 평탄화되어 있다. 노출된 질화실리콘막을 열인산으로 제거하고, 버퍼산화실리콘막을 희불산으로 에칭하여 제거하여, 활성 영역 표면을 노출한다.
STI 형성 후, 활성 영역 표면을 열산화하여 이온 주입용 희생산화실리콘막을 형성하고, 각 트랜지스터에 맞춘 웰 형성용, 채널 스톱용, 임계치 조정용의 이온 주입을 행한다. 이온 주입 후, 희생산화실리콘막은 에칭하여 제거한다. 새롭게 활성 영역 표면을 열산화하여 게이트 산화실리콘막을 형성한다. 두께가 상이한 게이트산화실리콘막을 형성하는 경우는, 일부의 게이트산화실리콘막을 에칭하여 제거하고, 새로운 게이트산화실리콘막을 형성한다. 게이트산화실리콘막 상에 폴리실리콘 등의 게이트 전극층을 퇴적하고, 레지스트마스크를 이용한 에칭으로 패터닝한다.
STI에 따른 소자 분리 영역 표면은 활성 영역 표면보다 높게 된다. 버퍼산화실리콘막의 에칭에 있어서 오버 에칭을 행하면, STI 산화실리콘막도 에칭되고, 노출된 활성 영역 주변의 STI 산화실리콘막이 후퇴하며, 활성 영역 표면에서 아래쪽 으로 유실되는 오목부가 형성된다. 열산화, 열산화실리콘막 에칭의 공정을 반복하면, STI 산화실리콘막은 더욱 후퇴하고, 활성 영역 표면에서 아래쪽으로 유실되는 오목부가 깊게 된다.
웨이퍼 상의 소자 분리 영역의 분포 밀도가 상이하면, 밀도가 낮은 영역에서 CMP에 의해 디싱이 생긴다. 디싱이 생기면, 그 영역에서는 기판 표면으로부터 STI가 돌출하는 돌출량은 감소한다.
일본 특허 공개 제2003-297950호는, DRAM 메모리 셀 영역과 주변 회로 영역을 포함하는 집적 회로 장치에 있어서, STI를 형성하면, 패턴 밀도의 차에 의해 주변 회로 영역에서 디싱이 생기고, 산화실리콘막 높이에 고저차가 생기며, 주변 회로 영역에 있어서는 실리콘 기판 표면에 대한 STI 높이가 20 ㎚일 때 게이트 절연막의 결함 밀도가 최소이고, 메모리 셀 영역에서는 STI 높이가 0 ㎚일 때 게이트 절연막의 결함 밀도가 최소가 되는 것을 지적하여, STI 산화실리콘막의 CMP 후, 주변 회로 영역을 마스크로 덮어, 메모리 셀 영역의 STI를 에칭하여, 주변 회로 영역의 STI 높이보다, 예를 들면 20 ㎚ 낮게 하는 것을 제안한다. 이 선택적 에칭에 의해, 활성 영역 표면으로부터의 STI의 돌출량이, 주변 회로 영역에서는 약 20 ㎚, 메모리 셀 영역에서는 약 0 ㎚으로 하는, 상기 최량의 STI 높이가 실현 가능하게 된다.
일본 특허 공개 제2006-32700호는, DRAM 메모리 셀 영역과 주변 회로 영역에 있어서, 실리콘 기판 표면에 대한 STI의 돌출량에 차가 있으면, 포토리소그래피의 마진이 적어지는 것을 지적하여, STI를 형성하며, 또한 각 활성 영역에 이온 주입 하는 공정에서, 동일 마스크를 이용하여 메모리 셀 영역에 이온 주입하고, 메모리 셀 영역의 STI를 에칭하여 전체 웨이퍼 영역 내의 STI 돌출량을 평균화하는 것을 제안한다. 주변 회로 영역에서의 디싱분 메모리 영역의 STI를 선택적으로 에칭하면, STI의 돌출량이 균일화된다. 일본 특허 공개 제2003-297950호와 동일하게, 메모리 셀 영역의 STI를 에칭하여 돌출량을 감소시키지만, 그 목적, 에칭하는 타이밍, 에칭량은 상이하다.
이들의 제안은, DRAM 메모리 셀을 주변 회로 영역과 집적화하는 경우의 STI 돌출량의 조정에 관한 것이다.
재기록 가능한 불휘발성 반도체 메모리를 혼재한 로직 반도체 장치는 CPLD(complex programmable logic device), FPGA(field programmable gate array)라고 하는 제품 분야를 형성하고, 그 프로그래머블이라는 특징에 의해, 큰 시장을 형성하는 것에 이르고 있다. 재기록 가능한 불휘발성 반도체 메모리의 전형예는, NMOS 트랜지스터의, 게이트 절연막과 그 위의 게이트 전극으로 형성되는 절연 게이트 전극 구조를, 터널 절연막, 플로팅 게이트 전극, 게이트간 절연막, 컨트롤 게이트를 적층한 게이트 전극 구조로 치환한 플래시 메모리 셀이다. 플로팅 게이트 전극에 전하를 기록/소거하거나, 컨트롤 전극의 전압으로, 플로팅 게이트 전극을 통해 채널을 제어하기 때문에, 동작 전압은 높게 된다.
불휘발성 메모리를 혼재한 로직 반도체 장치에서는, 플래시 메모리 셀 외에, 플래시 메모리 제어를 위한 고전압 트랜지스터와, 고성능 로직 회로를 위한 저전압 트랜지스터를 동일 반도체칩 상에 집적한다. 임계치가 낮은 트랜지스터와 임계치가 높은 트랜지스터를 형성하기 위해서는, 임계치 조정용 이온 주입의 조건을 바꿀 필요가 있다. NMOS 영역, PMOS 영역에서 각각 독립의 이온 주입을 행하면, 고전압 동작 CMOS, 저전압 동작 CMOS의 4종류의 트랜지스터를 위해서는, 4장의 마스크와 8회의 이온 주입이 필요하게 된다.
국제 공개 WO 2004/093192호 공보는, 플래시 메모리 외에, 고전압 동작, 저전압 동작으로 높은 임계치와 낮은 임계치를 갖는 NMOS 트랜지스터 및 PMOS 트랜지스터, 또한 외부 입력 신호용의 중전압 NMOS 트랜지스터 및 PMOS 트랜지스터의 총 11종류의 트랜지스터를 형성하는 공정을 개시한다. 3종류의 NMOS(또는 PMOS) 트랜지스터용의 이온 주입을 3장의 마스크, 4회의 이온 주입으로 행하는 방법을 제안한다.
동작 전압이 상이한 트랜지스터 영역에는, 두께가 상이한 복수 종류의 게이트 절연막을 형성한다. 두꺼운 게이트산화실리콘막과 얇은 게이트산화실리콘막을 형성하기 위해서는, 예컨대 우선 전체 활성 영역 표면에 두꺼운 게이트산화실리콘막을 형성하고, 얇은 게이트산화실리콘막을 형성하는 영역에서 선택적으로 두꺼운 게이트산화실리콘막을 제거한다. 그 후 얇은 게이트산화실리콘막을 형성한다. 3종류의 두께의 게이트산화실리콘막을 형성하기 위해서는, 게이트산화실리콘막 에칭 공정과 그 후의 게이트산화실리콘막 형성 공정이 2회 필요하게 된다. 산화실리콘막을 에칭할 때에, 오버 에칭이 행해지고, 활성 영역 주위의 소자 분리 영역의 산화실리콘막도 에칭된다. 반복해서 산화실리콘막 에칭을 행하면, 소자 분리 영역은, 활성 영역과의 경계에서 무시할 수 없는 오목부를 갖게 된다.
플래시 메모리의 게이트 전극은, 플로팅 게이트의 위에 ONO막(산화실리콘막/질화실리콘막/산화실리콘막)을 통해 컨트롤 게이트를 적층한 구조를 갖는다. 플로팅 게이트는 전기적으로 부유 상태가 되는 게이트 전극이고, 통상 폴리실리콘으로 형성되며, 2회의 에칭 공정으로 패터닝된다. 표면을 ONO막으로 덮은 폴리실리콘층의 에칭은 반드시 용이하지 않다. 활성 영역의 주변이 오목부나 돌출이 있는 STI에 의해 둘러싸이고, 경사면 상에서 패터닝하는 것이 되면 곤란성은 늘어난다. 플래시 메모리의 컨트롤 게이트 전극은 플로팅 게이트의 위에 형성되기 때문에, 주변 회로의 MOS 트랜지스터의 게이트 전극에 비하면, 표면이 높게 된다.
플래시 메모리 셀 영역과 로직 회로 영역을 집적화한 반도체 장치에는, DRAM 메모리 셀 영역과 로직 회로 영역을 집적화한 반도체 장치와는 별도의 문제가 생길 수 있다.
[특허 문헌 1] 일본 특허 공개 제2003-297950호 공보
[특허 문헌 2] 일본 특허 공개 제2006-032700호 공보
[특허 문헌 3] 국제 공개 WO 2004/093192호 공보
새로운 문제에 대해, 새로운 해결 기술이 요구된다.
본 발명의 목적은, 새로운 문제를 해결할 수 있는 반도체 장치와 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명의 다른 목적은, 수율이 높은 반도체 장치와 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 포토리소그래피 공정의 마진이 큰 반도체 장치와 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 도전성 재료의 잔류물에 의한 문제 발생을 방지할 수 있는 반도체 장치와 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 제1 관점에 따르면,
제1 영역과 제2 영역을 갖는 반도체 기판과,
상기 반도체 기판에 형성된 소자 분리홈과 상기 소자 분리홈을 매립하는 절연막으로 형성되고, 상기 제1 영역과 상기 제2 영역의 복수의 활성 영역을 획정하는 STI 소자 분리 영역과,
상기 제1 영역의 활성 영역으로부터 주위의 STI 소자 분리 영역까지의 영역 상에 걸쳐 형성되고, 제1 높이를 갖는 제1 구조물과,
상기 제2 영역의 활성 영역으로부터 주위의 STI 소자 분리 영역까지의 영역 상에 걸쳐 형성되고, 상기 제1 높이보다 낮은 제2 높이를 갖는 제2 구조물
을 가지고, 상기 제1 영역의 STI 소자 분리 영역의 표면은 상기 제2 영역의 STI 소자 분리 영역의 표면보다 낮은 반도체 장치
가 제공된다.
본 발명의 다른 관점에 따르면,
(a) 제1 영역과 제2 영역을 갖는 반도체 기판에 복수의 활성 영역을 획정하는 소자 분리 영역 형상의 개구를 갖는 마스크 절연막 패턴을 형성하는 공정과,
(b) 상기 마스크 절연막 패턴을 에칭 마스크로 하여 반도체 기판을 에칭하고, 복수의 활성 영역을 획정하는 소자 분리홈을 형성하는 공정과,
(c) 상기 소자 분리홈을 매립하여 소자 분리 재료막을 퇴적하는 공정과,
(d) 상기 소자 분리 재료막을 화학 기계 연마하고 소자 분리 영역을 형성하고, 상기 마스크 절연막 패턴을 노출하는 공정과,
(e) 상기 공정(d) 후, 상기 제2 영역을 덮는 레지스트 패턴을 형성하고, 상기 제1 영역의 상기 소자 분리 영역을 에칭하여, 상기 활성 영역상의 두께의 일부를 제거하는 공정과,
(f) 상기 공정(e) 후, 상기 마스크 절연막 패턴을 제거하는 공정과,
(g) 상기 공정(f) 후, 상기 제1 영역의 활성 영역으로부터 주위의 소자 분리 영역까지의 영역 상에 걸쳐지고, 제1 높이를 갖는 제1 구조물을 형성하는 공정과,
(h) 상기 공정(f) 후, 상기 제2 영역의 활성 영역으로부터 주위의 소자 분리 영역까지의 영역 상에 걸쳐지고, 상기 제1 높이보다 낮은 제2 높이를 갖는 제2 구조물을 형성하는 공정
을 포함하는 반도체 장치의 제조 방법이 제공된다.
[발명의 효과]
새로운 과제가 해결된다.
비평탄면 상의 패터닝을 억제할 수 있다.
에칭에 있어서의 잔류물을 억제할 수 있다.
고저차를 감소하고, 포토리소그래피 공정의 마진을 확대할 수 있다.
도 1A∼도 1I, 1K는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다. 도 1J는 게이트 전극의 배치를 도시하는 평면도이다.
도 2A∼2F는 본 발명의 제2에 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 3A, 3B는 본 발명의 제3에 실시예에 따른 반도체 장치의 제조 공정을 도시하는 단면도이다.
도 4는 구체적 실시예에 따른, 11종류의 트랜지스터를 갖는 반도체 장치의 단면도이다.
도 5A∼5J는 도 4에 도시하는 반도체 장치의 제조 프로세스를 도시하는 단면도이다.
도 6A∼ 도 6H는 플래시 메모리와 로직 회로를 혼재한 반도체 집적 회로 장치의 새로운 과제를 설명하는 단면도이다.
우선, 도 6A∼도 6G를 참조하여, 종래 기술에 따르는 플래시 메모리와 로직 회로를 포함하는 집적 회로의 제조 방법을 설명한다.
도 6A에 도시한 바와 같이, 실리콘 기판(1) 표면을 열산화하여 버퍼산화실리콘막(2)을 형성하고, 그 위에 화학 기상 퇴적(CVD)으로 질화실리콘막(3)을 퇴적한다. 레지스트 패턴을 이용하여 질화실리콘막(3), 버퍼산화실리콘막(2)을 패터닝하고, 활성 영역을 덮는 형상의 버퍼산화실리콘막(2), 질화실리콘막(3)을 남긴다. 질 화실리콘막(3)을 에칭 마스크로 하여, 실리콘 기판을 에칭하여 소자 분리홈을 형성한다. 소자 분리홈 표면을 산화한 후에, 고밀도 플라즈마(HDP) CVD로 산화실리콘막(4)을 매립한다. 산화실리콘막(4) 표면으로부터 화학 기계 연마(CMP)를 행하여 질화실리콘막(3) 표면 레벨 상의 산화실리콘막(4)을 제거한다.
도 6B에 도시한 바와 같이, 질화실리콘막을 열인산으로 에칭하여 제거한다. 노출한 버퍼산화실리콘막(2)을 희불산 등으로 에칭하여 제거한다. 또한, STI의 산화실리콘막(4)도 약간 에칭된다. 활성 영역 주위를 융기한 STI가 둘러싸는 구조를 얻을 수 있다. 그 후, 활성 영역 표면을 열산화하여, 이온 주입용의 희생산화실리콘막을 형성하여, 웰 형성용, 채널 스톱 형성용, 임계치 제어용의 이온 주입을 각 활성 영역에 맞추어 행한다. 이온 주입 후, 희생산화실리콘막은 제거한다. 활성 영역 주변의 STI의 단차부(비평탄면을 갖는 부분)는 외측으로 넓어진다.
도 6C에 도시한 바와 같이, 활성 영역 표면을 열산화하여, 플래시 메모리 셀용의 터널산화실리콘막(6)을 형성한다. 반복 행해진 산화실리콘막 에칭에 의해, 활성 영역 주변에서 STI에 오목부가 형성되어 있는 모습도 나타낸다.
도 6D에 도시한 바와 같이, 터널산화실리콘막(6)을 덮어, 폴리실리콘막(7)을 CVD로 퇴적하고, 레지스트 패턴을 이용하여 에칭하며, 게이트폭 방향(도면 중 가로 방향)의 패터닝을 행한다. STI 주연부에 형성된 단차부에서, 폴리실리콘막(7)을 수직으로 또한 완전히 에칭하는 것은 용이하지 않다.
도 6E에 도시한 바와 같이, 폴리실리콘막(7)을 덮는 ONO막(8)을 형성한다. 예컨대, 폴리실리콘막(7)을 덮어 웨이퍼 전체면에 산화실리콘막, 질화실리콘막을 CVD로 퇴적하고, 질화실리콘막 표면을 열산화하여 산화실리콘막을 형성한다. 원하는 활성 영역 상에 개구를 갖는 레지스트 패턴(RP41)을 형성하고, 로직 회로 영역의 임계치 제어용의 이온 주입을 행한다. 그 후 레지스트 패턴(RP41)은 제거한다.
도 6F에 도시한 바와 같이, ONO막(8)을 제거하는 영역에 개구를 갖는 레지스트 패턴(RP42)을 형성하고, 노출한 ONO막(8)을 에칭하여 제거한다. 또한, 활성 영역 상에 노출한 터널산화실리콘막(6)을 에칭하여 제거한다. 이 에칭 공정에 따라, 플래시 메모리 영역 이외의 STI는 에칭되어, 그 표면이 낮게 된다. 그 후, 레지스트 패턴(RP42)은 제거한다.
도 6G에 도시한 바와 같이, 게이트 전극을 형성하는 폴리실리콘막(9)을 CVD로 퇴적한다. 주변 회로 영역을 덮어, 플래시 메모리 영역에서 컨트롤 게이트 전극 형상을 갖는 레지스트 패턴을 이용한 에칭으로 컨트롤 게이트를 패터닝하고, 또한 ONO막(8), 플로팅 게이트(7)도 패터닝한다. 이온 주입을 행하여, 플래시 메모리의 소스/드레인 영역을 형성한다. 플래시 메모리 영역을 덮고, 주변 회로 영역에서 게이트 전극 형상을 갖는 레지스트 패턴을 이용하여 로직 회로의 게이트 전극을 패터닝한다. 로직 회로에 이온 주입을 행하여 소스/드레인 영역을 형성한다.
도 1J는 플래시 메모리와 주변 회로의 MOS 트랜지스터의 게이트 전극 형상을 개략적으로 도시하는 평면도이다. 좌측에 도시하는 플래시 메모리에는, 컨트롤 게이트(CG)의 아래에 플로팅 게이트(FG)가 배치되어 있고, 플로팅 게이트(FG)의 도면 중 상하의 변은, 컨트롤 게이트(CG)의 상하의 변을 본떠 패터닝되어 있다. 에칭 전에는, 플로팅 게이트(FG)는 게이트폭 방향은 패터닝되어 있지만, 컨트롤 게이 트(CG)간 등의 다른 영역에는, 플로팅 게이트층, ONO막, 컨트롤 게이트층이 적층된 상태이다. 플로팅 게이트는 에칭으로 완전히 분리되지 않으면 단락이 생긴다. 그러나, 플로팅 게이트 측벽 상의 ONO막은, 외관상 수직 방향의 두께가 두껍게 되기 때문에, 완전히 에칭하여 제거하는 것은 용이하지 않다.
도 6H는 ONO막(8)이 완전히 제거되지 않고, 벽형으로 남으며, 또한 그 하부에 플로팅 게이트의 폴리실리콘막(7)이 남아 버린 상태를 도시한다. 폴리실리콘막(7)이 인접하는 플로팅 게이트를 단락하면, 결함 메모리가 생긴다. ONO막(8)만이 남더라도, 얇은 벽형의 ONO막은 먼지 발생원이 될 수 있다.
플래시 메모리 셀의 컨트롤 게이트는 플로팅 게이트의 위에 실리고 있고, 또한, 활성 영역보다 높은 위치에 존재하는 STI 상에서 가장 높게 위치하는 것으로 되어 있다. 한편, 플래시 메모리 영역 이외의 STI 표면은, 도 6F에 도시하는 ONO막 및 터널산화실리콘막의 에칭 공정에서 에칭되어 낮게 되어 있는데 다가, 게이트 전극 아래에는 플로팅 게이트를 갖지 않으므로, 게이트 전극층의 표면의 가장 낮은 부분은, 플래시 메모리 영역의 가장 높은 부분보다도 상당히 낮게 되어 있다. 즉, 플래시 메모리 영역은 전체로서 로직 영역에 비해 높게 되어 있고, 반도체 칩 전체로서 보면, 플래시 메모리 영역은 대지(臺地)와 같은 영역을 형성하게 된다. 이러한 고저차를 갖는 기판 상에 절연막을 형성하고, 컨택트홀, 금속 배선 등을 형성하여 다층 배선구조를 형성하는 것이지만, 이 공정 차분만큼, 다층 배선 형성 공정에 있어서의 실질적인 초점 심도가 감소해 버리는 것이 된다.
이하, 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 도 1A∼도 1K를 참조하여 설명한다. 도 1A∼도 1I가 주된 제조 공정을 도시하는 단면도, 도 1J는 게이트 전극 형상을 도시하는 평면도, 도 1K는 컨트롤 게이트 간의 단면도이다.
도 1A에 도시한 바와 같이, 실리콘 기판(1) 표면을 열산화하고, 예컨대 두께10 ㎚의 버퍼산화실리콘막(2)을 형성하고, 그 위에 CVD로, 예컨대 두께 110 ㎚의 질화실리콘막(3)을 퇴적한다. 레지스트 패턴을 이용하여 질화실리콘막(3), 버퍼산화실리콘막(2)을 패터닝하고, 활성 영역을 덮는 형상으로 버퍼산화실리콘막(2), 질화실리콘막(3)의 적층으로 형성된 마스크 절연막 패턴을 남긴다. 질화실리콘막(3)을 에칭 마스크로 하여, 실리콘 기판을, 예컨대 깊이 300 ㎚ 에칭하여 소자 분리홈을 형성한다. HDPCVD로 산화실리콘막(4)을, 예컨대 두께 550 ㎚ 퇴적하여, 소자 분리홈을 매립한다. 산화실리콘막(4) 표면으로부터 CMP를 행하여 질화실리콘막(3) 표면 레벨 상의 산화실리콘막(4)을 제거한다.
도 1B에 도시한 바와 같이, 플래시 메모리 영역을 개구하는 레지스트 패턴(RP11)을 형성하고, HDPCVD 산화실리콘막(4)을 활성 영역 표면 상의 두께의 중간까지, 예컨대 두께 40 ㎚만큼 에칭한다. 플래시 메모리 영역에서는, 질화실리콘막(3)이 산화실리콘막(4)으로부터 돌출하지만, 에칭된 산화실리콘막(4)의 오목부 표면은 평탄하다. 활성 영역은 절연막에 덮인 상태를 유지한다. 플래시 메모리 영역으로부터 로직 회로 영역으로 향하면, STI 표면은 단차(5)를 형성하여 도중에서 높게 된다. 그 후, 레지스트 패턴(RP11)은 제거한다.
도 1C에 도시한 바와 같이, 질화실리콘막(3)을 열인산으로 에칭하여 제거한 다. 노출한 버퍼산화실리콘막(2)을 희불산 등으로 에칭하여 제거한다. STI도 동시에 에칭된다. 로직 회로 영역에서는, 활성 영역 주위를 융기한 STI가 둘러싸는 구조를 얻을 수 있다. 그 후, 활성 영역 표면을 열산화하여, 이온 주입용의 희생산화실리콘막을 형성하고, 웰 형성용, 채널 스톱 형성용, 임계치 제어용의 이온 주입을 각 활성 영역에 맞추어 행한다. 이온 주입 후, 희생산화실리콘막은 제거한다. STI의 산화실리콘막(4)도 에칭되어, 활성 영역 주위의 오목부가 깊게 된다. 활성 영역 표면을 열산화하여, 예컨대 두께 10 ㎚ 정도의 플래시 메모리 셀용의 터널산화실리콘막(6)을 형성한다. 플래시 메모리 영역에서는, 도 1B의 공정에서, STI의 표면이 에칭으로 인하되어 있고, 산화실리콘막의 에칭으로 STI 표면은 더욱 인하되어 있다. 활성 영역 주위의 오목부를 제외하면, 활성 영역 주위의 단차는 작다.
도 1D에 도시한 바와 같이, 터널산화실리콘막(6)을 덮어, 폴리실리콘막(7)을 CVD로, 예컨대 두께 90 ㎚ 퇴적하여, 레지스트 패턴을 이용하여 에칭하며, 게이트 폭 방향(도면 중 가로 방향)의 패터닝을 행한다. 플래시 메모리 영역의 STI 표면이 인하되고, 단차가 작기 때문에, 폴리실리콘막(7)을 수직으로 또한 완전히 에칭하는 것이 용이하다.
도 1E에 도시한 바와 같이, 폴리실리콘막(7)을 덮는 ONO막(8)을 형성한다. 예컨대, 폴리실리콘막(7)을 덮어 웨이퍼 전체면에, 예컨대 두께 약 5 ㎚의 산화실리콘막, 두께 약 10 ㎚의 질화실리콘막을 CVD로 퇴적하고, 질화실리콘막 표면을 열산화하여, 두께 약 5 ㎚의 산화실리콘막을 형성한다. ONO막(8) 전체의 두께는 약 15 ㎚가 된다. 원하는 활성 영역 상에 개구를 갖는 레지스트 패턴(RP12)을 형성하 여, 로직 회로 영역의 임계치 제어용의 이온 주입을 행한다. 그 후 레지스트 패턴(RP12)은 제거한다.
도 1F에 도시한 바와 같이, ONO막(8)을 제거하는 영역에 개구를 갖는 레지스트 패턴(RP13)을 형성하고, 노출한 ONO막(8)을 에칭하여 제거한다. 또한, 노출한 터널산화실리콘막(6)을 에칭하여 제거한다. 이 에칭에 따라, 플래시 메모리 영역 이외의 STI도 에칭되어, 그 표면이 조금 낮게 된다. 단, 로직 영역의 STI 표면의 높이는 플래시 메모리 영역의 STI 표면의 높이보다 높다. 그 후, 레지스트 패턴(RP13)은 제거한다.
도 1G에 도시한 바와 같이, 열산화에 의해 로직 영역의 활성 영역 표면에 산화실리콘의 게이트 절연막(GI)을 형성한다. 3종류의 두께의 게이트 절연막을 형성하는 경우는, 열산화, 선택적인 산화실리콘의 에칭을 2회 반복하고, 더 열산화하여, 두꺼운 산화실리콘막으로부터 순차적으로 얇은 산화실리콘막을 형성한다. 로직 영역의 STI 표면이 저하하지만, 플래시 메모리 영역의 STI 표면보다 높은 상태로 하는 것도 가능하고, 또한, 플래시 메모리 영역보다 낮게 되더라도 종래 기술에 의한 경우보다도, 그 차는 작아진다. 활성 영역 주위의 오목부는 깊게 된다.
도 1H에 도시한 바와 같이, 게이트 전극을 형성하는 폴리실리콘막(9)을 CVD로 퇴적한다. 로직 영역을 덮어, 플래시 메모리 영역에서 컨트롤 게이트 전극 형상을 갖는 레지스트 패턴(RP14)을 이용하여, 폴리실리콘막(9)을 에칭하고, 또한 ONO막(8), 플로팅 게이트(7)도 에칭한다. 플래시 메모리의 게이트 전극이 패터닝된다. 이 단계에서는 로직 회로 영역은 레지스트 패턴(RP14)으로 덮어지고, 에칭되지 않 는다. 이온 주입을 행하여, 플래시 메모리의 소스/드레인 영역을 형성한다. 그 후, 레지스트 패턴(RP14)을 제거한다. 게이트 전극 측면의 산화 등의 처리를 행하여, 플래시 메모리 구조를 작성한다.
도 1I에 도시한 바와 같이, 새롭게, 플래시 메모리 영역을 덮어, 로직 회로 영역의 게이트 전극 형상을 갖는 레지스트 패턴(RP15)을 형성하고, 폴리실리콘막(9)을 에칭하여, 로직 회로 영역의 게이트 전극을 패터닝한다. 그 후, 로직 회로의 이온 주입을 행하여 소스/드레인 영역을 형성한다. 그 후, 레지스트 패턴(RP15)은 제거한다.
도 1J는 플래시 메모리와 MOS 트랜지스터의 게이트 전극의 배치를 개략적으로 도시하는 평면도이다. 도면 중 세로 방향으로 가늘고 긴 활성 영역(AR)이 배치되어 있다. 로직 회로에서는, MOS 트랜지스터의 게이트 전극(G)이 활성 영역(AR)을 횡단하여 STI 소자 분리 영역 상으로 연장한다. 플래시 메모리에 있어서는, 플로팅 게이트(FG), 컨트롤 게이트(CG)가 활성 영역을 횡단하여 STI 소자 분리 영역 상으로 연장한다. 컨트롤 게이트(CG) 사이의 영역에서는, 플로팅 게이트(FG)와 컨트롤 게이트(CG)는 완전히 에칭되어, 잔류물은 존재하지 않는다. 도 6H에 도시한 바와 같이, ONO막(8), 폴리실리콘막(7)의 잔류물은 바람직하지 않다. 플래시 메모리 영역에 있어서, 활성 영역 및 주변의 STI의 단차는 작아지고 있기 때문에, 잔류물을 남기지 않고 에칭이 용이하게 된다.
도 1K는, 도 1J의 X2-X2선을 따라 취한, 컨트롤 게이트(CG) 사이의 영역의 단면도를 도시한다. 하지 표면의 단차가 작기 때문에, 컨트롤 게이트, 플로팅 게이 트의 완전한 에칭이 용이해지고, 플로팅 게이트 사이의 단락을 방지할 수 있다. 또한, 도 1A∼ 도 1I는, X1-X1선을 따라 취한 단면도이다.
그 후, 전극 형성, 절연막 형성, 다층 배선 형성 공정 등을 행한다. 플래시 메모리 영역의 STI 표면이 인하되고, 로직 영역의 게이트 전극 표면의 레벨은 플래시 메모리 영역의 게이트 전극 표면 레벨의 분포 범위 내가 되어, 도 1H, 1I의 공정에 있어서, 폴리실리콘막(9)의 고저차가 종래 기술보다도 감소하기 때문에 포토리소그래피에 있어서의 초점 심도의 문제는 작아진다.
플래시 메모리 영역의 STI 표면을 인하하는 처리를 행하면, 플래시 메모리 영역과 로직 영역의 사이에 단차가 형성되지만, 이 단차부 상의 막 형성, 제거는 문제를 일으킨 가능성이 있다. 도 2A∼ 도 2F를 참조하여, 제2 실시예에 따른 반도체 장치의 제조 방법을 제1 실시예와 상이한 점을 중심으로 하여 설명한다.
도 2A는 도 1A와 동일하다. 실리콘 기판(1) 표면을 열산화하여 버퍼산화실리콘막(2)을 형성하고, 그 위에 CVD로 질화실리콘막(3)을 퇴적한다. 레지스트 패턴을 이용하여 질화실리콘막(3), 산화실리콘막(2)을 패터닝하고, 질화실리콘막(3)을 에칭 마스크로 하여, 실리콘 기판을 에칭하여 소자 분리홈을 형성한다. HDPCVD로 산화실리콘막(4)을 퇴적하여, 소자 분리홈을 매립한다. 질화실리콘막(3)을 스토퍼로 하여, 산화실리콘막(4) 표면으로부터 CMP를 행하여 질화실리콘막(3) 표면 레벨 상의 산화실리콘막(4)을 제거한다.
도 2B에 도시한 바와 같이, 주변에 여유를 두고 플래시 메모리 영역을 개구하는 레지스트 패턴(RP21)을 형성하며, HDPCVD 산화실리콘막(4)을 활성 영역 표면 상의 두께의 중간까지 에칭한다. 플래시 메모리 영역의 STI 표면이 인하되고, 플래시 메모리 영역의 활성 영역으로부터 떨어진 위치에 단차(5)가 형성된다. 그 후, 레지스트 패턴(RP21)을 제거하고, 제1 실시예와 같이 질화실리콘막(3), 버퍼산화실리콘막(2)을 에칭하여 제거한다. 노출한 활성 영역 표면을 열산화하여, 플래시 메모리 셀용의 터널산화실리콘막을 형성한다.
도 2C에 도시한 바와 같이, 터널산화실리콘막(6)을 덮고, 폴리실리콘막(7)을 퇴적하고, 레지스트 패턴을 이용하여 에칭하고, 플로팅 게이트의 게이트 폭 방향을 패터닝한다. 여기서, 단차부(5)를 덮도록 폴리실리콘막의 더미(7d)를 남긴다. 단차부(5)는 플래시 메모리의 활성 영역으로부터 분리하여 형성되어 있기 때문에, 용이하게 플로팅 게이트(7)와 별개의 부재의 더미(7d)를 패터닝할 수 있다.
도 2D에 도시한 바와 같이, 폴리실리콘막(7)을 덮는 ONO막(8)을 형성한다. 원하는 활성 영역 상에 개구를 갖는 레지스트 패턴(RP23)을 형성하고, 로직 회로 영역의 임계치 제어용의 이온 주입을 행한다. 플래시 메모리 영역을 덮고, 단차부(5) 상의 폴리실리콘막(7)의 단차를 넘어, 평탄부에 달하는 레지스트 패턴(RP23)을 형성하고, 노출한 ONO막(8)을 에칭하여 제거한다. 또한, 노출한 터널산화실리콘막(6)을 에칭하여 제거한다. 도 1F에 도시하는 에칭 공정과 동일한 공정이지만, ONO막의 에칭은 플래시 메모리 영역과 로직 메모리 영역 사이에 형성된 단차를 포함하지 않는 평탄면 상에서 행해지기 때문에, 에칭은 용이하게 된다. 그 후, 레지스트 패턴(RP23)은 제거한다. 열산화에 의해 로직 영역의 활성 영역 표면에 게이트 절연막을 형성한다. 게이트 전극을 형성하는 폴리실리콘막을 CVD로 퇴적한다.
도 2E에 도시한 바와 같이, 플래시 메모리 영역에서 컨트롤 게이트의 패턴을 가지고, 단차부에서 폴리실리콘층(7), ONO막(8)을 덮는 레지스트 패턴(RP24)을 형성한다. 로직 회로 영역은 레지스트 패턴(RP24)으로 덮어진다. 레지스트 패턴(RP24)을 이용한 에칭으로 컨트롤 게이트를 패터닝하고, ONO막(8), 플로팅 게이트(7)도 더 패터닝한다. 단차부(5)에서는, 폴리실리콘층(7), ONO막(8)을 덮는 형상으로 폴리실리콘막(9)이 패터닝된다. 이온 주입을 행하여, 플래시 메모리의 소스/드레인 영역을 형성한다. 그 후, 레지스트 패턴(RP24)을 제거한다.
도 2F에 도시한 바와 같이, 새롭게, 플래시 메모리 영역, 단차부를 덮어, 로직 회로 영역의 게이트 전극 형상을 갖는 레지스트 패턴(RP25)을 형성하고, 폴리실리콘막(9)을 에칭하여, 로직 회로 영역의 게이트 전극을 패터닝한다. 그 후, 로직 회로의 이온 주입을 행하여 소스/드레인 영역을 형성한다.
본 실시예에 따르면, 플래시 메모리 영역의 STI 표면을 인하하는 처리를 행했을 때에 형성되는, 플래시 메모리 영역과 로직 영역 사이의 단차부에서는, 적극적으로 플로팅 게이트용 폴리실리콘막, ONO막, 컨트롤 게이트용 폴리실리콘막을 남기고, ONO막은 폴리실리콘막으로 끼워진 형상으로 한다. ONO막의 에칭 찌꺼기, 박리가 방지되어, 먼지 발생의 가능성이 저감한다.
플래시 메모리 영역의 STI의 부분적 에칭을 위한 마스크를 다른 공정의 마스크와 겸용하는 것도 가능하다. 도 3A, 도 3B를 참조하여 제3 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 3A는 도 1A와 동일하다. 실리콘 기판(1) 표면을 열산화하여 버퍼산화실리 콘막(2)을 형성하고, 그 위에 CVD로 질화실리콘막(3)을 퇴적한다. 레지스트 패턴을 이용하여 질화실리콘막(3), 산화실리콘막(2)을 패터닝하고, 질화실리콘막(3)을 에칭 마스크로서, 실리콘 기판을 에칭하여 소자 분리홈을 형성한다. HDPCVD로 산화실리콘막(4)을 퇴적하여, 소자 분리홈을 매립한다. 산화실리콘막(4) 표면으로부터 CMP를 행하여 질화실리콘막(3) 표면 레벨 상의 산화실리콘막(4)을 제거한다.
도 3B에 도시한 바와 같이, 플래시 메모리 영역을 개구하는 레지스트 패턴(RP31)을 형성한다. 이 레지스트 패턴(RP31)을 마스크로 하여, 플래시 메모리의 활성 영역에 대해 임계치 제어용 이온 주입을 행한다. 동일한 레지스트 패턴(RP31)을 에칭 마스크로 하여, HDPCVD 산화실리콘막(4)을 활성 영역 표면 상의 두께의 중간까지 에칭한다. 그 후, 레지스트 패턴(RP31)을 제거한다. 다른 공정은, 제1 실시예와 동일하다. 이온 주입 마스크와 에칭 마스크를 겸용함으로써, 마스크수의 증가를 억제할 수 있다.
이하, 본 발명의 구체적인 실시형태를 설명한다. 주로직 회로는 1.2 V 동작의 저전압 CMOS 트랜지스터로 구성하고, 입출력 회로는 2.5 V 내지 3.3 V 동작의 중전압 CMOS 트랜지스터로 구성하며, 불휘발성 메모리 제어 회로는 5 V, 10 V 동작의 고전압 CM0S 트랜지스터로 구성하는 것으로 한다. 저전압 트랜지스터, 고전압 트랜지스터는, 각각 고임계치, 저임계치의 2종류가 있다. 불휘발성 메모리를 부가하여, 전체 11종류의 트랜지스터를 이용한다.
도 4에 도시한 바와 같이, 반도체 기판(10)에 n형 웰(80, 84, 88), p형 웰(82, 86)이 형성되고, n형 웰(80) 내에 p형 웰(78)이 더 형성되어 있다. p형 웰(78) 내에 고전압으로 동작하는 플래시 메모리 셀(Flash cell), n채널 고전압·저임계치 트랜지스터(N-HV Low Vt) 및 n채널 고전압·고임계치 트랜지스터(N-HV High Vt)가 형성된다. n형 웰(80) 내에 고전압으로 동작하는 p채널 고전압·저임계치 트랜지스터(P-HV Low Vt) 및 p채널 고전압·고임계치 트랜지스터(P-HV High Vt)가 형성된다. p형 웰(82), n형 웰(84) 내에 중전압으로 동작하는 n채널 중전압 트랜지스터(N-MV)와 p채널 중전압 트랜지스터(P-MV)가 형성된다. p형 웰(86) 내에 저전압으로 동작하는 n채널 저전압·고임계치 트랜지스터(N-LV High Vt) 및 n채널 저전압·저임계치 트랜지스터(N-LV Low Vt), n형 웰(88) 내에 p채널 저전압·고임계치 트랜지스터(P-LV High Vt) 및 p채널 저전압·저임계치 트랜지스터(P-LV Low Vt)가 형성된다.
n채널 중전압 트랜지스터(N-MV) 및 p채널 중전압 트랜지스터(P-MV)는 입출력 회로를 구성하는 트랜지스터이고, 2.5 V 동작 혹은 3.3 V 동작 등의 트랜지스터이다. 2.5 V 동작 트랜지스터와 3.3 V 동작 트랜지스터는, 게이트 절연막의 두께, 임계치 전압 제어 조건, LDD 조건은 상호 상이하지만, 동시에 양쪽을 탑재할 필요는 없고, 어느 한쪽만이 탑재되는 것이 일반적이다. 이하, 도 4에 도시하는 반도체 장치의 제조 방법에 대해 설명한다.
도 5A에 도시한 바와 같이, 제3 실시예로 설명한 공정에 따라 실리콘 기판(10) 상에 산화실리콘막(12), 질화실리콘막(14)의 패턴을 형성하고, 실리콘 기판(10)을 에칭하여 소자 분리홈을 형성하며, 산화실리콘막을 매립한다. CMP에서 질화실리콘막(14) 레벨 상의 산화실리콘막을 제거한다. STI 소자 분리 영역(22)이 형 성된다. 이 상태로 기판 상에 메모리 영역을 노출하는 레지스트 패턴(15)을 형성한다. 레지스트 패턴(15)을 마스크로 하여 임계치 제어용의 붕소 이온을 가속 에너지 40 keV, 도우즈량 6× 1013 cm-2로 이온 주입하여, p형 영역(54)을 형성한다.
레지스트 패턴(15)을 에칭 마스크로 하여, STI 산화실리콘막(22)을, 예컨대 40 ㎚만큼 에칭하여 제거한다. 메모리 영역의 STI 산화실리콘막(22)의 표면이 내려가, 단차(20)가 형성된다.
레지스트 패턴(15)을 제거하고, 전체 영역에서 질화실리콘막(14), 산화실리콘막(12)을 에칭하여 제거한다. 이 에칭 공정 이후의 공정은 기본적으로 제1 실시예와 동일하다. 또한, 도시의 간략화를 위해, 이후 단차(20)를 생략하여 도시한다.
도 5B에 도시한 바와 같이, STI 산화실리콘막(22)에 의해, 활성 영역이 획정된다. 산화실리콘희생막을 열산화에 의해 형성한다.
플래시 메모리 셀(Flash cell) 형성 영역 및 n채널 고전압 트랜지스터(N-HV)형성 영역에, n형 매립 불순물층(28)을 형성한다. n형 매립 불순물층(28)은, 예컨대 인(P+) 이온을, 가속 에너지 2 MeV, 도우즈량 2× 1013 cm-2의 조건으로 이온 주입함으로써 형성한다. 플래시 메모리 셀(Flash cell) 형성 영역, n채널 트랜지스터(N-HV, N-MV, N-LV) 형성 영역에, p형 웰용 불순물층(32, 34)을 형성한다. p형 웰용 불순물층(32)은, 예컨대 붕소(B+) 이온을, 가속 에너지 400 keV, 도우즈량 1.5× 1013 cm-2의 조건으로 이온 주입함으로써 형성한다. p형 웰용 불순물층(34)은, 예 컨대 붕소 이온을, 가속 에너지 100 keV, 도우즈량 2× 1012 cm-2의 조건으로 이온 주입함으로써 형성한다.
n채널 고전압·고임계치 트랜지스터(N-HV High Vt) 형성 영역, n채널 중전압 트랜지스터(N-MV) 형성 영역, n채널 저전압 트랜지스터(N-LV) 형성 영역에, p형 웰용 불순물층(40)을 형성한다. p형 웰용 불순물층(40)은, 예컨대 붕소 이온을, 가속 에너지 100 keV, 도우즈량 6× 1012 cm-2의 조건으로 이온 주입함으로써 형성한다.
p채널 트랜지스터(P-HV, P-MV, P-LV) 형성 영역에, n형 웰용 불순물층(44)을 형성한다. n형 웰용 불순물층(44)은, 예컨대 인이온을, 가속 에너지 600 keV, 도우즈량 3× 1013 cm-2의 조건으로 이온 주입함으로써 형성한다. 이 조건에 의해, 임계치 전압이 약 -0.2 V의 p채널 고전압·저임계치 트랜지스터(P-HV Low Vt)를 얻을 수 있다. p채널 고전압·고임계치 트랜지스터(P-HV High Vt) 형성 영역에 임계치 전압 제어용 불순물 확산층(48)을, p채널 중전압 트랜지스터(P-MV) 형성 영역 및 p채널 저전압 트랜지스터(P-LV) 형성 영역에 채널 스톱층(50)을 형성한다. 임계치 전압 제어용 불순물층(48) 및 채널 스톱층(50)은, 예컨대 인이온을, 가속 에너지 240 keV, 도우즈량 5× 1012 cm-2의 조건으로 이온 주입함으로써 형성한다. 이 조건에 의해, 임계치 전압이 약 -0.6 V의 p채널 고전압·고임계치 트랜지스터(P-HV High Vt)를 얻을 수 있다. 이온 주입 종료 후, 산화실리콘희생막은 제거한다.
도 5C에 도시한 바와 같이, 예컨대 900℃∼1050℃의 온도로 30분간의 열산화 를 행하고, 활성 영역 상에, 막 두께 10 ㎚의 터널산화실리콘막(56)을 형성한다. 터널산화실리콘막(56)을 덮어 기판 상에, CVD법에 의해, 예컨대 막 두께 90 ㎚의 인도핑 폴리실리콘막을 성장한다. 포토리소그래피 및 드라이 에칭에 의해 인(燐) 도핑 폴리실리콘막을 패터닝하고, 플래시 메모리 셀(Flash cell) 형성 영역에, 인 도핑 폴리실리콘막으로 이루어지는 플로팅 게이트(58)를 형성한다.
플로팅 게이트(58)가 형성된 기판 상에, CVD법에 의해, 예컨대 막 두께 5 ㎚의 산화실리콘막과, 예컨대 막 두께 10 nm의 질화실리콘막을 성장한다. 질화실리콘막의 표면을 950℃에서 90분간 열산화하고, 표면에 두께 5 ㎚ 정도의 산화막을 성장하여, 전체적으로 두께 15 ㎚ 정도의 ONO막(산화실리콘막/질화실리콘막/산화실리콘막)(60)을 형성한다.
도 5D에 도시한 바와 같이, 트랜지스터 영역에 임계치 제어용의 이온 주입을 행하여, 소망의 임계치를 얻는다. n채널 중전압 트랜지스터(N-MV) 형성 영역에 임계치 전압 제어용 불순물층(64)을 형성한다. 임계치 전압 제어용 불순물층(64)은, 예컨대 붕소 이온을, 가속 에너지 30 keV, 도우즈량 5× 1012 cm-2의 조건으로 이온 주입함으로써 형성하고, 약 +0.3∼+0.4 V의 임계치 전압을 얻는다. p채널 중전압 트랜지스터(P-MV) 형성 영역에 임계치 전압 제어용 불순물층(68)을 형성한다. 임계치 전압 제어용 불순물층(68)은, 예컨대 비소(As+) 이온을, 가속 에너지 150 keV, 도우즈량 3× 1012 cm-2의 조건으로 이온 주입함으로써 형성하고, 약 -0.3∼-0.4 V의 임계치 전압을 얻는다.
n채널 저전압·고임계치 트랜지스터(N-LV High Vt) 형성 영역에 임계치 전압 제어용 불순물층(72)을 형성한다. 임계치 전압 제어용 불순물층(72)은, 예컨대 붕소 이온을, 가속 에너지 10 keV, 도우즈량 5× 1012 cm-2의 조건으로 이온 주입함으로써 형성하고, 약 +0.2 V의 임계치 전압을 얻는다. p채널 저전압·고임계치 트랜지스터(P -LV High Vt) 형성 영역에 임계치 전압 제어용 불순물층(76)을 형성한다. 임계치 전압 제어용 불순물층(76)은, 예컨대 비소 이온을, 가속 에너지 100 keV, 도우즈량 5× 1012 cm-2의 조건으로 이온 주입함으로써 형성하고, 약 -0.2 V의 임계치 전압을 얻는다.
계속해서, 포토리소그래피에 의해, 플래시 메모리 셀(Flash cell) 형성 영역을 덮고, 다른 영역을 노출하는 포토레지스트막(92)을 형성한다. 예컨대, 드라이 에칭에 의해, 포토레지스트막(92)을 마스크로 하여 ONO막(60)을 에칭하고, 플래시 메모리 셀(Flash cell) 형성 영역 이외의 ONO막(60)을 제거한다. 계속해서, 예컨대 불산 수용액을 이용한 웨트 에칭에 의해, 포토레지스트막(92)을 마스크로 하여 터널산화실리콘막(56)을 에칭하고, 플래시 메모리 셀(Flash cell) 형성 영역 이외의 터널산화실리콘막(56)을 제거한다. 그 후, 예컨대, 애싱에 의해, 포토레지스트막(92)을 제거한다.
도 5E에 도시한 바와 같이, 예컨대 850℃의 온도로 열산화를 행하고, 활성 영역 상에, 막 두께 13 ㎚의 산화실리콘막(94)을 형성한다. 플래시 메모리 셀(Flash cell) 형성 영역 및 고전압 트랜지스터(N-HV, P-HV) 형성 영역을 덮고, 다른 영역을 노출하는 포토레지스트막(96)을 형성한다. 예컨대 불산수용액을 이용한 웨트 에칭에 의해, 포토레지스트막(96)을 마스크로 하여 산화실리콘막(94)을 에칭하고, 중전압 트랜지스터(N-MV, P-MV) 형성 영역 및 저전압 트랜지스터(N-LV, P-LV) 형성 영역의 산화실리콘막(94)을 제거한다. 그 후, 예컨대, 애싱에 의해, 포토레지스트막(96)을 제거한다.
도 5F에 도시한 바와 같이, 예컨대 850℃의 온도로 열산화를 행하고, 중전압 트랜지스터(N-MV, P-MV) 형성 영역 및 저전압 트랜지스터(N-LV, P-LV) 형성 영역의 활성 영역 상에, 막 두께 4.5 ㎚의 산화실리콘막(98)을 형성한다. 또한, 이 열산화공정에 있어서, 산화실리콘막(94)의 막 두께도 증가한다.
포토리소그래피에 의해, 플래시 메모리 셀(Flash cell) 형성 영역, 고전압 트랜지스터(N-HV, P-HV) 형성 영역 및 중전압 트랜지스터(N-MV, P-MV) 형성 영역을 덮고, 저전압 트랜지스터(N-LV, P-LV) 형성 영역을 노출하는 포토레지스트막(100)을 형성한다. 예컨대, 불산수용액을 이용한 웨트 에칭에 의해, 포토레지스트막(100)을 마스크로 하여 산화실리콘막(98)을 에칭하고, 저전압 트랜지스터(N-LV, P-LV) 형성 영역의 산화실리콘막(98)을 제거한다. 그 후, 예컨대, 애싱에 의해, 포토레지스트막(100)을 제거한다.
도 5G에 도시한 바와 같이, 예컨대 850℃의 온도로 열산화를 행하고, 저전압 트랜지스터(N-LV, P-LV) 형성 영역의 활성 영역 상에, 막 두께 2.2 ㎚의 산화실리콘막으로 이루어지는 게이트 절연막(102)을 형성한다. 또한, 이 열산화 공정에 있어서, 산화실리콘막(94, 98)의 막 두께도 증가하여, 고전압 트랜지스터(N-HV, P- HV) 형성 영역에는 합계 막 두께 16 ㎚의 게이트 절연막이 형성되고, 중전압 트랜지스터(N-MV, P-MV) 형성 영역에는 합계 막 두께 5.5 ㎚의 게이트 절연막이 형성된다.
CVD법에 의해, 예컨대 막 두께 180 ㎚의 폴리실리콘막(108)을 성장한다. 계속해서, 플라즈마 CVD법에 의해, 폴리실리콘막(108) 상에, 예컨대 막 두께 30 ㎚의 질화실리콘막(110)을 성장한다. 또한, 질화실리콘막(110)은 하층의 폴리실리콘막(108)을 패터닝할 때의 반사 방지 및 에칭 마스크를 겸하고, 후술하는 플래시 셀의 게이트 전극 측면을 산화할 때에 로직 부분의 게이트 전극을 보호하는 역할도 한다.
포토리소그래피 및 드라이 에칭에 의해, 플래시 메모리 셀(Flash cell) 형성 영역의 질화실리콘막(110), 폴리실리콘막(108), ONO막(60) 및 플로팅 게이트(58)를 패터닝하여, 플래시 메모리 셀(Flash cell)의 게이트 전극(112)을 형성한다.
도 5H에 도시한 바와 같이, 플래시 메모리 셀(Flash cell)의 게이트 전극(112)의 측면을 10 ㎚ 정도 열산화하여, 소스/드레인 영역(114)의 이온 주입을 행한다. 재차 게이트 전극(112)의 측면을 10 ㎚ 정도 열산화한다. 계속해서, 예컨대 열 CVD법에 의해 질화실리콘막을 퇴적 후, 이 질화실리콘막 및 질화실리콘막(110)을 에치백하여, 게이트 전극(112)의 측벽 부분에 질화실리콘막으로 이루어지는 측벽 절연막(116)을 형성하고 폴리실리콘막(108)의 표면을 노출한다. 계속해서, 포토리소그래피 및 드라이 에칭에 의해, 고전압 트랜지스터(N-HV, P-HV) 형성 영역, 중전압 트랜지스터(N-MV, P-MV) 형성 영역 및 저전압 트랜지스터(N-LV, P- LV) 형성 영역의 폴리실리콘막(108)을 패터닝하여, 폴리실리콘막(108)으로 이루어지는 게이트 전극(118)을 형성한다.
도 5I에 도시한 바와 같이, 로직 회로의 각 트랜지스터의 소스/드레인(S/D)을 형성한다. p채널 저전압 트랜지스터(P-LV)의 소스/드레인 영역의 익스텐션(extension)을 형성한다. 예컨대, 붕소 이온을, 가속 에너지 0.5 keV, 도우즈량 3.6× 1014 cm-2으로 하고, 그리고 비소 이온을, 가속 에너지 80 keV, 도우즈량 각 6.5× 1012 cm-2로 하여, 기판 법선으로부터 28도 경사한 4방향에서 이온 주입을 행함으로써 형성하여, 포켓이 있는 익스텐션으로 한다. n채널 저전압 트랜지스터(N-LV)의 소스/드레인 영역의 익스텐션을 형성한다. 예컨대, 비소 이온을, 가속 에너지 3 keV, 도우즈량 1.1× 1015 cm-2로 하고, 그리고 불화붕소(BF2 +) 이온을, 가속 에너지 35 keV, 도우즈량 각 9.5× 1012 cm-2으로 하여, 기판 법선으로부터 28도 경사한 4방향에서 이온 주입을 행함으로써 형성하여, 포켓이 있는 익스텐션으로 한다.
p채널 중전압 트랜지스터(P-MV)의 소스/드레인 영역의 익스텐션을 형성한다. 예컨대, 불화붕소 이온을, 가속 에너지 10 keV, 도우즈량 7× 1013 cm-2의 조건으로 이온 주입을 행함으로써 형성한다. n채널 중전압 트랜지스터(N-MV)의 소스/드레인 영역의 익스텐션을 형성한다. 예컨대, 비소 이온을, 가속 에너지 10 keV, 도우즈량 2× 1013 cm-2의 조건이고, 예컨대 인이온을, 가속 에너지 10 keV, 도우즈량 3× 1013 cm-2의 조건으로, 각각 이온 주입을 행함으로써 형성한다.
p채널 고전압 트랜지스터(P-HV)의 소스/드레인 영역의 익스텐션을 형성한다. 예컨대, 불화붕소 이온을, 가속 에너지 80 keV, 도우즈량 4.5× 1013 cm-2의 조건으로 이온 주입을 행함으로써 형성한다. n채널 고전압 트랜지스터(N-HV)의 소스/드레인 영역의 익스텐션을 형성한다. 예컨대 인이온을, 가속 에너지 35 keV, 도우즈량 4× 1013 cm-2의 조건으로 이온 주입을 행함으로써 형성한다.
열 CVD법에 의해 산화실리콘막을 퇴적한 후, 이 산화실리콘막을 에치백하여, 게이트 전극의 측벽 부분에 산화실리콘막으로 이루어지는 측벽 절연막(144)을 형성한다.
포토레지스트막을 마스크로 하여 이온 주입을 행하고, 플래시 메모리 셀(Flash cell) 및 n채널 트랜지스터의 소스/드레인 영역을 형성한다. 이 이온 주입에 의해, 플래시 메모리 셀 및 n채널 트랜지스터의 게이트 전극은 n형으로 도핑된다. 소스/드레인 영역은, 예컨대 인이온을, 가속 에너지 10 keV, 도우즈량 6× 1015 cm-2의 조건으로 이온 주입을 행함으로써 형성한다.
p채널 트랜지스터의 소스/드레인 영역을 형성한다. 이 이온 주입에 의해, p채널 트랜지스터의 게이트 전극은, p형으로 도핑된다. 소스/드레인 영역(152)은, 예컨대 붕소 이온을, 가속 에너지 5 keV, 도우즈량 4× 1015 cm-2의 조건으로 이온 주입을 행함으로써 형성한다. 주지한 살리사이드프로세스에 의해, 게이트 전극 상 및 소스/드레인 영역 상을 실리사이드화한다. 이렇게 해서, 실리콘 기판(10) 상에, 11종류의 트랜지스터를 완성한다.
트랜지스터가 형성된 실리콘 기판(10) 상에, 절연막(154)을 퇴적하고, 컨택트 홀을 형성하여, 도전성 플러그(158)를 매립한다. 절연막(154) 상에 제1층 금속 배선(160)을 형성한다.
도 5J에 도시한 바와 같이, 절연막의 퇴적, 배선 등의 형성을 반복하여 행하고, 원하는 층수의 다층 배선층(162)을 형성한다. 다층 배선층(162) 상에, 절연막(164)을 퇴적하고, 컨택트 홀을 형성하여, 도전성 플러그(168)를 매립한다. 도전성 플러그(168)에 접속되는 배선(170), 패드 전극(172)를 절연막(164) 상에 형성한다. 배선층(170), 패드 전극(172) 등이 형성된 절연막(164) 상에, 패시베이션막(174)을 형성하고, 패드 전극을 개구한다. 이와 같이 하여 반도체 장치를 완성한다. 또한, 플래시 메모리 셀, 로직 트랜지스터, 다층 배선의 제조 공정으로서 여러 가지의 공지한 공정을 이용할 수 있다. 예컨대, 일본 특허 공개 제2005-142362호의 [실시예]의 란을 참조할 수 있다.
플래시 메모리를 혼재하는 반도체 장치를 11종류의 트랜지스터에 의해 구성했지만, 여기에 한정되지 않는다. 트랜지스터의 종류는 적절하게 증감할 수 있다. 메모리도 플래시 메모리에 한정되지 않는다.
이상 실시예를 따라 본 발명을 설명했지만, 본 발명은 이들에 한정되지 않는다. STI 소자 분리 영역에서 획정된 복수의 활성 영역 상에 높이가 상이한 구조물을 형성하여, 패터닝하는 경우에, 널리 적용 가능하다. 높이가 다른 구조물로서, 플래시 메모리와 MOS 트랜지스터의 게이트 전극을 설명했지만, 층수가 상이한 도전체, 예컨대 단층 구조와 적층 구조가 혼재하는 도전체 구조에 유효할 것이다. 또한, 작성하는 회로도 여러 가지 선택할 수 있다. 기타 여러 가지의 변형, 개량, 조합 등이 가능한 것은 당업자에 자명할 것이다.
STI 소자 분리 영역에서 획정된 복수의 활성 영역 상에 높이가 다른 구조물을 형성하는 반도체 집적 회로에 적용할 수 있다. 특히 플로팅 게이트를 갖는 불휘발성 메모리를 갖는 반도체 장치에 적용할 수 있다.

Claims (15)

  1. 제1 영역과 제2 영역을 갖는 반도체 기판과,
    상기 반도체 기판에 형성된 소자 분리홈과 상기 소자 분리홈을 매립하는 절연막으로 형성되고, 상기 제1 영역과 상기 제2 영역의 복수의 활성 영역을 획정하는 STI 소자 분리 영역과,
    상기 제1 영역의 활성 영역으로부터 주위의 STI 소자 분리 영역까지의 영역 상에 걸쳐 형성되고, 제1 높이를 갖는 제1 구조물과,
    상기 제2 영역의 활성 영역으로부터 주위의 STI 소자 분리 영역까지의 영역 상에 걸쳐 형성되고, 상기 제1 높이보다 낮은 제2 높이를 갖는 제2 구조물
    을 포함하고,
    상기 제1 영역에서 STI 소자 분리 영역의 표면과 활성 영역의 표면은 높이가 동일하고, 상기 제2 영역에서의 STI 소자 분리 영역의 표면은 상기 제2 영역에서의 활성 영역의 표면보다 높은 것인 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 구조물은 층수가 상이한 도전체를 포함하는 것인 반도체 장치.
  3. 제1항에 있어서, 상기 제1 영역은 메모리 셀 영역이고, 상기 제2 영역은 로직 회로 영역이며,
    상기 복수의 활성 영역 표면에 형성된, 두께가 상이한 게이트 절연막과,
    상기 각 활성 영역과의 경계의 상기 STI 소자 분리 영역에 형성된 오목부
    를 포함하는 반도체 장치.
  4. 제3항에 있어서, 상기 제1 구조물은, 플로팅 게이트와, 게이트간 절연막과, 컨트롤 게이트를 포함하는 불휘발성 메모리의 게이트 전극이고, 상기 제2 구조물은 MOS 트랜지스터의 게이트 전극인 것인 반도체 장치.
  5. 제4항에 있어서, 상기 STI 소자 분리 영역은, 상기 메모리 셀 영역과 로직 회로 영역의 경계 영역에서 단차를 가지고,
    상기 단차를 덮고, 상기 플로팅 게이트와 동일 재료로 형성된 더미 플로팅 게이트를 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 더미 플로팅 게이트 상에 부분적으로 형성되고, 상기 게이트간 절연막과 동일 재료로 형성된 더미 게이트간 절연막과, 상기 더미 게이트간 절연막과 상기 더미 플로팅 게이트 상에 형성되고, 상기 컨트롤 게이트와 동일 재료로 형성된 더미 컨트롤 게이트를 포함하는 반도체 장치.
  7. 서로 두께가 상이한 게이트 절연막을 갖는 메모리 셀 영역과 로직 회로 영역을 포함하는 반도체 기판과,
    상기 반도체 기판에 형성된 홈을 매립하여 상기 메모리 셀 영역과 상기 로직 회로 영역을 획정하는 소자 분리막을 포함하고,
    상기 소자 분리막은 활성 영역과의 경계에서 오목부를 가지고,
    상기 메모리 셀 영역에서 소자 분리막 높이와 활성 영역의 높이는 동일하고, 상기 로직 회로 영역에서의 소자 분리막 높이는 상기 로직 회로 영역에서의 활성 영역의 높이보다 높은 것인 반도체 장치.
  8. (a) 제1 영역과 제2 영역을 갖는 반도체 기판에 복수의 활성 영역을 획정하는 소자 분리 영역 형상의 개구를 갖는 마스크 절연막 패턴을 형성하는 공정과,
    (b) 상기 마스크 절연막 패턴을 에칭 마스크로 하여 반도체 기판을 에칭하고, 복수의 활성 영역을 획정하는 소자 분리홈을 형성하는 공정과,
    (c) 상기 소자 분리홈을 매립하여 소자 분리 재료막을 퇴적하는 공정과,
    (d) 상기 소자 분리 재료막을 화학 기계 연마하여 소자 분리 영역을 형성하고, 상기 마스크 절연막 패턴을 노출하는 공정과,
    (e) 상기 공정(d) 후, 상기 제2 영역을 덮는 레지스트 패턴을 형성하고, 상기 제1 영역의 상기 소자 분리 영역을 에칭하여, 상기 활성 영역 상에서 상기 소자 분리 영역의 두께의 일부를 제거하는 공정과,
    (f) 상기 공정(e) 후, 상기 마스크 절연막 패턴을 제거하는 공정과,
    (g) 상기 공정(f) 후, 상기 제1 영역의 활성 영역으로부터 주위의 소자 분리 영역까지의 영역 상에 걸쳐지고(extending), 제1 높이를 갖는 제1 구조물을 형성하는 공정과,
    (h) 상기 공정(f) 후, 상기 제2 영역의 활성 영역으로부터 주위의 소자 분리 영역까지의 영역 상에 걸쳐지고, 상기 제1 높이보다 낮은 제2 높이를 갖는 제2 구조물을 형성하는 공정
    을 포함하고,
    상기 제1 영역에서의 소자 분리 영역의 표면과 활성 영역의 표면은 높이가 동일하며, 상기 제2 영역에서의 소자 분리 영역의 표면은 상기 제2 영역에서의 활성 영역의 표면보다 높은 것인 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 공정(g)과 공정(h)는 층수가 다른 도전체를 형성하는 것인 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 제1 영역은 메모리 영역이고, 상기 제2 영역은 로직 회로 영역이며,
    (i) 상기 공정(g) 전에, 상기 복수의 활성 영역 상에 메모리 셀용의 게이트 절연막을 형성하는 공정과,
    (j) 상기 제2 영역의 상기 메모리 셀용의 게이트 절연막을 제거하는 공정과,
    (k) 상기 제2 영역의 활성 영역 상에 MOS 트랜지스터용의 게이트 절연막을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서, (l) 상기 공정(e)의 레지스트 패턴을 이용하여, 상기 제1 영역에 임계치 제어용의 이온 주입을 행하는 공정을 포함하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서, 상기 공정(g)은,
    (g-1) 상기 메모리 셀용 게이트 절연막을 덮어, 플로팅 게이트층을 형성하는 공정과,
    (g-2) 상기 플로팅 게이트층의 게이트 폭 방향의 패터닝을 행하는 공정과,
    (g-3) 상기 게이트 폭 방향이 패터닝된 플로팅 게이트층을 덮어, 반도체 기판 상에 게이트간 절연막을 형성하는 공정과,
    (g-4) 상기 게이트간 절연막을 패터닝하는 공정과,
    (g-5) 상기 패터닝된 게이트간 절연막을 덮어 기판 상에 게이트 전극층을 형성하는 공정과,
    (g-6) 상기 게이트 전극층을 패터닝하고, 또한 게이트 길이 방향으로 상기 게이트간 절연막, 상기 플로팅 게이트층을 패터닝하는 공정
    을 포함하는 것인 반도체 장치의 제조 방법.
  13. 제12항에 있어서, 상기 공정(h)은,
    (h-1) 상기 공정(g-5)과 함께, 상기 제2 영역에서 상기 MOS 트랜지스터용 게이트 절연막 상에 게이트 전극층을 형성하는 공정과,
    (h-2) 상기 제2 영역에서 상기 게이트 전극층을 패터닝하는 공정
    을 포함하는 것인 반도체 장치의 제조 방법.
  14. 제12항에 있어서, 상기 공정(e)은 상기 소자 분리 영역에 단차를 형성하고, 상기 공정(g-2)은, 상기 소자 분리 영역의 단차 상에 더미 플로팅 게이트를 남기는 것인 반도체 장치의 제조 방법.
  15. 제14항에 있어서, 상기 공정(g-4)은 상기 더미 플로팅 게이트의 일부 표면 상에 더미 게이트간 절연막을 남기고, 상기 공정(g-6)은 상기 더미 플로팅 게이트, 상기 더미 게이트간 절연막 상에 더미 게이트를 남기는 것인 반도체 장치의 제조 방법.
KR1020087031611A 2006-06-30 2006-06-30 반도체 장치와 반도체 장치의 제조 방법 KR101030101B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2006/313083 WO2008001458A1 (en) 2006-06-30 2006-06-30 Semiconductor device and semiconductor manufacturing method

Publications (2)

Publication Number Publication Date
KR20090016493A KR20090016493A (ko) 2009-02-13
KR101030101B1 true KR101030101B1 (ko) 2011-04-20

Family

ID=38845233

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020087031611A KR101030101B1 (ko) 2006-06-30 2006-06-30 반도체 장치와 반도체 장치의 제조 방법

Country Status (6)

Country Link
US (4) US7986015B2 (ko)
EP (2) EP2037496B1 (ko)
JP (1) JP5400378B2 (ko)
KR (1) KR101030101B1 (ko)
CN (1) CN101479843B (ko)
WO (1) WO2008001458A1 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010013683A1 (ja) * 2008-08-01 2010-02-04 日本電気株式会社 半導体装置及び半導体装置の製造方法
US8228726B2 (en) * 2008-12-14 2012-07-24 Chip Memory Technology, Inc. N-channel SONOS non-volatile memory for embedded in logic
CN102859681B (zh) * 2010-02-04 2015-04-08 索泰克公司 用于形成集成半导体结构的方法和结构
JP2011204756A (ja) * 2010-03-24 2011-10-13 Toshiba Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法
US8563394B2 (en) * 2011-04-11 2013-10-22 International Business Machines Corporation Integrated circuit structure having substantially planar N-P step height and methods of forming
JP5821311B2 (ja) * 2011-06-17 2015-11-24 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5951213B2 (ja) * 2011-10-11 2016-07-13 ルネサスエレクトロニクス株式会社 半導体装置の製造方法及び半導体装置
US9117687B2 (en) * 2011-10-28 2015-08-25 Texas Instruments Incorporated High voltage CMOS with triple gate oxide
US9564331B2 (en) * 2012-07-02 2017-02-07 Cypress Semiconductor Corporation Apparatus and method for rounded ONO formation in a flash memory device
US9059022B2 (en) * 2012-12-28 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods of forming the same
US8877585B1 (en) * 2013-08-16 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration
US8883624B1 (en) * 2013-09-27 2014-11-11 Cypress Semiconductor Corporation Integration of a memory transistor into high-K, metal gate CMOS process flow
CN104779209B (zh) * 2014-01-13 2018-07-20 中芯国际集成电路制造(上海)有限公司 闪存的制造方法
US10943996B2 (en) * 2016-11-29 2021-03-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including non-volatile memories and logic devices
CN107134486B (zh) * 2017-04-28 2018-06-29 睿力集成电路有限公司 存储器
KR102434436B1 (ko) * 2017-05-31 2022-08-19 삼성전자주식회사 집적회로 소자 및 그 제조 방법
FR3067516B1 (fr) 2017-06-12 2020-07-10 Stmicroelectronics (Rousset) Sas Realisation de regions semiconductrices dans une puce electronique
FR3068507B1 (fr) * 2017-06-30 2020-07-10 Stmicroelectronics (Rousset) Sas Realisation de regions semiconductrices dans une puce electronique
DE102018117235A1 (de) * 2017-07-26 2019-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Grenzbereichsentwurf zur reduzierung des cmp-vertiefungseffekts an speichermatrixrändern
JP2019054213A (ja) * 2017-09-19 2019-04-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN110299398B (zh) * 2018-03-22 2022-04-19 联华电子股份有限公司 高电压晶体管及其制造方法
KR102491089B1 (ko) 2018-07-27 2023-01-26 삼성전자주식회사 반도체 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036048A (ja) 1999-07-16 2001-02-09 Denso Corp 半導体メモリ及びその製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3363502B2 (ja) 1993-02-01 2003-01-08 三菱電機株式会社 半導体記憶装置の製造方法
KR0138312B1 (ko) * 1994-05-13 1998-04-28 김광호 비휘발성 반도체 메모리장치의 제조방법
JP3967440B2 (ja) 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
KR100275730B1 (ko) 1998-05-11 2000-12-15 윤종용 트렌치 소자분리 방법
JP3425882B2 (ja) 1999-03-04 2003-07-14 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
JP2001332708A (ja) 2000-05-19 2001-11-30 Nec Corp 不揮発性半導体記憶装置及びその製造方法
JP4823408B2 (ja) * 2000-06-08 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2002100673A (ja) * 2000-09-21 2002-04-05 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JP3984020B2 (ja) * 2000-10-30 2007-09-26 株式会社東芝 不揮発性半導体記憶装置
JP4597479B2 (ja) 2000-11-22 2010-12-15 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
US6921947B2 (en) * 2000-12-15 2005-07-26 Renesas Technology Corp. Semiconductor device having recessed isolation insulation film
JP3597495B2 (ja) 2001-08-31 2004-12-08 株式会社ルネサステクノロジ 半導体集積回路装置
JP2003188286A (ja) * 2001-12-14 2003-07-04 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR100609194B1 (ko) * 2002-02-14 2006-08-02 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
JP2003297950A (ja) * 2002-03-29 2003-10-17 Fujitsu Ltd 半導体装置及びその製造方法
KR100481856B1 (ko) * 2002-08-14 2005-04-11 삼성전자주식회사 이이피롬 및 마스크롬을 구비하는 반도체 장치 및 그 제조방법
CN100514650C (zh) 2003-04-10 2009-07-15 富士通微电子株式会社 半导体装置及其制造方法
US6930351B2 (en) * 2003-08-14 2005-08-16 Renesas Technology Corp. Semiconductor device with dummy gate electrode
JP2005142362A (ja) 2003-11-06 2005-06-02 Fujitsu Ltd 半導体装置及びその製造方法
TWI253746B (en) * 2003-10-24 2006-04-21 Fujitsu Ltd Semiconductor device group and method for fabricating the same, and semiconductor device and method for fabricating the same
JP4171695B2 (ja) 2003-11-06 2008-10-22 株式会社東芝 半導体装置
KR100520684B1 (ko) * 2003-11-19 2005-10-11 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
JP2005236083A (ja) * 2004-02-20 2005-09-02 Toshiba Corp 半導体装置の製造方法
JP4836416B2 (ja) 2004-07-05 2011-12-14 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2006032700A (ja) 2004-07-16 2006-02-02 Renesas Technology Corp メモリ領域とロジック領域を混載する半導体装置の製造方法
JP4947931B2 (ja) * 2004-08-12 2012-06-06 ルネサスエレクトロニクス株式会社 半導体装置
JP4242822B2 (ja) * 2004-10-22 2009-03-25 パナソニック株式会社 半導体装置の製造方法
US7202125B2 (en) * 2004-12-22 2007-04-10 Sandisk Corporation Low-voltage, multiple thin-gate oxide and low-resistance gate electrode
US7323379B2 (en) * 2005-02-03 2008-01-29 Mosys, Inc. Fabrication process for increased capacitance in an embedded DRAM memory
JP2006237434A (ja) * 2005-02-28 2006-09-07 Oki Electric Ind Co Ltd 半導体記憶装置およびその製造方法
JP2006253499A (ja) * 2005-03-11 2006-09-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001036048A (ja) 1999-07-16 2001-02-09 Denso Corp 半導体メモリ及びその製造方法

Also Published As

Publication number Publication date
EP2037496A4 (en) 2010-11-24
US8497176B2 (en) 2013-07-30
US20130302967A1 (en) 2013-11-14
US8912069B2 (en) 2014-12-16
US20110244650A1 (en) 2011-10-06
CN101479843A (zh) 2009-07-08
WO2008001458A1 (en) 2008-01-03
EP2037496B1 (en) 2016-04-06
JP5400378B2 (ja) 2014-01-29
EP2648220B1 (en) 2017-11-08
EP2648220A1 (en) 2013-10-09
KR20090016493A (ko) 2009-02-13
US20130299892A1 (en) 2013-11-14
CN101479843B (zh) 2011-03-30
US8698253B2 (en) 2014-04-15
EP2037496A1 (en) 2009-03-18
JPWO2008001458A1 (ja) 2009-11-26
US7986015B2 (en) 2011-07-26
US20090102010A1 (en) 2009-04-23

Similar Documents

Publication Publication Date Title
KR101030101B1 (ko) 반도체 장치와 반도체 장치의 제조 방법
JP4850174B2 (ja) 半導体装置及びその製造方法
KR100679962B1 (ko) 반도체 장치 및 그 제조 방법
KR100589477B1 (ko) 반도체 장치군 및 그 제조 방법, 및 반도체 장치 및 그제조 방법
KR100798194B1 (ko) 트윈-웰을 갖는 불휘발성 반도체 기억 장치
KR100440698B1 (ko) 반도체 장치 및 그 제조 방법
WO2006046442A1 (ja) 半導体装置及びその製造方法
US7723825B2 (en) Semiconductor device and method of manufacturing the same
US6495896B1 (en) Semiconductor integrated circuit device with high and low voltage wells
US7432199B2 (en) Method of fabricating semiconductor device having reduced contact resistance
JP4056964B2 (ja) 半導体装置群及びその製造方法並びに半導体装置
US7250339B2 (en) Electrically erasable programmable read-only memory cell and memory device and manufacturing method thereof
JP2000195969A (ja) 半導体装置およびその製造方法
JP2005142362A (ja) 半導体装置及びその製造方法
KR100671615B1 (ko) 낸드 플래쉬 메모리 소자의 제조 방법
US7405442B2 (en) Electrically erasable programmable read-only memory cell and memory device
KR20060093160A (ko) 낸드형 플래쉬 메모리 소자의 제조방법
JPH11220108A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140319

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170317

Year of fee payment: 7