KR100440698B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

불휘발성 메모리 트랜지스터를 배열한 셀 어레이와, 제1 트랜지스터 및 이것보다 저전압으로 구동되는 제2 트랜지스터를 포함하는 주변 회로를 갖는 반도체 장치의 제조 방법은, 반도체 기판에 상기 제1 트랜지스터에 이용되는 제1 게이트 절연막을 형성하고, 상기 셀 어레이의 영역에서 상기 제1 게이트 절연막을 선택적으로 에칭하여 반도체 기판을 노출시키고, 노출된 반도체 기판에 상기 메모리 트랜지스터의 터널 절연막이 되는 제2 게이트 절연막(상기 제1 게이트 절연막보다 얇다)을 형성하고, 상기 제1 및 제2 게이트 절연막 상에 제1 게이트 전극 재료막을 형성하고, 상기 제2 트랜지스터의 영역에서 상기 제1 게이트 전극 재료막 및 그 아래의 상기 제1 게이트 절연막을 선택적으로 에칭하여 반도체 기판을 노출시키고, 노출된 반도체 기판에 상기 제2 트랜지스터에 이용되는 제3 게이트 절연막(상기 제2 게이트 절연막보다 얇다)을 형성하고, 상기 제3 게이트 절연막 상에 제2 게이트 전극 재료막을 형성하고, 상기 제1 및 제2 게이트 전극 재료막을 적어도 일부에 포함하여, 상기 제1, 제2 트랜지스터 및 상기 메모리 트랜지스터의 게이트를 형성한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 복수 종류의 트랜지스터를 집적하여 구성되는 반도체 장치에 관한 것으로, 특히 불휘발성 메모리 트랜지스터를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
NAND형 플래시 EEPROM을 비롯한 불휘발성 반도체 메모리에서는, 전하 축적층인 부유 게이트와 제어 게이트가 적층된 MISFET 구조의 메모리 트랜지스터가 이용된다. 부유 게이트와 기판 사이의 게이트 절연막에는 기판과 부유 게이트 사이에서의 전하의 주입, 방출의 제어나 데이터 유지 특성을 고려하여, 8㎚ 정도의 막 두께의 터널 절연막이 이용된다.
한편, 셀 어레이의 데이터 기입/소거/판독의 제어를 행하는 주변 회로는 기입이나 소거 동작에 직접 관계하는 승압 전압이 주어지는 고전압계 트랜지스터와, 전원 전압으로 동작하는 저전압계 트랜지스터를 포함한다. 고전압계 트랜지스터에서는 고전압에 견디기 위해서, 35㎚ 정도의 게이트 절연막이 이용되고, 저전압계 트랜지스터에서는 보다 얇은 게이트 절연막이 이용된다.
이와 같은 3종의 게이트 절연막은, 예를 들면 다음과 같은 공정으로 얻어진다. 우선, 실리콘 기판의 셀 어레이 영역에 열 산화에 의해 3㎚의 게이트 산화막을 형성한다. 계속해서, 고전압계 트랜지스터 영역의 기판면을 노출시키고, 다시 열 산화를 행하여 30㎚ 정도의 게이트 산화막을 형성한다. 계속해서, 저전압계 트랜지스터의 영역의 기판면을 노출시켜 열 산화를 행하고, 5㎚ 정도의 게이트 산화막을 형성한다. 이상의 열 산화의 반복에 의해, 최종적으로, 셀 어레이 영역에는 8㎚ 정도의 게이트 산화막이 얻어지고, 고전압계 트랜지스터의 영역에서는 35㎚ 정도의 게이트 산화막이 형성된다.
그러나, 이와 같이 각 회로 영역의 게이트 산화막을 순차 형성하는 방법에서는, 엄격한 막 두께의 제어성이 요구된다. 특히, 메모리 트랜지스터의 터널 절연막은 데이터의 기입/소거/유지 특성에 직접 영향을 주기 때문에, 미세한 막 두께변동에 민감하여 높은 수율과 신뢰성을 얻는 것은 어렵다.
또한, 메모리 트랜지스터의 터널 절연막은 막 두께뿐만 아니라, 막질도 중요하다. 막질 열화의 한가지 원인으로서, 레지스트 마스크로부터의 오염이 문제가 되는 것은 종래부터 알려져 있다. 상술된 바와 같이, 셀 어레이 영역의 터널 절연막이 되는 산화막을 형성한 후, 그 표면에 직접 레지스트 마스크를 형성하여 주변 회로의 터널 절연막을 에칭하여 기판면을 노출시키는 방법에서는, 고품질의 터널 절연막을 얻을 수 없다.
이에 대하여, 셀 어레이의 터널 절연막의 레지스트 오염을 방지하는 방법도 제안되고 있다. 그 방법에서는 셀 어레이에 원하는 터널 절연막을 형성한 후, 다시 그 위에 게이트 전극의 일부가 되는 다결정 실리콘막을 퇴적한다. 그리고, 다결정 실리콘막 상에, 주변 회로 영역에 개구를 갖는 레지스트 마스크를 패턴 형성하고, 다결정 실리콘막과 그 아래의 게이트 절연막을 에칭 제거하여, 주변 회로의 게이트 절연막을 형성한다(특공평 8-21636호 공보 참조).
이와 같이, 다결정 실리콘막으로 셀 어레이 영역의 터널 절연막을 커버한 상태에서 주변 회로의 고전압계, 저전압계의 게이트 절연막을 순차 형성하면, 터널 절연막은 오염되지 않고, 또한 그 후의 열 산화 공정에서도 막 두께 변화가 없고, 막 두께의 제어성, 막질의 향상이 도모된다.
그러나, 터널 절연막 상을 다결정 실리콘막으로 덮은 상태에서 주변 회로의 게이트 절연막을 형성하는 방법에서도 문제가 생긴다. 첫째로, 부유 게이트의 일부가 되는 다결정 실리콘막을 형성한 상태에서도, 그 후의 열 공정이 고온 또한 장시간이 되면, 메모리 트랜지스터의 신뢰성이 저하한다. 도 20은 메모리 트랜지스터의 기입/소거 사이클을 반복하였을 때의 임계치 변화를 나타내고 있다.
도 20에 도시한 바와 같이, 기입 상태(부유 게이트에 전자가 주입된 임계치 전압이 높은 상태), 소거 상태(부유 게이트의 전자를 방출한 임계치 전압이 낮은 상태) 모두, 사이클 수가 증가하면 임계치 전압이 상승한다고 하는 경향이 있다. 부유 게이트 형성 후의 열 공정이 비교적 저온이고 단시간인 경우(실선)에 비하여, 고온이며 또한 장시간이 되면 그 경향은 높아진다(파선). 예를 들면, 고전압계 트랜지스터의 30㎚의 게이트 절연막 형성에는 1150℃, 200sec 정도의 열 산화가 필요하고, 이것은 다결정 실리콘막으로 덮인 메모리 트랜지스터의 신뢰성 저하를 초래한다.
두번째 문제는 열 공정에 의한 불순물의 재확산이 생기는 것이다. 즉, 주변 회로의 게이트 절연막 형성 전에, 셀 어레이 영역에 임계치 조정의 이온 주입을 행하면, 특히 고전압계 트랜지스터의 게이트 산화막을 형성하는 고온이며 또한 장시간의 열 산화 공정에서 불순물의 재확산이 생겨, 셀 어레이 영역에서 원하는 불순물 프로파일을 얻을 수 없게 된다. 특히, 미세한 메모리 트랜지스터가 배열되는 셀 어레이에서는 단채널 효과나 백 바이어스 효과의 영향을 저감하기 위해서, 채널의 불순물 프로파일을 고정밀도로 제어하는 것이 요망된다.
또한, EEPROM의 제조 프로세스에는 다음과 같은 문제도 있다. 최근의 NAND형 EEPROM의 제조 프로세스로서, 다음과 같은 공정의 것이 알려져 있다. (i) 반도체 기판에, 메모리 트랜지스터의 부유 게이트의 일부 및 주변 회로 트랜지스터의게이트의 일부가 되는 제1 게이트 전극 재료막을 형성한 상태에서, STI 기술에 의해 소자 분리 절연막을 매립하여 형성하고, (ii) 제1 게이트 전극 재료막에 제2 게이트 전극 재료막을 퇴적하고, (iii) 셀 어레이 영역에서 제2 게이트 전극 재료막에 부유 게이트를 분리하는 슬릿을 가공하고, (iv) 게이트 간 절연막 및 메모리 트랜지스터의 제어 게이트가 되는 제3 게이트 전극 재료막을 순차 퇴적하고, (v) 제1 내지 제3 게이트 전극 재료막을 선택 에칭하여 메모리 트랜지스터 및 주변 회로 트랜지스터의 게이트를 형성한다.
이러한 프로세스에 있어서, 소자 분리 공정에서는, 제1 게이트 전극 재료막을 스토퍼막으로 덮고, 소자 분리 절연막 매립한 후에 이 스토퍼막을 제거한다. 이 때문에, 소자 분리 절연막이 돌출한 상태에서 제2 게이트 전극 재료막이 퇴적된다. 그런데, 셀 어레이 영역은 주변 회로에 비교하여 메모리 트랜지스터가 고밀도로 배치되기 때문에, 소자 형성 영역의 폭이 주변 회로 영역의 폭보다 작다. 이 결과, 제3 게이트 전극 재료막은 셀 어레이 영역에서 주변 회로 영역보다도 두껍게 형성된다. 셀 어레이 영역에는 소자 형성 영역이 미세 피치로 오목부를 형성하고 있기 때문이다. 그렇게 하면, 이후 각 트랜지스터의 게이트를 동시에 패터닝하는 공정에서, 셀 어레이에서 필요 충분한 에칭 시간을 취하면, 주변 회로 영역에서는 오버 에칭이 되고, 반대로 주변 회로에서 필요 충분한 에칭을 행하면, 셀 어레이 영역에서는 에칭 잔사가 생긴다. 주변 회로에는 상술한 바와 같이, 두꺼운 게이트 절연막을 갖는 고전압계 트랜지스터와 얇은 게이트 절연막을 갖는 저전압계 트랜지스터가 형성된다. 이들 중 특히 저전압계 트랜지스터의 영역에서는, 상술한 오버에칭이 있으면, 간단히 기판까지 에칭되게 된다. 이것은 저전압계 트랜지스터의 양호한 특성을 얻는 것을 어렵게 한다.
도 1은 본 발명의 실시예에 의한 고전압계 트랜지스터의 게이트 산화막 형성 공정을 도시하는 단면도.
도 2는 동 실시예의 셀 어레이 영역의 게이트 산화막 제거를 위한 레지스트 공정을 도시하는 단면도.
도 3은 동 실시예의 셀 어레이의 게이트 산화막 형성과, 계속해서 다결정 실리콘막, 실리콘 질화막, 실리콘 산화막 형성 공정을 도시하는 단면도.
도 4는 동 실시예의 저전압계 트랜지스터 영역의 게이트 산화막 제거를 위한 레지스트 공정을 도시하는 단면도.
도 5는 동 실시예의 저전압계 트랜지스터의 게이트 산화막 형성과, 계속해서 다결정 실리콘막, 실리콘 질화막, 실리콘 산화막 형성 공정을 도시하는 단면도.
도 6은 동 실시예의 소자 분리를 위한 레지스트 공정을 도시하는 단면도.
도 7은 동 실시예에 의한 소자 분리 홈 형성 공정을 도시하는 단면도.
도 8은 동 실시예의 소자 분리 절연막 매립 공정을 도시하는 단면도.
도 9는 동 실시예의 게이트 전극 재료막 적층 공정을 도시하는 단면도.
도 10은 동 실시예의 게이트 전극 패터닝 공정을 도시하는 단면도.
도 11은 동 실시예에 의한 셀 어레이 영역의 워드선에 따른 단면도.
도 12는 본 발명의 다른 실시예에 의한 고전압계 트랜지스터의 게이트 산화막 형성 공정을 도시하는 단면도.
도 13은 동 실시예의 저전압계 트랜지스터 영역의 게이트 산화막 제거를 위한 레지스트 공정을 도시하는 단면도.
도 14는 동 실시예의 저전압계 트랜지스터의 게이트 산화막 형성과, 계속해서 다결정 실리콘막, 실리콘 질화막, 실리콘 산화막 형성 공정을 도시하는 단면도.
도 15는 동 실시예의 셀 어레이 영역의 게이트 산화막 제거를 위한 레지스트 공정을 도시하는 단면도.
도 16은 동 실시예의 셀 어레이의 게이트 산화막 형성과, 계속해서 다결정 실리콘막, 실리콘 질화막, 실리콘 산화막 형성 공정을 도시하는 단면도.
도 17은 동 실시예의 소자 분리를 위한 레지스트 공정을 도시하는 단면도.
도 18은 동 실시예에 의한 소자 분리 홈 형성 공정을 도시하는 단면도.
도 19는 동 실시예의 소자 분리 절연막 매립 공정을 도시하는 단면도.
도 20은 불휘발성 메모리 트랜지스터의 기입/소거 사이클에 의한 임계치 전압 변동의 특성을 도시하는 도면.
도 21은 게이트 절연막 종류에 의한 트랜지스터 정적 특성의 상호 관계를 도시하는 도면.
도 22는 다른 실시예에 의한 터널 절연막 형성 공정을 도시하는 도면.
도 23은 동 실시예에서의 제1 폴리실리콘막과 스토퍼막의 퇴적 공정을 도시하는 도면.
도 24는 동 실시예에서의 주변 회로의 폴리실리콘막 에칭의 공정을 도시하는 도면.
도 25는 동 실시예에서의 주변 회로의 HV-FET용 게이트 절연막 형성 공정을 도시하는 도면.
도 26은 동 실시예에서의 LV-FET의 게이트 절연막 에칭 공정을 도시하는 도면.
도 27은 동 실시예에서의 LV-FET용 게이트 절연막 형성 공정을 도시하는 도면.
도 28은 동 실시예에서의 제2 폴리실리콘막과 스토퍼막의 퇴적 공정을 도시하는 도면.
도 29는 동 실시예에서의 셀 어레이 영역의 제2 폴리실리콘막 에칭 공정을 도시하는 도면.
도 30은 동 실시예에서의 소자 분리용홈의 형성 공정을 도시하는 도면.
도 31은 동 실시예에서의 소자 분리 절연막의 매립 공정을 도시하는 도면.
도 32는 동 실시예에서의 스토퍼막 제거 공정을 도시하는 도면.
도 33은 동 실시예에서의 제3 폴리실리콘막의 퇴적 공정을 도시하는 도면.
도 34는 동 실시예에서의 게이트 간 절연막, 제4 폴리실리콘막 및 WSi막의 퇴적 공정을 도시하는 도면.
도 35는 동 실시예에서의 각 트랜지스터의 게이트 패터닝 공정을 도시하는도면.
도 36은 도 35의 셀 어레이 영역의 다른 단면을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1, 101 : 실리콘 기판
2, 102 : n형 웰
3, 103, 104 : p형 웰
4, 5 : 웰
6, 8, 13, 105, 110, 112 : 게이트 산화막
7, 7a, 12, 12a, 17 : 레지스트 마스크
9, 14, 22, 24 : 다결정 실리콘막
10, 15, 107, 114 : 실리콘 질화막
11, 16, 21 : 실리콘 산화막
불휘발성 메모리 트랜지스터를 배열한 셀 어레이와, 제1 트랜지스터 및 이것보다 저전압으로 구동되는 제2 트랜지스터를 포함하는 주변 회로를 갖는 반도체 장치의 제조 방법은, 반도체 기판에, 상기 제1 트랜지스터에 이용되는 제1 게이트 절연막을 형성하고, 상기 셀 어레이의 영역에서 상기 제1 게이트 절연막을 선택적으로 에칭하여 반도체 기판을 노출시키고, 노출된 반도체 기판에 상기 메모리 트랜지스터의 터널 절연막이 되는 제2 게이트 절연막(상기 제1 게이트 절연막보다 얇다)을 형성하고, 상기 제1 및 제2 게이트 절연막 상에 제1 게이트 전극 재료막을 형성하고, 상기 제2 트랜지스터의 영역에서 상기 제1 게이트 전극 재료막 및 그 아래의 상기 제1 게이트 절연막을 선택적으로 에칭하여 반도체 기판을 노출시키고, 노출된 반도체 기판에 상기 제2 트랜지스터에 이용되는 제3 게이트 절연막(상기 제2 게이트 절연막보다 얇다)을 형성하고, 상기 제3 게이트 절연막 상에 제2 게이트 전극 재료막을 형성하고, 상기 제1 및 제2 게이트 전극 재료막을 적어도 일부에 포함하여 상기 제1, 제2 트랜지스터 및 상기 메모리 트랜지스터의 게이트를 형성한다.
<발명의 실시예>
[실시예 1]
도 1∼도 10은 본 발명을 NAND형 EEPROM에 적용한 실시예의 제조 공정을 셀 어레이 영역, 주변 회로의 고전압계 트랜지스터(HV-FET) 영역 및 저전압계 트랜지스터(LV-FET) 영역의 단면도로 나타내고 있다.
도 1은 p형 실리콘 기판(1)에 각 회로 영역의 웰(2, 3, 4, 5)을 형성한 후, 전면에 HV-FET에 이용되는 게이트 산화막(6)을 형성한 상태이다. 웰(2, 3, 4)은 희생 산화막(도시하지 않음)을 형성한 상태에서 각 회로 영역에 이온 주입을 행하여 형성한다. 셀 어레이의 전 영역에는 n형 웰(2)이 형성되고, 그 중에 p형 웰(3)이 형성된다. 주변 회로가 CMOS 회로인 경우, n 채널 영역에 p형 웰, p 채널 영역에 n형 웰이 형성된다. 도 1에서는 대표적으로 HV-FET 영역, LV-FET 영역 모두 한개씩의 트랜지스터 영역을 나타내고 있지만, 웰(4, 5)은 채널 도전형에 따라서 n형 또는 p형이 된다. 또한 웰(4, 5)의 농도 및 깊이도 각각 최적으로 설정되지만, 상세한 설명은 생략한다.
단, 웰 형성은 n 채널, p 채널 영역 모두 반드시 필요로 하는 것은 아니며, 한쪽은 기판 그대로도 무방한 경우도 있다. 셀 어레이에 대해서도 마찬가지로, p형 기판에 n형 웰, p형 웰의 이중 웰을 형성하는 것은 반드시 필요가 없고, p형 기판을 그대로 셀 어레이 영역으로서 이용하는 경우도 있다.
HV-FET의 영역에서는 웰(4)을 형성한 후, 희생 산화막을 통해서, 임계치 전압 조정을 위한 채널 이온 주입을 행한다.
그리고 웰 형성에 이용한 희생 산화막은 제거하고, 다시 1150℃, 200sec의 열 산화에 의해, 30㎚ 정도의 게이트 산화막(6)을 형성한다.
다음에, 리소그래피 공정을 행하여, 도 2에 도시한 바와 같이, 주변 회로의 영역을 레지스트 마스크(7)로 덮고, 셀 어레이 영역의 게이트 산화막(6)을 에칭 제거한다. 이 때 바람직하게는, 게이트 산화막(6)의 에칭에 앞서서, 게이트 산화막(6)을 통해서 메모리 트랜지스터의 임계치 전압 조정을 위한 채널 이온 주입을 행한다. 이미, HV-FET의 게이트 산화막(6)을 형성하는 고온, 장시간의 열 공정이 완료되었기 때문에, 셀 어레이 영역에서의 불순물의 그 후의 재확산은 억제되고, 미세한 메모리 트랜지스터의 고성능화가 가능하게 된다.
또, 셀 어레이 영역의 채널 이온 주입뿐만 아니라, 셀 어레이 영역의 p형 웰(3), n형 웰(2)에 대해서도, 이 단계에서 이온 주입을 행하여 형성하도록 해도 된다. 이에 따라, 웰 불순물의 재확산도 억제되고, 또한 웰 형성을 위한 각별한 리소그래피도 불필요하게 되어, 공정의 간략화가 도모된다.
그리고, 셀 어레이 영역의 게이트 산화막(6)을 에칭 제거하여, 레지스트 마스크(7)를 제거한 후, 도 3에 도시한 바와 같이, 셀 어레이 영역에 게이트 산화막(6)보다 얇은 게이트 산화막(터널 절연막)(8)을 형성한다. 구체적으로, 터널 산화막(8)은 1050℃, 80sec의 열 산화에 의해, 8㎚의 실리콘 산화막으로서 형성한다. 이 공정에서, 이미 형성되어 있는 게이트 산화막(6)은 막 두께가 35㎚ 정도가 된다.
계속해서, 도 3에 도시한 바와 같이, LPCVD에 의해 게이트 전극 재료막인 40㎚ 정도의 다결정 실리콘막(9), 40㎚ 정도의 실리콘 질화막(10), 및 40㎚ 정도의 실리콘 산화막(11)을 순차 퇴적한다. 다결정 실리콘막(9)은 메모리 트랜지스터의 부유 게이트의 일부가 되고, 또한 주변 회로 트랜지스터의 게이트 전극의 일부가 되는 것이다. 실리콘 질화막(10)은 후의 소자 분리 공정에서의 절연막 매립 시의스토퍼막으로서 이용되는 것이다.
이 후, 도 4에 도시한 바와 같이, 셀 어레이 영역 및 HV-FET의 영역을 덮는 레지스트 마스크(12)를 형성하고, LV-FET 영역의 실리콘 산화막(11), 실리콘 질화막(10), 다결정 실리콘막(9) 및 게이트 산화막(6)을 순차, RIE에 의해 에칭한다. 이 때, 바람직하게는, 도 4에 도시한 바와 같이 게이트 산화막(6)이 남아 있는 상태에서, 이 게이트 산화막(6)을 통해 LV-FET의 임계치 전압 조정을 위한 채널 이온 주입을 행한다.
이와 같이, LV-FET의 채널 이온 주입을, 셀 어레이 및 HV-FET의 게이트 절연막 형성 후에, HV-FET용 게이트 산화막(6)을 통해서 행하는 것으로, LV-FET의 열 공정에 의한 채널 불순물의 재확산이 작게 억제된다. 특히, 고속성이나 안정된 임계치 특성이 요구되는 LV-FET에서는 일반적으로, 열 공정에 의한 불순물 재확산의 영향이 크지만, 이 실시예에 따르면 그와 같은 불순물 재확산이 억제되어, 고성능을 얻을 수 있다.
단, LV-FET 영역이 n 채널과 p 채널을 포함하고, 각각에 채널 이온 주입을 행하기 위해서는, 레지스트 마스크(12)를 제거하고, p, n 채널의 이온 주입을 위한 두개의 레지스트 마스크를 순차 형성하는 리소그래피 공정이 필요하다.
또한, 게이트 산화막(6)을 통해 이온 주입을 행하는 것은 게이트 산화막(6) 상의 다결정 실리콘막(9)의 에칭 공정으로 표면에 손상을 받고 있는 결과, 주입 불순물 프로파일의 변동의 원인이 될 가능성이 있다. 이와 같은 문제점을 회피하기 위해서는 게이트 산화막(6)까지 에칭 제거하여, 레지스트 마스크(12)를 제거한 후에, 다시 LV-FET의 영역에 10㎚ 정도의 버퍼 산화막을 형성한다. 그리고 이 버퍼 산화막을 통해서 채널 이온 주입을 행한다. 이 경우, 셀 어레이 영역 및 HV-FET 영역은 실리콘 산화막(11), 실리콘 질화막(10) 및 다결정 실리콘막(9)의 적층막이 내이온 주입 마스크가 된다. 이에 따라, 채널 불순물 프로파일이 보다 고정밀도로 제어되어, 임계치의 변동이 없는 LV-FET 특성이 얻어진다.
이 후, LV-FET의 영역의 기판면을 노출시킨 후, 도 5에 도시한 바와 같이, L V-FET의 영역에 터널 산화막(8)보다 얇은 게이트 산화막(13)을 형성한다. 구체적으로 게이트 산화막(13)은 1000℃, 60sec의 열 산화로, 5㎚의 두께로 형성한다. 이 열 산화 공정에서는, 셀 어레이 영역 및 HV-FET 영역은 실리콘 산화막(11), 실리콘 질화막(10) 및 다결정 실리콘막(9)으로 덮여져 있기 때문에, 게이트 산화막이 두껍게 되지는 않는다.
이렇게 해서 게이트 산화막(13)을 형성한 후, 도 5에 도시한 바와 같이, 기판전면에, 게이트 전극 재료막인 다결정 실리콘막(14), 실리콘 질화막(15) 및 실리콘 산화막(16)을 LPCVD에 의해 순차 퇴적한다. 다결정 실리콘막(14)은 주변 회로의 트랜지스터의 게이트 전극의 일부가 된다. 실리콘 질화막(15)은 후의 소자 분리 공정에서의 절연막 매립의 스토퍼막으로서 이용된다.
셀 어레이 영역 및 HV-FET 영역에는 메모리 트랜지스터의 부유 게이트의 일부가 되고, HV-FET의 게이트 전극의 일부가 되는 다결정 실리콘막(9)이 이미 형성되고, 이 위에 실리콘 질화막(10)이 형성되어 있다. 따라서, 도시하지 않은 리소그래피와 에칭 공정에 의해, 다결정 실리콘막(14), 실리콘 질화막(15) 및 실리콘산화막(16)은 LV-FET 영역에만 남기고 에칭 제거한다.
다음에, STI에 의한 소자 분리 공정으로 들어간다. 도 6에 도시한 바와 같이, 소자 분리 영역에 개구를 갖는 레지스트 마스크(17)를 패턴 형성하여, RIE에 의해, 실리콘 산화막(11, 16), 실리콘 질화막(10, 15), 다결정 실리콘막(9, 14)을 순차 에칭한다. 그리고, 레지스트 마스크(17)를 제거하여 패터닝된 실리콘 산화막(11, 16)을 마스크로 하여, 실리콘 기판(1)을 소정의 깊이까지 더 에칭한다. 이에 따라, 도 7에 도시한 바와 같이, 소자 분리 홈(20)이 형성된다.
계속해서, 소자 분리 홈(20)을 매립하도록, CVD에 의한 실리콘 산화막(21)을 퇴적하고, CMP(Chemical Mechanical Polishing) 처리를 행한다. 이에 따라, 도 8에 도시한 바와 같이, 실리콘 산화막(21)이 소자 분리 절연막으로서 매립된다. 이 CMP 처리에서는, 실리콘 질화막(10, 15)이 에칭 스토퍼가 되어, 도 8에 도시한 바와 같이, 실리콘 질화막(10, 15) 상의 실리콘 산화막(11, 16)도 제거된다.
이 후, 실리콘 질화막(10, 15)을 제거한 후, 도 9에 도시한 바와 같이, 게이트 전극 재료막인 다결정 실리콘막(22)을 전면에 퇴적한다. 이 다결정 실리콘막(22) 상에 메모리 트랜지스터의 게이트 간 절연막이 되는 ONO(Oxide/Nitride/Oxide)막(23)을 형성한 후, 다시 그 위에 게이트 전극 재료막인 다결정 실리콘막(24)과 WSi막(25)을 퇴적한다.
그리고, 도 10에 도시한 바와 같이, WSi막(25)으로부터, 게이트 산화막(6, 8, 13)에 달할 때까지 에칭을 행하여, 각 회로 영역의 게이트 전극을 패턴 형성한다. 셀 어레이 영역에서는 WSi막(25)과 그 아래의 다결정 실리콘막(24)이 제어 게이트로 되어, 다결정 실리콘막(22, 9)의 적층막이 부유 게이트로 된다.
주변 회로 영역에서는 ONO막(23)은 쓸모가 없지만, 이것을 남긴 상태에서 게이트 전극을 패턴 형성하는 경우에는, 다결정 실리콘막(24)을 ONO막(23)의 아래의 다결정 실리콘막(22)에 컨택트시키는 컨택트홀을 형성하면 된다. 혹은 ONO막(23)을 전면에 형성한 후, 이것을 셀 어레이 영역에만 남기고 에칭 제거해도 된다. 그 경우, ONO막(23)에 직접 레지스트 마스크를 접촉시키는 것을 피하기 위해서, 바람직하게는 얇은 다결정 실리콘막으로 ONO막(23)을 덮은 상태에서 ONO막(23)의 패터닝을 행한다.
이렇게 해서 각 회로의 게이트 전극을 패터닝한 후, 각 소자 영역에 이온 주입을 행하여, 소스, 드레인 확산층(26)을 형성한다. 구체적으로는, p 채널 영역, n 채널 영역마다 레지스트 패턴을 형성하여, 이온 주입을 행한다.
셀 어레이는 인접하는 메모리 트랜지스터의 확산층(26)을 공유하여 복수의 메모리 트랜지스터가 직렬 접속되어 NAND 셀을 구성한다. 여기까지의 제조 공정에서는, 셀 어레이 영역은 채널 방향의 단면(비트선을 따른 단면)에 대하여 나타내고 있지만, 이것과 직교하는 방향의 단면(워드선에 따른 단면)을 나타내면, 도 11과 같아진다. 이 단면에는, 앞의 도 8의 소자 분리 공정에서 형성되는, 메모리 트랜지스터를 분리하는 소자 분리 절연막(21)이 나타난다. 또한, 부유 게이트의 일부가 되는 다결정 실리콘막(22)은 막 퇴적 후, 소자 분리 영역 상에서 분리하기 위한 슬릿 가공이 필요하다. 이 슬릿 공정에 의해, 다결정 실리콘막(9, 22)으로 이루어지는 부유 게이트는, 메모리 트랜지스터마다 분리된다. WSi막(25) 및 그 아래의다결정 실리콘막(24)으로 이루어지는 제어 게이트는, 이 단면에서는 연속하여, 제어 게이트선(워드선)이 된다.
도 11에서는 생략하였지만, 실제의 공정에서는 확산층(26)의 형성 전에 각 게이트 전극의 측벽 및 상면을 실리콘 질화막으로 덮는다. 그 후의 공정도도 생략하고 있지만, 층간 절연막을 퇴적하여, 셀 어레이의 비트선 그 밖의 메탈 배선을 형성한다.
이 실시예에 의하면, 셀 어레이 영역의 터널 절연막 형성 전에 HV-FET의 게이트 절연막 형성의 열 공정이 행해지기 때문에, 터널 절연막의 막 두께의 제어성이 높아지게 된다. 또한, 셀 어레이의 터널 절연막은 형성 후 바로 게이트 전극 재료막으로 덮어져, 레지스트가 직접 접촉하지 않아, 레지스트 오염이 방지되므로, 신뢰성이 높은 메모리 트랜지스터가 얻어진다. 또한, 셀 어레이 영역의 채널 이온 주입도 HV-FET의 게이트 산화막 형성 후에 행해지므로, 채널 불순물 분포는 HV-FET의 게이트 절연막 형성의 열 공정의 영향이 없어, 고성능의 메모리 트랜지스터가 얻어진다. 또한 이 셀 어레이의 채널 이온 주입은 터널 절연막 형성 전에 셀 어레이 영역에 형성되어 있는 HV-FET용 게이트 절연막을 선택 에칭하기 위한 레지스트 마스크를 그대로 이용하여, 게이트 절연막 에칭전에 이온 주입하면 되어, 각별한 리소그래피 공정도 필요로 하지 않는다.
[실시예 2]
도 12∼ 도 19는 실시예 1과 마찬가지로 NAND형 EEPROM에 본 발명을 적용한 다른 실시예의 제조 공정을, 셀 어레이 영역, 주변 회로의 HV-FET 영역 및 LV-FET영역의 단면도로 도시하고 있다.
도 12는 앞의 실시예의 도 1과 마찬가지로, p형 실리콘 기판(1)에, 각 회로 영역의 웰(2, 3, 4, 5)을 형성한 후, 전면에 HV-FET에 이용되는 게이트 산화막(6)을 형성한 상태이다. 게이트 산화막(6)은 1150℃, 200sec의 열 산화에 의한 30㎚의 산화막으로 한다. 이 후 이 실시예에서는, 도 13에 도시한 바와 같이, 셀 어레이 영역과 HV-FET 영역을 덮도록 레지스트 마스크(7a)를 패턴 형성한다.
그리고, 이 레지스트 마스크(7a)를 이용하여 LV-FET 영역의 게이트 산화막(6)을 에칭 제거하지만, 바람직하게는 그 에칭에 앞서서, 게이트 산화막(6)을 통해서, LV-FET의 임계치 전압 조정을 위한 채널 이온 주입을 행한다. 따라서, LV-FET의 채널 이온 주입을 위한 각별한 리소그래피는 필요하지 않는다. 또한 이미 HV-FET의 게이트 산화막(6)이 형성되어 있기 때문에, LV-FET의 채널 불순물 프로파일은 고정밀도로 제어된다.
LV-FET가 n 채널과 p 채널을 포함하고, 각각에 채널 이온 주입을 행하기 위해서는, 레지스트 마스크(7a)의 형성 전에, p, n 채널용의 2개의 레지스트 마스크를 순차 형성하는 리소그래피 공정이 필요하다.
LV-FET 영역의 게이트 산화막(6)을 제거한 후, 레지스트 마스크(7a)를 제거하여, 도 14에 도시한 바와 같이, 게이트 산화막(6)보다 얇은, LV-FET의 게이트 산화막(13)을 형성한다. 구체적으로 게이트 산화막(13)은 1000℃, 60sec의 열 산화로, 5㎚의 두께로 형성한다. 이 열 산화 공정으로, 이미 형성되어 있는 게이트 산화막(6)은 35㎚ 정도로 성장한다.
게이트 산화막(13)을 형성한 후, 계속해서 도 14에 도시한 바와 같이, 기판 전면에, 게이트 전극 재료막인 40㎚의 다결정 실리콘막(9), 40㎚의 실리콘 질화막(10) 및 40㎚의 실리콘 산화막(11)을 LPCVD에 의해 순차 퇴적한다. 다결정 실리콘막(9)은 주변 회로 트랜지스터의 게이트 전극의 일부가 되는 것이다. 실리콘 질화막(10)은 후의 소자 분리 공정에서의 절연막 매립 스토퍼막으로서 이용된다.
이 후, 도 15에 도시한 바와 같이, 주변 회로 영역을 덮는 레지스트 마스크(12a)를 형성하고, 셀 어레이 영역의 실리콘 산화막(11), 실리콘 질화막(10), 다결정 실리콘막(9)을 에칭 제거한다. 계속해서, 게이트 산화막(6)도 에칭 제거하지만, 그 전에 바람직하게는, 게이트 산화막(6)이 남겨진 상태에서 셀 어레이 영역에 임계치 전압 조정을 위한 채널 이온 주입을 행한다.
이 실시예의 경우도, HV-FET의 게이트 산화막(6)을 형성하는 고온, 장시간의 열 공정이 완료되었기 때문에, 셀 어레이 영역에서의 주입 불순물의 그 후의 재확산이 억제되어, 미세한 메모리 트랜지스터의 고성능화가 가능하게 된다. 또한, 셀 어레이 영역의 채널 이온 주입뿐만 아니라, 셀 어레이 영역의 p형 웰(3), n형 웰(2)에 대해서도, 이 단계에서 이온 주입을 행하여 형성하도록 해도 된다. 이에 따라, 웰 불순물의 재확산도 억제되고, 또한 웰 형성을 위한 각별한 리소그래피도 불필요하게 되어, 공정의 간략화가 도모된다.
그리고, 게이트 산화막(6)을 에칭 제거하여, 레지스트 마스크(12a)를 제거한 후 도 16에 도시한 바와 같이, 셀 어레이 영역에 게이트 산화막(터널 절연막)(8)을형성한다. 이 터널 절연막(8)은 HV-FET 영역의 게이트 산화막(6)보다 얇고, LV-FET 영역의 게이트 산화막(13)보다 두껍다. 구체적으로, 터널 절연막(8)은 1000℃, 60sec의 열 산화에 의해, 8㎚의 산화막으로서 형성한다.
또한, 기판 전면에 게이트 전극 재료막인 다결정 실리콘막(14), 실리콘 질화막(15) 및 실리콘 산화막(16)을 LPCVD에 의해 순차 퇴적한다. 다결정 실리콘막(14) 은, 메모리 트랜지스터의 부유 게이트의 일부가 되고, 또한 주변 회로 트랜지스터의 게이트 전극의 일부가 되는 것이다. 실리콘 질화막(15)은 후의 소자 분리 공정에서의 절연막 매립 스토퍼막으로서 이용되는 것이다.
주변 회로 영역에는, 이미 에칭 스토퍼가 되는 실리콘 질화막(10)으로 덮인 다결정 실리콘막(9)이 형성되어 있기 때문에, 이들의 영역에 중첩되는 실리콘 산화막(16), 실리콘 질화막(15) 및 다결정 실리콘막(14)은 도시하지 않은 리소그래피와 에칭 공정에 의해 에칭 제거한다.
다음에, 소자 분리 공정으로 들어간다. 도 17에 도시한 바와 같이, 소자 분리 영역에 개구를 갖는 레지스트 마스크(17)를 패턴 형성하고, RIE에 의해 실리콘 산화막(11, 16), 실리콘 질화막(10, 15), 다결정 실리콘막(9, 14)을 순차 에칭한다. 그리고, 레지스트 마스크(17)를 제거하여, 패터닝된 실리콘 산화막(11, 16)을 마스크로 하여 실리콘 기판(1)을 소정의 깊이까지 더 에칭한다. 이에 따라, 도 18에 도시한 바와 같이, 소자 분리 홈(20)이 형성된다.
계속해서, 소자 분리 홈(20)을 매립하도록 CVD에 의한 실리콘 산화막(21)을 퇴적하고, CMP(Chemical Mechanical Polishing) 처리를 행하여 도 19에 도시한 바와 같이, 실리콘 산화막(21)을 소자 분리 절연막으로서 매립한다. 이하, 실시예 1과 마찬가지의 공정으로 각 영역에 소자를 형성한다.
이 실시예에 의해서도, 앞의 실시예와 마찬가지의 효과가 얻어진다.
[실시예 3]
상기 각 실시예에 있어서, 셀 어레이의 터널 절연막인 게이트 산화막(8)은 열 산화만으로 형성하는 경우를 설명하였지만, 열 산화막 형성 후에, 질소를 함유하는 분위기에서 950℃, 60분 정도의 열 처리를 행하여, 질소를 함유한 산화막인 옥시나이트라이드(질화 산화막)로서 형성하는 것은 유효하다. 이와 같은 질화 산화막을 터널 절연막으로서 이용한 경우에는 기입/소거 사이클에서 발생하는 임계치 전압 변동이 완화된다.
한편, 게이트 절연막에 상술한 바와 같은 열 산화와 열 질화를 행하여 형성되는 질화 산화막을 이용한 경우, 도 21에 도시한 바와 같이, MISFET의 서브 임계 특성은, 드레인 전류의 상승이 완만한 것이 알려져 있다. 실시예 1의 경우에는 HV-FET의 게이트 산화막(6)이 노출한 상태에서 셀 어레이 영역의 게이트 산화막(8)의 형성을 행하기 때문에, 게이트 산화막(6)도 질화 산화막이 된다. 이에 대하여, 실시예 2의 경우에는, 주변 회로의 게이트 산화막을 다결정 실리콘막 및 실리콘 질화막으로 덮은 상태에서 셀 어레이의 터널 절연막 형성을 행하기 때문에, 특성 열화의 우려가 없다.
상기 각 실시예에서는, NAND형 EEPROM을 설명하였지만, 본 발명은 이것에 한정되지는 않고, 마찬가지의 메모리 트랜지스터를 갖는 것이면, NOR형 등, 다른 셀어레이 형식의 EEPROM에도 마찬가지로 적용할 수 있다.
이상 실시예 1 내지 3에서 설명한 바와 같이, 메모리 트랜지스터, HV-FET, LV-FET의 3종류의 게이트 절연막을 갖는 반도체 메모리를 제조할 때에, 셀 어레이의 게이트 절연막 형성을, 적어도 HV-FET의 게이트 절연막 형성 후에 행함으로써, 메모리 트랜지스터의 고신뢰성 및 고성능 특성을 얻는 것이 가능해진다.
[실시예 4]
다음에 본 발명의 다른 실시예에 의한 NAND 플래시 메모리의 제조 공정을 도 22 내지 도 35을 이용하여 설명한다. 도 22에 도시한 바와 같이, P형 실리콘 기판(101)의 각 회로 영역에, 앞의 각 실시예와 마찬가지로, 필요한 n형 웰(102), p형 웰(103, 104)을 이온 주입과 확산에 의해 형성한다. 그 후, 메모리 트랜지스터의 터널 절연막이 되는 게이트 산화막(105)을 800℃, 드라이(Dry) 분위기에서 두께 8㎚로 형성한다.
그 후, 도 23에 도시한 바와 같이, 감압 CVD법에 의해 두께 40㎚의 폴리실리콘막(106)을 퇴적하고, 계속해서 두께 40㎚의 실리콘 질화막(107)을 퇴적한다. 그리고, 셀 어레이 영역에 레지스트 패턴(109)을 형성한다. 이 레지스트 패턴(109)을 마스크로 하여, 도 24에 도시한 바와 같이, 주변 회로 영역의 실리콘 질화막(107), 폴리실리콘막(106) 및 게이트 산화막(105)을 에칭 제거하여, 기판면을 노출시킨다.
계속해서, 도 25에 도시한 바와 같이, 800℃, 웨트 분위기에서 주변 회로 영역에, HV-FET용의 두께 32㎚의 게이트 산화막(110)을 형성한다.
다음에, 도 26에 도시한 바와 같이, 셀 어레이 영역 및 HV-FET 영역에 레지스트 패턴(111)을 형성하고, 이것을 마스크로 하여 LV-FET 영역에 형성되어 있는 게이트 산화막(110)을 에칭 제거한다.
레지스트 패턴(111)을 제거한 후, 800℃, 드라이 분위기에서 산화함으로써, 도 27에 도시한 바와 같이, LV-FET 영역에 LV-FET용의 게이트 산화막(112)을 형성한다. 이 게이트 산화막(112)은 셀 어레이의 터널 절연막(105)보다 얇게, 5㎚ 정도로 한다. 이 산화 공정에서 HV-FET 영역에서는 게이트 산화막(110)이 성장하여, 막 두께가 32㎚에서 35㎚로 증가한다.
다음에, 도 28에 도시한 바와 같이, 기판 전면에 폴리실리콘막(113)을 주지의 감압 CVD법으로 형성한다. 폴리실리콘막(113)의 막 두께는 폴리실리콘막(106)의 막 두께 40㎚보다도 40㎚만큼 두꺼운 80㎚로 한다. 또한, 폴리실리콘막(106) 상에는 실리콘 질화막(114)을 두께 40㎚ 퇴적한다.
그 후, 도 29에 도시한 바와 같이, HV-FET 영역 및 LV-FET 영역에 레지스트 패턴(116)을 형성하고, 이 레지스트 패턴(116)을 마스크로 하여, 셀 어레이 영역에 있는 실리콘 질화막(114) 및 폴리실리콘막(113)을 에칭 제거한다.
다음에, STI에 의한 소자 분리 공정으로 들어간다. 도시하지 않은 레지스트 패턴을 형성하여, 소자 분리 영역의 실리콘 질화막(107, 114)을 에칭한다. 그리고, 패터닝된 실리콘 질화막(107, 114)을 마스크로 하여, 도 30에 도시한 바와 같이, 폴리실리콘막(106, 113), 게이트 산화막(105, 112, 110), 또한 반도체 기판(101)을 에칭하여 소자 분리 트렌치(117)를 형성한다.
다음에, 소자 분리 산화막(118)을 막 두께 300㎚ 퇴적하고, CMP 기술을 이용하여 소자 분리 산화막(118)을 평탄화 처리한다. 이에 따라, 도 31에 도시한 바와 같이, 트렌치(117)에 소자 분리 산화막(118)이 매립된다. 실리콘 질화막(107, 114)은 이 CMP 처리 시에 스토퍼의 역할을 수행하게 된다.
다음에, 스토퍼로서 이용한 실리콘 질화막(107, 114)을 에칭 제거한다. 이에 따라, 소자 분리 산화막(118)과 이것에 둘러싸인 소자 영역의 게이트 전극막의 사이에는, 실리콘 질화막(107, 114)의 막 두께 상당의 단차 A가 형성된다.
다음에, 도 33에 도시한 바와 같이, 폴리실리콘막(106, 113)에 중첩되는 폴리실리콘막(119)을 두께 40㎚ 퇴적한다. 고밀도로 메모리 트랜지스터가 배열되는 셀 어레이 영역에서는 인접하는 소자 분리 산화막(118) 사이에 폴리실리콘막(119)이 퇴적되지만, 이것보다 저밀도로 트랜지스터가 배치되는 주변 회로 영역에서는 인접하는 소자 분리 산화막(118) 사이의 간격이 크기 때문에, 이러한 퇴적은 생기지 않는다. 이 때문에, 셀 어레이 영역의 오목부를 형성하는 소자 형성 영역에는, 이러한 퇴적에 의해 폴리실리콘막(119)이 약 80㎚ 정도의 두께가 되는데 대하여, 주변 회로 영역의 소자 형성 영역에서는 폴리실리콘막(119)의 막 두께는 약 40㎚가 된다.
다음에, 도 34에 도시한 바와 같이, 셀 어레이 영역에서, 폴리실리콘막(119)을 에칭하여, 메모리 트랜지스터의 부유 게이트를 분리하는 슬릿을 형성한다. 그 후, 메모리 트랜지스터의 제2 게이트 절연막이 되는 두께 20㎚의 ONO막(120)을 퇴적하고, 또한 두께 40㎚의 폴리실리콘막(121) 및 두께 30㎚의 WSi막(122)을 주지의감압 CVD법으로 형성한다. 이에 따라, 게이트 전극을 형성하는 막 퇴적이 완료된다.
다음에, 도 35에 도시한 바와 같이, WSi막(122)으로부터 폴리실리콘막(106, 113)까지의 퇴적막을 패터닝하여, 각 트랜지스터의 게이트 전극을 형성한다. 다시 불순물을 이온 주입하여, 소스/드레인 확산층(124)을 형성한다.
여기까지의 공정에서는, 셀 어레이 영역은 워드선에 따른 단면을 나타내고 있지만, 이것과 직교하는 방향의 셀 어레이 영역의 단면은 도 36과 같이 된다. 즉, 폴리실리콘막(106, 119)의 적층막에 의해 메모리 트랜지스터마다 독립된 부유 게이트가 형성되고, 폴리실리콘막(121)과 WSi막(122)의 적층막에 의해 워드선이 형성된다.
이하, 주지의 방법으로 패시베이션막 형성, 컨택트홀 형성, Al 배선 패턴 형성을 거쳐서, NAND 형 플래시 메모리가 완성된다.
이 실시예에 의하면, 셀 어레이 영역과 주변 회로 영역의 동시 게이트 전극 패터닝 공정으로, 에칭 잔사나 기판의 오버 에칭이 생기지 않는다. 이것은 소자 분리 공정 후의 막 퇴적 공정에서, 고밀도로 트랜지스터가 배치되는 셀 어레이 영역에서의 퇴적을 고려하여, 소자 분리 전에 셀 어레이 영역에 형성되는 폴리실리콘막(106)에 대하여 주변 회로 영역에 형성되는 폴리실리콘막(113)을 두껍게 하고 있는 결과이다. 즉, 소자 분리 공정 후에 형성되는 폴리실리콘막(119)은 주변 회로 영역에서는 약 40㎚인 데 대하여, 셀 어레이 영역에서는 밀(密)한 요철이 표면에 형성되어 있기 때문에, 약 80㎚ 정도가 된다. 이 막 두께의 차이를 예상하여, 그전에 셀 어레이 영역에 형성되는 폴리실리콘막(106)을 약 40㎚로 하고, 주변 회로에 형성되는 폴리실리콘막(113)을 이것보다 두껍게 약 80㎚로 하고 있다. 이 결과, 게이트 전극의 패터닝 공정에서는, 셀 어레이 영역과 주변 회로 영역의 폴리실리콘막의 전체 막 두께가 거의 같게 되어 있다. 이상에 의해, 게이트 전극 에칭 가공 시의 에칭 잔사가 발생하거나, 혹은 기판의 오버 에칭이 생기지 않는다. 특히, 얇은 게이트 산화막을 이용하는 LV-FET의 특성을 우수하게 할 수 있다.
상기 실시예에서는, 고밀도로 트랜지스터가 형성되는 제1 회로 영역이 셀 어레이이고, HV-FET 및 LV-FET을 포함하여 저밀도로 트랜지스터가 형성되는 제2 회로 영역이 주변 회로 영역인 예를 설명하였지만, 제1 회로 영역이 메모리 트랜지스터가 아니고, 통상의 트랜지스터를 배열한 영역인 경우, 또한 제2 회로 영역이 하나의 종류의 게이트 절연막을 갖는 트랜지스터의 배열인 경우에도, 마찬가지의 프로세스를 적용하여 마찬가지의 효과가 얻어진다.
상술한 실시예는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것으로 의도되어야 한다.
이상 상술한 바와 같이, 본 발명에 따르면, 메모리 트랜지스터, HV-FET, LV-FET의 3종류의 게이트 절연막을 갖는 반도체 메모리를 제조할 때에, 셀 어레이의 게이트 절연막 형성을, 적어도 HV-FET의 게이트 절연막 형성 후에 행함으로써, 메모리 트랜지스터의 고신뢰성 및 고성능 특성을 얻는 것이 가능해진다.

Claims (22)

  1. 불휘발성 메모리 트랜지스터를 배열한 셀 어레이와, 제1 트랜지스터 및 이것보다 저전압으로 구동되는 제2 트랜지스터를 포함하는 주변 회로를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판에, 상기 제1 트랜지스터에 이용되는 제1 게이트 절연막을 형성하고,
    상기 셀 어레이의 영역에서 상기 제1 게이트 절연막을 선택적으로 에칭하여 반도체 기판을 노출시키며,
    노출된 반도체 기판에 상기 메모리 트랜지스터의 터널 절연막이 되는, 상기 제1 게이트 절연막보다 얇은 제2 게이트 절연막을 형성하고,
    상기 제1 및 제2 게이트 절연막 상에 제1 게이트 전극 재료막을 형성하며,
    상기 제2 트랜지스터의 영역에서 상기 제1 게이트 전극 재료막 및 그 아래의 상기 제1 게이트 절연막을 선택적으로 에칭하여, 반도체 기판을 노출시키고,
    노출된 반도체 기판에, 상기 제2 트랜지스터에 이용되는, 상기 제2 게이트 절연막보다 얇은 제3 게이트 절연막을 형성하며,
    상기 제3 게이트 절연막 상에 제2 게이트 전극 재료막을 형성하고,
    상기 제1 및 제2 게이트 전극 재료막을 적어도 일부에 포함하여 상기 제1, 제2 트랜지스터 및 상기 메모리 트랜지스터의 게이트를 형성하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 게이트 전극 재료막을 형성한 후, 상기 제2 게이트 전극 재료막으로부터 반도체 기판의 소정 깊이에 달하는 홈을 형성하고,
    상기 홈에 소자 분리 절연막을 매립하고,
    상기 제1 및 제2 게이트 전극 재료막 상에, 제3 게이트 전극 재료막, 상기 메모리 트랜지스터의 게이트 간 절연막 및 제4 게이트 전극 재료막을 순차 적층하고,
    상기 제1, 제2 트랜지스터 및 메모리 트랜지스터의 게이트는 상기 제1 내지 제4 게이트 전극 재료막을 동시에 선택 에칭하여 형성하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 게이트 절연막을 선택적으로 에칭하기 위한 레지스트 마스크를 형성한 상태에서 상기 셀 어레이의 영역에 상기 제1 게이트 절연막을 통해서 임계치 조정을 위한 이온 주입을 행하는 반도체 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 제1 게이트 전극 재료막 및 상기 제1 게이트 절연막을 선택적으로 에칭하기 위한 레지스트 마스크를 형성한 상태에서, 상기 제2 트랜지스터의 영역에 상기 제1 게이트 절연막을 통해서 임계치 조정을 위한 이온 주입을 행하는 반도체 장치의 제조 방법.
  5. 제2항에 있어서,
    상기 제1 게이트 전극 재료막 및 제1 게이트 절연막을 선택적으로 에칭한 후 상기 제3 게이트 절연막을 형성하기 전에, 상기 제2 트랜지스터의 영역에 버퍼 절연막을 형성하고, 이 버퍼 절연막을 통해서 임계치 조정을 위한 이온 주입을 행하는 반도체 장치의 제조 방법.
  6. 제2항에 있어서,
    상기 제2 게이트 절연막은 열 산화에 의한 실리콘 산화막인 반도체 장치의 제조 방법.
  7. 제2항에 있어서,
    상기 제2 게이트 절연막은 열 산화에 의한 실리콘 산화막을 질소 분위기 중에서 열 처리하여 얻어지는 실리콘 질화 산화막인 반도체 장치의 제조 방법.
  8. 제2항에 있어서,
    상기 제1 게이트 전극 재료막 퇴적 후, 계속해서 제1 스토퍼막을 퇴적하고,
    상기 제2 게이트 전극 재료막 퇴적후, 계속해서 제2 스토퍼막을 퇴적하는 공정을 더 포함하고,
    상기 홈의 형성은 상기 제1 및 제2 스토퍼막을 마스크로 하여 상기 제1 및 제2 게이트 전극 재료막으로부터 상기 반도체 기판의 소정 깊이까지 에칭하는 것이고,
    상기 소자 분리 절연막의 매립은 분리용 절연막을 퇴적하여 이것을 상기 제1 및 제2 스토퍼막이 노출할 때까지 에칭하는 것인 반도체 장치의 제조 방법.
  9. 불휘발성 메모리 트랜지스터를 배열한 셀 어레이와, 제1 트랜지스터 및 이것보다 저전압으로 구동되는 제2 트랜지스터를 포함하는 주변 회로를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판에, 상기 제1 트랜지스터에 이용되는 제1 게이트 절연막을 형성하고,
    상기 제2 트랜지스터의 영역에서 상기 제1 게이트 절연막을 선택적으로 에칭하여 반도체 기판을 노출시키며,
    노출된 반도체 기판에 상기 제2 트랜지스터에 이용되는, 상기 제1 게이트 절연막보다 얇은 제2 게이트 절연막을 형성하고,
    상기 제1 및 제2 게이트 절연막 상에 제1 게이트 전극 재료막을 형성하며,
    상기 셀 어레이의 영역에서 상기 제1 게이트 전극 재료막 및 그 아래의 상기 제1 게이트 절연막을 선택적으로 에칭하여 반도체 기판을 노출시키고,
    노출된 반도체 기판에 상기 메모리 트랜지스터의 터널 절연막이 되는, 상기제1 게이트 절연막보다 얇고, 제2 게이트 절연막보다 두꺼운 제3 게이트 절연막을 형성하며,
    상기 제3 게이트 절연막 상에 제2 게이트 전극 재료막을 형성하고,
    상기 제1 및 제2 게이트 전극 재료막을 적어도 일부에 포함하여 상기 제1, 제2 트랜지스터 및 상기 메모리 트랜지스터의 게이트를 형성하는 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 제2 게이트 전극 재료막을 형성한 후, 상기 제2 게이트 전극 재료막으로부터 반도체 기판의 소정 깊이에 달하는 홈을 형성하고,
    상기 홈에 소자 분리 절연막을 매립하며,
    상기 제1 및 제2 게이트 전극 재료막 상에, 제3 게이트 전극 재료막, 상기 메모리 트랜지스터의 게이트 간 절연막 및 제4 게이트 전극 재료막을 순차 적층하고,
    상기 제1, 제2 트랜지스터 및 메모리 트랜지스터의 게이트는 상기 제1 내지 제4 게이트 전극 재료막을 동시에 선택 에칭하여 형성하는 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 게이트 절연막을 선택적으로 에칭하기 위한 레지스트 마스크를 형성한 상태에서, 상기 제2 트랜지스터의 영역에 상기 제1 게이트 절연막을 통해서 임계치 조정을 위한 이온 주입을 행하는 반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제1 게이트 절연막을 선택적으로 에칭한 후 상기 제2 게이트 절연막을 형성하기 전에, 상기 제2 트랜지스터의 영역에 버퍼 절연막을 형성하고, 이 버퍼 절연막을 통해서 임계치 조정을 위한 이온 주입을 행하는 반도체 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 제1 게이트 전극 재료막 및 상기 제1 게이트 절연막을 선택적으로 에칭하기 위한 레지스트 마스크를 형성한 상태에서, 상기 셀 어레이의 영역에 상기 제1 게이트 절연막을 통해서 임계치 조정을 위한 이온 주입을 행하는 반도체 장치의 제조 방법.
  14. 제10항에 있어서,
    상기 제2 게이트 절연막은 열 산화에 의한 실리콘 산화막인 반도체 장치의 제조 방법.
  15. 제10항에 있어서,
    상기 제2 게이트 절연막은 열 산화에 의한 실리콘 산화막을 질소 분위기 중에서 열 처리하여 얻어지는 실리콘 질화 산화막인 반도체 장치의 제조 방법.
  16. 제1 회로와, 상기 제1 회로보다 저밀도로 트랜지스터가 배치되는 제2 회로를 갖는 반도체 장치의 제조 방법에 있어서,
    반도체 기판의 상기 제1 회로의 영역에 제1 스토퍼막으로 덮인 제1 게이트 전극 재료막을 형성하고,
    상기 반도체 기판의 상기 제2 회로의 영역에 제2 스토퍼막으로 덮인, 상기 제1 게이트 전극 재료막보다 두꺼운 제2 게이트 전극 재료막을 형성하며,
    상기 제1 및 제2 스토퍼막으로부터 상기 반도체 기판의 소정 깊이에 달하는, 제1 회로 영역에서의 홈 간격이 제2 회로 영역에서의 홈 간격보다 작은 홈을 형성하고,
    상기 홈에 소자 분리 절연막을 매립하며,
    상기 제1 및 제2 스토퍼막을 제거하고,
    상기 제1 및 제2 게이트 전극 재료막 상에, 제1 회로 영역에서의 상기 제1 게이트 전극 재료막과의 합계 막 두께가 제2 회로 영역에서의 상기 제2 게이트 전극 재료막과의 합계 막 두께와 실질적으로 동일하게 되는 제3 게이트 전극 재료막을 형성하며,
    상기 제1 내지 제3 게이트 전극 재료막을 동시에 선택 에칭하여 상기 제1 및 제2 회로의 트랜지스터의 게이트를 형성하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 회로는 불휘발성 메모리 트랜지스터가 배열된 셀 어레이이고, 상기 불휘발성 메모리 트랜지스터는, 상기 제1 게이트 전극 재료막 아래에 형성된 터널 절연막과, 이 터널 절연막 상에 형성된 상기 제1 및 제3 게이트 전극 재료막의 적층막으로 이루어진 부유 게이트와, 이 부유 게이트 상에 게이트 간 절연막을 통해 형성된 제4 게이트 전극 재료막으로 이루어지는 제어 게이트를 갖는 반도체 장치의 제조 방법.
  18. 제16항에 있어서,
    상기 제2 회로는, 상기 제2 게이트 전극 재료막 아래에 제1 게이트 절연막이 형성된 제1 트랜지스터와, 상기 제2 게이트 전극 재료막 아래에, 제1 게이트 절연막보다 얇은 제2 게이트 절연막이 형성된, 제1 트랜지스터보다 낮은 전압으로 구동되는 제2 트랜지스터를 갖는 반도체 장치의 제조 방법.
  19. 제16항에 있어서,
    상기 제1 및 제2 게이트 전극 재료막의 막 두께 차는, 상기 제1 및 제2 스토퍼막의 막 두께와 실질적으로 같은 반도체 장치의 제조 방법.
  20. 반도체 장치에 있어서,
    반도체 기판과,
    상기 반도체 기판에 형성된 제1 회로와,
    상기 반도체 기판에, 제1 회로보다 저밀도로 트랜지스터가 형성된 제2 회로와,
    상기 반도체 기판의 소자 분리 영역에 매립하여 형성된 소자 분리 절연막을 포함하며,
    상기 제1 및 제2 회로의 트랜지스터의 게이트의 하부는, 상기 소자 분리 절연막의 매립 전에 제1 및 제2 회로 영역에 각각 형성된 제1 게이트 전극 재료막과 이것보다 두꺼운 제2 게이트 전극 재료막으로 형성되고, 상부는 상기 제1 및 제2 게이트 전극 재료막에 적층된, 제1 회로 영역에서의 상기 제1 게이트 전극 재료막과의 합계 막 두께가 제2 회로 영역에서의 상기 제2 게이트 전극 재료막과의 합계 막 두께와 실질적으로 동일하게 되는 제3 게이트 전극 재료막으로 형성되어 있는 반도체 장치.
  21. 제20항에 있어서,
    상기 제1 회로는 불휘발성 메모리 트랜지스터가 배열된 셀 어레이이고, 상기 불휘발성 메모리 트랜지스터는, 상기 제1 게이트 전극 재료막 아래에 형성된 터널 절연막과, 이 터널 절연막 상에 형성된 상기 제1 및 제3 게이트 전극 재료막의 적층막으로 이루어지는 부유 게이트와, 이 부유 게이트 상에 게이트 간 절연막을 통해 형성된 제4 게이트 전극 재료막으로 이루어지는 제어 게이트를 갖는 반도체 장치.
  22. 제20항에 있어서,
    상기 제2 회로는, 상기 제2 게이트 전극 재료막 아래에 제1 게이트 절연막이 형성된 제1 트랜지스터와, 상기 제2 게이트 전극 재료막 아래에, 제1 게이트 절연막보다 얇은 제2 게이트 절연막이 형성된, 제1 트랜지스터보다 낮은 전압으로 구동되는 제2 트랜지스터를 갖는 반도체 장치.
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