JP2001007227A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置

Info

Publication number
JP2001007227A
JP2001007227A JP11177148A JP17714899A JP2001007227A JP 2001007227 A JP2001007227 A JP 2001007227A JP 11177148 A JP11177148 A JP 11177148A JP 17714899 A JP17714899 A JP 17714899A JP 2001007227 A JP2001007227 A JP 2001007227A
Authority
JP
Japan
Prior art keywords
insulating layer
layer
gate
silicon oxide
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP11177148A
Other languages
English (en)
Inventor
Tomoyuki Furuhata
智之 古畑
Atsushi Yamazaki
厚 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP11177148A priority Critical patent/JP2001007227A/ja
Priority to US09/602,535 priority patent/US6429073B1/en
Priority to US09/602,766 priority patent/US6522587B1/en
Publication of JP2001007227A publication Critical patent/JP2001007227A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 トンネル絶縁層と、フローティングゲートお
よびコントロールゲートとの界面準位がそれぞれ低く、
動作特性が安定して行われ、書き込みおよび消去のサイ
クル寿命が長い不揮発性半導体記憶装置を提供する。 【解決手段】 不揮発性半導体記憶装置（メモリトラン
ジスタ）４００は、スプリットゲート構造の不揮発性半
導体記憶装置であって、ソース１６、ドレイン１４、ゲ
ート絶縁層２６、フローティングゲート４０、トンネル
絶縁層として機能する中間絶縁層５０およびコントロー
ルゲート３６を有する。中間絶縁層５０は、少なくとも
３層の絶縁層５０ａ，５０ｂ，５０ｃからなる。フロー
ティングゲート４０およびコントロールゲート３６にそ
れぞれ接する第１および第２の最外層５０ａおよび５０
ｃは熱酸化法によって形成された酸化シリコン層からな
る。フローティングゲート４０の上には、選択酸化法に
よって形成された選択酸化絶縁層４２が形成されてい
る。第１および第２の最外層５０ａおよび５０ｃの間
に、ＣＶＤ法によって形成された酸化シリコン層５０ｂ
を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スプリットゲート
構造を有する不揮発性半導体記憶装置に関する。
【０００２】
【背景技術および発明が解決しようとする課題】メモリ
セルが単一のトランジスタからなる、電気的に消去可能
なＲＯＭ（ＥＥＰＲＯＭ）のひとつとして、スプリット
ゲート構造の不揮発性メモリトランジスタがある。この
不揮発性メモリトランジスタは、フローティングゲート
とコントロールゲートとを有し、両者の間にトンネル絶
縁層として機能する絶縁層を有する。この不揮発性メモ
リトランジスタでは、たとえば、ゲート絶縁層を介して
ホットエレクトロンをフローティングゲートに注入する
ことで、データの書き込みが行われ、ＦＮ伝導によって
フローティングゲートからトンネル絶縁層を介してコン
トロールゲートに電荷を引く抜くことにより、データの
消去が行われる。
【０００３】ところで、スプリットゲート構造の不揮発
性メモリトランジスタでは、トンネル絶縁層としての酸
化シリコン層は、たとえば熱酸化法によって所定の膜厚
が得られにくい場合には、２層以上の酸化シリコン層を
積層して形成されることがある。このような例として、
たとえば特開平８−２３６６４７号公報に開示された技
術がある。この技術では、トンネル絶縁層としての絶縁
層は、ＣＶＤ法によって形成された第１の酸化シリコン
層と、熱酸化法によって形成された第２の酸化シリコン
層とからなる。この不揮発性メモリトランジスタでは、
ＣＶＤ法で形成された第１の酸化シリコン層がコントロ
ールゲートに接触した構造を有する。
【０００４】通常、ＣＶＤ法で形成された酸化シリコン
層は、膜の密度が粗く、界面準位が高い。そのため、酸
化シリコン層とコントロールゲートとの界面準位も高く
不安定である。その結果、メモリセルでのデータの消去
時に電子が界面に捕獲されやすく、書き込みおよび消去
のサイクル寿命が短く、１万回程度であると予想され
る。一般に、プログラマブルメモリ素子では、１０万回
以上のサイクル寿命が要求される。したがって、上記の
従来技術では、サイクル寿命が短く、耐久性の点で問題
がある。
【０００５】本発明の目的は、トンネル絶縁層とフロー
ティングゲートとの界面準位、およびトンネル絶縁層と
コントロールゲートとの界面準位がそれぞれ低く、動作
特性が安定して行われ、書き込みおよび消去のサイクル
寿命が長い、不揮発性半導体記憶装置を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、スプリットゲート構造の不揮発性半導
体記憶装置であって、ソース、ドレイン、ゲート絶縁
層、フローティングゲート、トンネル絶縁層として機能
する中間絶縁層およびコントロールゲートを含み、前記
中間絶縁層は、少なくとも３層の絶縁層からなり、か
つ、前記フローティングゲートおよび前記コントロール
ゲートにそれぞれ接する第１および第２の最外層は熱酸
化法によって形成された酸化シリコン層からなる。
【０００７】このスプリットゲート構造の不揮発性半導
体記憶装置においては、前記中間絶縁層は、少なくとも
３層の絶縁層からなり、前記フローティングゲートおよ
び前記コントロールゲートにそれぞれ接する第１および
第２の最外層は熱酸化法によって形成された酸化シリコ
ン層からなる。これらの最外層が前記フローティングゲ
ートおよび前記コントロールゲートに接することによ
り、それぞれの界面準位が低下する。その結果、メモリ
セルの動作時にトンネル絶縁層において電子が捕獲され
ることが少なくなり、ＦＮ伝導（Ｆｏｗｌｅｒ−Ｎｏｒ
ｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）による電荷の移動が
安定して行われ、不揮発性メモリトランジスタの動作が
安定する。このことは、メモリトランジスタにおける、
データの書き込みおよび消去を繰り返すことのできる回
数（サイクル寿命）の増大に寄与する。
【０００８】前記中間絶縁層は、前記第１および第２の
最外層の間に、ＣＶＤ法によって形成された酸化シリコ
ン層を有することが望ましい。このような酸化シリコン
層を有することにより、フローティングゲートとコント
ロールゲートとの間の耐圧を高め、メモリセルの書き込
みおよび読み出しの動作時の誤動作、すなわちライトデ
ィスターブおよびリードディスターブを防止できる。
【０００９】ＣＶＤ法で形成される前記酸化シリコン層
は、膜質の特性（緻密さ、酸素イオンの透過耐性など）
を考慮すると、たとえば、モノシランやテトラエトキシ
シランなどを用いたＨＴＯ（High Temperature Oxid
e）法、または酸化剤としてオゾンを用いたＴＥＯＳ（T
etraethyl Orthosilicate）法やプラズマＴＥＯＳ法な
どによって形成されることが望ましい。
【００１０】前記中間絶縁層は、トンネル絶縁層の特性
などを考慮すると、その膜厚がトータルで１６〜４５ｎ
ｍであることが望ましい。
【００１１】前記中間絶縁層を構成する前記第１の最外
層の膜厚は５〜１５ｎｍであり、第２の最外層の膜厚
は、１〜１０ｎｍであることが望ましい。また、前記第
１および第２の最外層の間に形成された酸化シリコン層
の膜厚は、１０〜２０ｎｍであることが望ましい。
【００１２】前記フローティングゲートの上面に、選択
酸化法によって形成された選択酸化絶縁層が設けられる
ことが望ましい。この選択酸化絶縁層が形成されること
により、前記フローティングゲートの上縁部が鋭角にな
り、この領域で電界集中が生じやすくなり、電荷の移動
がこの上縁部を介して行われる。
【００１３】前記中間絶縁層の各層は、他の電界効果型
トランジスタが混載される場合には、これらの電界効果
型トランジスタの絶縁層を形成する工程で、同時に形成
されることもできる。
【００１４】本発明に係る半導体装置の製造において
は、前記中間絶縁層の形成において、熱酸化法によって
第１の最外層（酸化シリコン層）を形成し、次いでこの
第１の最外層上に２層目の酸化シリコン層をＣＶＤ法に
よって形成した後、２層目の酸化シリコン層上に酸化シ
リコン層以外の絶縁層、たとえば、窒化シリコン層など
からなる絶縁層が形成される工程が付加されることが望
ましい。このように窒化シリコン層などの絶縁層を２層
目の酸化シリコン層の上に設けることにより、不揮発性
メモリトランジスタの中間絶縁層の膜厚を必要以上に厚
くすることがなく、中間絶縁層の膜厚を正確に制御でき
る。また、２層目の酸化シリコン層の上に窒化シリコン
層を形成することにより、後工程での熱酸化もしくはそ
の前後での洗浄工程において、酸化シリコン層は窒化シ
リコン層で覆われて保護されているので、熱酸化工程お
よび洗浄工程の酸化シリコン層への影響を抑制できる。
その結果、膜特性に優れたトンネル絶縁層を得ることが
でき、信頼性の高いメモリ特性を実現できる。さらに、
２層目の酸化シリコン層の上に窒化シリコン層を形成し
た状態で、熱処理（酸化処理での熱処理も含む）を行う
ことにより、酸化シリコン層の緻密化ならびに酸化シリ
コン層の膜質の向上がなされる。その結果、メモリ特
性、特にデータの書き込み，消去の回数（サイクル寿
命）を増すことができる。
【００１５】
【発明の実施の形態】（デバイスの構造）図１は、本発
明に係る不揮発性半導体記憶装置を含む混載型の半導体
装置の断面を模式的に示す図である。この半導体装置
は、メモリ領域４０００と、第１のトランジスタ領域１
０００、第２のトランジスタ領域２０００および第３の
トランジスタ領域３０００とを含む。
【００１６】メモリ領域４０００は、スプリットゲート
構造を有する不揮発性半導体記憶装置（以下、「メモリ
トランジスタ」という）４００を含む。第１のトランジ
スタ領域１０００は、第１の電圧レベルＶ１（絶対値で
１．８〜３．３Ｖ）で動作される第１の電圧型トランジ
スタ１００を含む。第２のトランジスタ領域２０００
は、第２の電圧レベルＶ２（絶対値で２．５〜５Ｖ）で
動作する第２の電圧型トランジスタ２００を含む。そし
て、第３のトランジスタ領域３０００は、第３の電圧レ
ベルＶ３（絶対値で１０〜１５Ｖ）で動作される第３の
電圧型トランジスタ３００を含む。第１〜第３の電圧型
トランジスタ１００，２００，３００が用いられる回路
の具体例については、後に述べる。
【００１７】メモリトランジスタ４００、第１の電圧型
トランジスタ１００、第２の電圧型トランジスタ２００
および第３の電圧型トランジスタ３００は、それぞれ、
Ｐ型シリコン基板１０内に形成されたウエル１２内に形
成されている。そして、メモリ領域４０００、第１〜第
３のトランジスタ領域１０００，２０００および３００
０は、それぞれフィールド絶縁層１８によって分離され
ている。また、各領域１０００〜４０００内において、
各トランジスタは所定のパターンで形成されたフィール
ド絶縁層（図示せず）によって分離されている。なお、
図示の例では各トランジスタはウェル内に形成されてい
るが、ウェルを必要としない場合には基板に形成されて
いてもよい。例えば、Ｎチャネル型のメモリトランジス
タあるいはＮチャネル型の第３の電圧型トランジスタ
は、ウェル内ではなく基板に形成されていてもよい。
【００１８】第１〜第３のトランジスタ領域１０００，
２０００，３０００およびメモリ領域４０００において
は、それぞれＮチャネル型およびＰチャネル型のトラン
ジスタを含むことができるが、図１においては説明を容
易にするために、いずれか一方の導電型のトランジスタ
のみを図示している。
【００１９】メモリトランジスタ４００は、Ｐ型のウエ
ル１２内に形成されたＮ+型不純物拡散層からなるソー
ス１６およびドレイン１４と、ウエル１２の表面に形成
されたゲート絶縁層２６とを有する。このゲート絶縁層
２６上には、フローティングゲート４０と、中間絶縁層
５０と、コントロールゲート３６とが順次形成されてい
る。
【００２０】さらに、フローティングゲート４０の上に
は、選択酸化絶縁層４２が形成されている。この選択酸
化絶縁層４２は、後に詳述するように、フローティング
ゲートとなるポリシリコン層の一部に選択酸化によって
形成され、中央から端部へ向けてその膜厚が薄くなる構
造を有する。その結果、フローティングゲート４０の上
縁部は鋭角に形成され、この上縁部で電界集中が起きや
すいようになっている。
【００２１】メモリトランジスタ４００のゲート絶縁層
２６の膜厚は、メモリトランジスタ４００の耐圧などを
考慮して、好ましくは６〜９ｎｍである。
【００２２】中間絶縁層５０は、選択酸化絶縁層４２の
上面からフローティングゲート４０の側面に連続し、さ
らにシリコン基板１０の表面に沿ってソース１６の一端
にいたるように形成されている。この中間絶縁層５０
は、いわゆるトンネル絶縁層として機能する。さらに、
中間絶縁層５０は、３層の絶縁層（酸化シリコン層）か
らなり、下から順に、第１の絶縁層５０ａ、第２の絶縁
層５０ｂおよび第３の絶縁層５０ｃから構成されてい
る。そして、第１および第３の絶縁層５０ａおよび５０
ｃは、熱酸化法によって形成された酸化シリコン層から
なり、第２の絶縁層５０ｂはＣＶＤ法によって形成され
た酸化シリコン層からなる。
【００２３】中間絶縁層５０は、トンネル絶縁層として
の機能などを考慮すると、その膜厚が好ましくは１６〜
４５ｎｍである。また、第１の絶縁層５０ａの膜厚は、
好ましくは５〜１５ｎｍであり、第２の絶縁層５０ｂの
膜厚は、好ましくは１０〜２０ｎｍであり、第３の絶縁
層５０ｃの膜厚は、好ましくは１〜１０ｎｍである。
【００２４】このようにトンネル絶縁層として機能する
中間絶縁層５０は、３層構造をなし、しかもフローティ
ングゲート４０およびコントロールゲート３６に接する
第１の絶縁層（第１の最外層）５０ａおよび第３の絶縁
層（第２の最外層）５０ｃは、熱酸化膜によって形成さ
れている。このことにより、フローティングゲート４０
と第１の絶縁層５０ａとの界面準位が安定し、またコン
トロールゲート３６と第３の絶縁層５０ｃとの界面準位
が安定する。その結果、ＦＮ伝導によるフローティング
ゲート４０から中間絶縁層５０を介してコントロールゲ
ート３６への電荷の移動が安定して行われ、メモリトラ
ンジスタ４００の動作が安定する。このことは、メモリ
トランジスタ４００における、データの書き込み／消去
を繰り返すことのできる回数（サイクル寿命）の増大に
寄与する。
【００２５】また、中間絶縁層５０が、ＣＶＤ法によっ
て形成された酸化シリコン層からなる第２の絶縁層５０
ｂを有することにより、フローティングゲート４０とコ
ントロールゲート３６との間の耐圧を高め、メモリセル
の書き込みおよび読み出しの動作時の誤動作、すなわち
ライトディスターブおよびリードディスターブを防止で
きる利点がある。
【００２６】第１の電圧型トランジスタ１００は、Ｐチ
ャネル型ＭＯＳトランジスタを例にとると、Ｎ型のウエ
ル１２内に形成されたＰ+型不純物拡散層からなるソー
ス１６およびドレイン１４と、第１のゲート絶縁層２０
と、第１のゲート電極３０と、を有する。第１の電圧型
トランジスタ１００は、第１の電圧レベルＶ１（絶対値
で１．８〜３．３Ｖ）で駆動される。第１のゲート絶縁
層２０の膜厚は、第１の電圧型トランジスタ１００の耐
圧などを考慮して、好ましくは３〜１３ｎｍである。
【００２７】第２の電圧型トランジスタ２００は、Ｎチ
ャネル型ＭＯＳトランジスタを例にとると、Ｐ型のウエ
ル１２内に形成されたＮ+型不純物拡散層からなるソー
ス１６およびドレイン１４と、第２のゲート絶縁層２２
と、第２のゲート電極３２とを有する。第２のゲート絶
縁層２２は、２層の酸化シリコン層、すなわち第１の絶
縁層２２ａと、第２の絶縁層２２ｂとからなる。ここ
で、第２の絶縁層２２ｂは、上述した第１の電圧型トラ
ンジスタ１００の第１のゲート絶縁層２０と同一の工程
で形成される。
【００２８】第２の電圧型トランジスタ２００は、第２
の電圧レベルＶ２（絶対値で２．５〜５Ｖ）で駆動され
る。第２のゲート絶縁層２２は、第２の電圧型トランジ
スタ２００の耐圧などを考慮して、その膜厚が好ましく
は４〜１５ｎｍである。また、第１の絶縁層２２ａの膜
厚は、好ましくは３〜１５ｎｍであり、第２の絶縁層２
２ｂの膜厚は、好ましくは１〜１０ｎｍである。
【００２９】第３の電圧型トランジスタ３００は、Ｐチ
ャネル型ＭＯＳトランジスタを例にとると、Ｎ型のウエ
ル１２内に形成されたＰ+型不純物拡散層からなるソー
ス１６およびドレイン１４と、第３のゲート絶縁層２４
と、第３のゲート電極３４とを有する。第３のゲート絶
縁層２４は、３層の酸化シリコン層からなり、下から順
に、第１の絶縁層２４ａ、第２の絶縁層２４ｂおよび第
３の絶縁層２４ｃからなる。これらの絶縁層２４ａ，２
４ｂおよび２４ｃは、上述したメモリトランジスタ４０
０の中間絶縁層５０を構成する第１の絶縁層５０ａ、第
２の絶縁層５０ｂおよび第３の絶縁層５０ｃと同じ工程
で形成されることが望ましい。
【００３０】第３の電圧型トランジスタ３００は、第３
の電圧レベルＶ３（絶対値で１０〜１５Ｖ）で駆動され
る。第３のゲート絶縁層２４は、第３の電圧型トランジ
スタ３００の耐圧などを考慮して、その膜厚が好ましく
は１６〜４５ｎｍである。第１の絶縁層２４ａの膜厚
は、好ましくは５〜１５ｎｍ、第２の絶縁層２４ｂの膜
厚は、１０〜２０ｎｍ、および第３の絶縁層２４ｃの膜
厚は１〜１０ｎｍである。
【００３１】メモリトランジスタ４００、第１〜第３の
電圧型トランジスタ１００，２００および３００が形成
されたウエハ上には、層間絶縁層６００が形成されてい
る。この層間絶縁層６００には、ソース１６、ドレイン
１４、および各トランジスタ１００，２００，３００，
４００のゲート電極に到達するコンタクトホールが形成
され、これらのコンタクトホール内にはコンタクト導電
層が形成されている。そして、層間絶縁層６００の上に
は所定パターンの配線層８０が形成されている。なお、
図１においては、一部のコンタクト導電層および配線層
を図示している。
【００３２】この半導体装置は、少なくとも３つの異な
る電圧レベル（Ｖ１，Ｖ２，Ｖ３）で動作する第１〜第
３の電圧型トランジスタ１００，２００，３００がそれ
ぞれ形成された、第１〜第３のトランジスタ領域１００
０，２０００，３０００を有する。この半導体装置によ
れば、メモリ領域４０００のメモリトランジスタ４００
の動作が可能である。そして、この半導体装置では、フ
ラッシュ（一括消去型）ＥＥＰＲＯＭの動作のためのロ
ジックはもちろんのこと、フラッシュＥＥＰＲＯＭと、
各電圧レベルで動作可能な他の回路領域、たとえば、イ
ンターフェイス回路、ゲートアレイ回路、ＲＡＭ，ＲＯ
Ｍなどのメモリ回路、ＲＩＳＣ（Reduced Instruction
Set Computer）あるいは各種ＩＰ（Intellectual P
roperty）マクロなどの回路、あるいはその他のディジ
タル回路、アナログ回路などを、同一基板内に混載し、
システムＬＳＩを構成することができる。
【００３３】以下に、メモリトランジスタの動作方法、
本発明の半導体装置を適用したエンベデット半導体装置
および図１に示す半導体装置の製造方法について述べ
る。
【００３４】（メモリセルの動作方法）次に、本発明の
半導体装置を構成するメモリトランジスタ４００の動作
方法の一例について説明する。
【００３５】このスプリットゲート構造のメモリトラン
ジスタ４００を動作させる場合には、データの書き込み
時には、ソース１６とドレイン１４間にチャネル電流を
流し、電荷（ホットエレクトロン）をフローティングゲ
ート４０に注入し、データの消去時には、所定の高電圧
をコントロールゲート３６に印加し、ＦＮ伝導によって
フローティングゲート４２に蓄積された電荷をコントロ
ールゲート３６に移動させる。以下に、各動作について
述べる。
【００３６】まず、書き込み動作について述べる。
【００３７】データの書き込み動作においては、ドレイ
ン１４に対してソース１６を高電位にし、コントロール
ゲート３６に低電位を印加する。これにより、ドレイン
１４付近で発生するホットエレクトロンは、フローティ
ングゲート４０に向かって加速され、ゲート絶縁層２６
を介してフローティングゲート４０に注入され、データ
の書き込みがなされる。
【００３８】この書き込み動作では、例えば、コントロ
ールゲート３６の電位（Ｖｃ）を２Ｖ、ソース１６の電
位（Ｖｓ）を９Ｖ、ドレイン１４の電位（Ｖｄ）を０Ｖ
とする。また、ウエル１２の電位（Ｖｗｅｌｌ）を０Ｖ
とする。
【００３９】次に、消去動作について説明する。
【００４０】消去動作においては、ソース１６およびド
レイン１４の電位に対してコントロールゲート３６の電
位を高くする。これにより、フローティングゲート４０
内に蓄積された電荷は、フローティングゲート４０の先
鋭な上縁部からＦＮ伝導によって中間絶縁層５０を突き
抜けてコントロールゲート３６に放出されて、データが
消去される。
【００４１】この消去動作では、例えば、コントロール
ゲート３６の電位（Ｖｃ）を１２Ｖとし、ソース１６お
よびドレイン１４の電位ＶｓおよびＶｄを０Ｖとし、ウ
エル１２の電位（Ｖｗｅｌｌ）を０Ｖとする。
【００４２】次に読み出し動作について説明する。
【００４３】読み出し動作においては、ソース１６に対
してドレイン１４を高電位とし、コントロールゲートに
所定の電圧を印加することにより、チャネルの形成の有
無によって書き込まれたデータの判定がなされる。すな
わち、フローティングゲート４０に電荷が注入されてい
ると、フローティングゲート４０の電位が低くなるた
め、チャネルが形成されず、ドレイン電流が流れない。
逆に、フローティングゲート４０に電荷が注入されてい
ないと、フローティングゲート４０の電位が高くなるた
め、チャネルが形成されてドレイン電流が流れる。そこ
で、ドレイン１４から流れる電流をセンスアンプによっ
て検出することにより、メモリトランジスタ４００のデ
ータを読み出すことができる。
【００４４】読み出し動作においては、例えば、コント
ロールゲート３６の電位（Ｖｃ）は３Ｖとし、ソース１
６の電位（Ｖｓ）を０Ｖとし、ドレイン１４の電位（Ｖ
ｄ）を２Ｖとし、ウエル１２の電位（Ｖｗｅｌｌ）を０
Ｖとする。
【００４５】以上述べた各動作態様は一例であって、他
の動作態様を採用することもできる。
【００４６】（エンベデット半導体装置への適用例）図
１４は、本発明の半導体装置が適用された、エンベデッ
ト半導体装置５０００のレイアウトを示す模式図であ
る。この例では、エンベデット半導体装置５０００は、
フラッシュメモリ（フラッシュＥＥＰＲＯＭ）９０と、
ＳＲＡＭメモリ９２と、ＲＩＳＣ９４と、アナログ回路
９６と、インターフェイス回路９８とがＳＯＧ（Sea O
f Gate）に混載されている。
【００４７】図１５は、フラッシュメモリの一般的な構
成を示すブロック図である。フラッシュメモリは、メモ
リトランジスタが行列状に配置されたメモリセルアレイ
１と、Ｙゲート、センスアンプ２と、入出力バッファ３
と、Ｘアドレスデコーダ４と、Ｙアドレスデコーダ５
と、アドレスバッファ６と、コントロール回路７とを含
む。
【００４８】メモリセルアレイ１は、図１に示すメモリ
領域４０００に対応し、行列状に配置された複数個のス
プリットゲート構造のメモリトランジスタ４００を有す
る。メモリセルアレイ１の行および列を選択するため
に、メモリセルアレイ１にはＸアドレスデコーダー４と
Ｙゲート２とが接続されている。Ｙゲート２には列の選
択情報を与えるＹアドレスデコーダ５が接続されてい
る。Ｘアドレスデコーダ４とＹアドレスデコーダ５に
は、それぞれ、アドレス情報が一時格納されるアドレス
バッファ６が接続されている。
【００４９】Ｙゲート２には、データの書き込み動作を
行なうための書き込み電圧発生回路（図示せず）、デー
タの読み出し動作を行なうためのセンスアンプが接続さ
れている。Ｘアドレスデコーダには、データの消去動作
を行なうための消去電圧発生回路が接続されている。書
き込み電圧発生回路およびセンスアンプ２には、それぞ
れ入出力データを一時格納する入出力バッファ３が接続
されている。アドレスバッファ６と入出力バッファ３と
には、フラッシュメモリの動作制御を行なうためのコン
トロール回路７が接続されている。コントロール回路７
は、チップイネーブル信号、アウトプットイネーブル信
号およびプログラム信号に基づいた制御を行なう。
【００５０】このようなエンベデット半導体装置５００
０においては、各回路の動作電圧に応じて各電圧レベル
のトランジスタが選択される。
【００５１】第１の電圧レベルで動作される第１の電圧
型トランジスタ１００は、たとえば、Ｙゲート、センス
アンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアド
レスデコーダ、アドレスバッファ、コントロール回路、
ＳＯＧおよびゲートアレイから選択される少なくとも１
つの回路に含まれる。
【００５２】第２の電圧レベルで動作される第２の電圧
型トランジスタ２００は、たとえば、Ｙゲート、センス
アンプ、入出力バッファ、Ｘアドレスデコーダ、Ｙアド
レスデコーダおよびインターフェイス回路から選択され
る少なくとも１つの回路に含まれる。
【００５３】さらに、第３の電圧レベルで動作される第
３の電圧型トランジスタ３００は、たとえば、書き込み
電圧発生回路、消去電圧発生回路および昇圧回路から選
択される少なくとも１つの回路に含まれる。
【００５４】図１４に示すエンベデット半導体装置５０
００はレイアウトの一例であって、本発明は各種のシス
テムＬＳＩに適用できる。
【００５５】（デバイスの製造方法）次に、図１に示す
半導体装置の製造例を図２〜図１３を参照しながら説明
する。
【００５６】（Ａ）まず、図２に示すように、シリコン
基板１０の表面に、選択酸化法によって所定の領域にフ
ィールド絶縁層１８を形成する。次いで、Ｐ型シリコン
基板１０内にＰ型不純物（例えばホウ素）あるいはＮ型
不純物（ひ素あるいはリン）をドープして、所定の領域
にＰ型またはＮ型のウエル１２を形成する。
【００５７】さらに、シリコン基板１０の表面に、例え
ば熱酸化法によって酸化シリコン層２６Ｌを形成する。
この酸化シリコン層２６Ｌは、メモリトランジスタ４０
０のゲート絶縁層２６となる。この酸化シリコン層２６
Ｌは、ゲート耐圧などを考慮して好ましくは６〜９ｎｍ
の厚さを有する。
【００５８】（Ｂ）次いで、図３に示すように、酸化シ
リコン層２６Ｌの表面に、例えばＣＶＤ法を用いてポリ
シリコン層４０Ｌを形成する。このポリシリコン層４０
Ｌは、メモリトランジスタ４００のフローティングゲー
ト４０となる。このポリシリコン層４０Ｌは、例えば１
００〜２００ｎｍの厚さを有する。
【００５９】次いで、ポリシリコン層４０Ｌの表面に、
第１の窒化シリコン層６０Ｌを形成する。第１の窒化シ
リコン層６０Ｌは、好ましくは５０〜１５０ｎｍの膜厚
を有する。その後、レジスト層Ｒ１をマスクとして窒化
シリコン層６０Ｌの所定領域を選択的にエッチングして
除去する。第１の窒化シリコン層６０Ｌの除去される領
域は、メモリトランジスタ４００の選択酸化絶縁層４２
が形成される領域である。
【００６０】次いで、第１の窒化シリコン層６０Ｌ上に
形成されたレジスト層Ｒ１をマスクとして、ポリシリコ
ン層４０Ｌにリンやひ素を拡散してＮ型のポリシリコン
層４０Ｌを形成する。ポリシリコン層をＮ型にする他の
方法としては、ポリシリコン層を形成した後、リンやひ
素イオンを注入する方法、ポリシリコン層を形成した
後、塩化ホスホリル（ＰＯＣｌ3）を含んだキャリアガ
スを導入する方法、あるいはポリシリコン層を形成する
時に、ホスフィン（ＰＨ3）を含んだキャリアガスを導
入する方法、などがある。
【００６１】次いで、レジスト層Ｒ１を除去する。
【００６２】（Ｃ）次いで、図４に示すように、ポリシ
リコン層４０Ｌの露出部分を選択的に酸化することによ
り、ポリシリコン層４０Ｌの所定領域の表面に選択酸化
絶縁層４２を形成する。選択酸化によって形成された選
択酸化絶縁層４２は、中央部の膜厚が最も大きく、端部
に向かって徐々に膜厚が小さくなる形状を有する。選択
酸化絶縁層４２は、最も膜厚が大きい部分で好ましくは
１００〜２００ｎｍの膜厚を有する。その後、第１の窒
化シリコン層６０Ｌを除去する。
【００６３】（Ｄ）次いで、図５に示すように、選択酸
化絶縁層４２をマスクとしてエッチングを行ない、ポリ
シリコン層４０Ｌを選択的に除去する。
【００６４】以上の工程で、メモリ領域４０００におい
て、ゲート絶縁層２６、フローティングゲート４０およ
び選択酸化絶縁層４２が形成される。
【００６５】（Ｅ）次いで、図６に示すように、酸化シ
リコン層２６Ｌをウェットエッチングで除去した後、ウ
エハの表面に、熱酸化法によって１層目の酸化シリコン
層５０ａＬ（２４ａＬ）を形成する。この酸化シリコン
層５０ａＬ（２４ａＬ）は、メモリトランジスタ４００
の中間絶縁層５０を構成する第１の絶縁層５０ａ、およ
び第３の電圧型トランジスタ３００のゲート絶縁層２４
を構成する第１の絶縁層２４ａとなる。この酸化シリコ
ン層５０ａＬ（２４ａＬ）は、例えば５〜１５ｎｍの厚
さを有する。
【００６６】酸化シリコン層を形成するための熱酸化法
としては、以下の方法を好ましく用いることができる。
【００６７】（ａ）７００〜１０００℃でのドライ酸化
を行う方法、（ｂ）上記（ａ）のドライ酸化の後に、さ
らに、７００〜１０００℃でウェット酸化を行う方法、
および（ｃ）上記（ａ）または（ｂ）の後に、さらに、
７００〜１０００℃で窒素雰囲気中で１０〜３０分間ア
ニール処理する方法。
【００６８】上記（ａ）のドライ酸化を用いることによ
り、フローティングゲート４０の表面の多結晶シリコン
のグレインサイズを均一化でき、さらにフローティング
ゲート４０の表面の平坦性を向上させることができる。
その結果、フローティングゲート４０の界面準位がより
安定化するとともに、電子の捕獲が低減でき、メモリト
ランジスタの書き込み／消去のサイクル寿命をより長く
することができる。
【００６９】さらに、上記（ａ）のドライ酸化の後に、
上記（ｂ）のウェット酸化および上記（ｃ）のアニール
処理の少なくとも一方の工程を追加することにより、酸
化シリコン層５０ａＬをより緻密化して、電子捕獲の低
減など、膜質の特性を向上させることができる。
【００７０】（Ｆ）次いで、図７に示すように、１層目
の酸化シリコン層５０ａＬ（２４ａＬ）の表面に、さら
に２層目の酸化シリコン層５０ｂＬ（２４ｂＬ）を形成
する。この酸化シリコン層５０ｂＬ（２４ｂＬ）は、Ｃ
ＶＤ法により形成される。酸化シリコン層５０ｂＬ（２
４ｂＬ）は、メモリトランジスタ４００の中間絶縁層５
０を構成する第２の絶縁層５０ｂ、および第３の電圧型
トランジスタ３００のゲート絶縁層２４を構成する第２
の絶縁層２４ｂとなる。そして、このシリコン絶縁層５
０ｂＬ（２４ｂＬ）は、例えば１０〜２０ｎｍの厚さを
有する。
【００７１】ここで用いられるＣＶＤ法としては、得ら
れる膜の緻密さ、後工程の熱酸化での酸素イオンの透過
耐性等を考慮すると、モノシラン、テトラエトキシシラ
ンなどを用いたＨＴＯ（High Temperature Oxide）
法、または酸化剤としてオゾンを用いたＴＥＯＳ（Tetr
aethyl Orthosilicate）法やプラズマＴＥＯＳ法など
を好ましく用いることができる。
【００７２】次いで、酸化シリコン層５０ｂＬ（２４ｂ
Ｌ）の表面に、第２の窒化シリコン層６２Ｌを形成す
る。この第２の窒化シリコン層６２Ｌは、好ましくは１
０〜２０ｎｍの膜厚を有する。第２の窒化シリコン層６
２Ｌを形成することにより、後の工程（Ｉ）で、第２の
窒化シリコン層６２Ｌを除去することにより、メモリト
ランジスタ４００の中間絶縁層５０および第３の電圧型
トランジスタ３００のゲート絶縁層２４の膜厚を必要以
上に厚くすることがなく、膜厚の制御が正確となる。そ
の後、７００〜１０００℃で２０〜４０分間程度アニー
ル処理を行い、各絶縁層を緻密にする。
【００７３】（Ｇ）次いで、図８に示すように、第２の
トランジスタ領域２０００に開口部を有するレジスト層
Ｒ３を形成する。このレジスト層Ｒ３をマスクとして第
２のトランジスタ領域２０００における、第２の窒化シ
リコン層６２Ｌ、上層の酸化シリコン層５０ｂＬおよび
下層の酸化シリコン層５０ａＬをドライエッチングおよ
びウェットエッチングにより除去する。その後、レジス
ト層Ｒ３を除去する。
【００７４】（Ｈ）次いで、図９に示すように、ウエハ
の表面に熱酸化、例えば７００〜９００℃でウェット酸
化することによって、３層目の酸化シリコン層２２ａＬ
を形成する。この酸化シリコン層２２ａＬは、第２の電
圧型トランジスタ２００のゲート絶縁層２２を構成する
第１の絶縁層２２ａとなる。酸化シリコン層２２ａＬ
は、例えば３〜１５ｎｍの厚さを有する。
【００７５】（Ｉ）次いで、図１０に示すように、第２
のトランジスタ領域２０００における酸化シリコン層２
２ａＬの表面に、レジスト層Ｒ４を形成する。レジスト
層Ｒ４をマスクとして、第２の窒化シリコン層６２Ｌを
ドライエッチングによって除去する。その後、レジスト
層Ｒ４を除去する。
【００７６】（Ｊ）次いで、図１１に示すように、第１
のトランジスタ領域１０００に開口部を有するレジスト
層Ｒ５を形成する。このレジスト層Ｒ５をマスクとし
て、第１のトランジスタ領域１０００における２層の酸
化シリコン層５０ｂＬおよび５０ａＬをウェットエッチ
ングによって除去する。その後、レジスト層Ｒ５を除去
する。
【００７７】（Ｋ）次いで、図１２に示すように、熱酸
化、例えば７００〜９００℃でウェット酸化することに
より、ウエハの表面に４層目の酸化シリコン層２０Ｌ
（５０ｃＬ，２２ｂＬ，２４ｃＬ）を形成する。この酸
化シリコン層２０Ｌは、第１の電圧型トランジスタ１０
０のゲート絶縁層２０、第２の電圧型トランジスタ２０
０のゲート絶縁層２２を構成する第２の絶縁層２２ｂ、
第３の電圧型トランジスタ３００のゲート絶縁層２４を
構成する第３の絶縁層２４ｃ、およびメモリトランジス
タ４００の中間絶縁層５０を構成する第３の絶縁層５０
ｃとなる。酸化シリコン層２０Ｌは、例えば１〜１０ｎ
ｍの厚さを有する。
【００７８】以上の工程によって、メモリトランジスタ
４００の中間絶縁層５０、第１の電圧型トランジスタ１
００のゲート絶縁層２０、第２の電圧型トランジスタ２
００のゲート絶縁層２２および第３の電圧型トランジス
タ３００のゲート絶縁層２４を構成するための絶縁層が
形成される。
【００７９】（Ｌ）次いで、図１３に示すように、ウエ
ハの表面に、前記（Ｃ）の工程で述べたと同様な方法に
よりポリシリコン層を形成する。あるいは公知の方法で
ポリシリコン層の代わりに、ポリサイド層を形成する。
このポリシリコン層上に所定のパターンを有するレジス
ト層を形成した後、エッチングによってパターニングを
行って、メモリトランジスタ４００、第１の電圧型トラ
ンジスタ１００、第２の電圧型トランジスタ２００およ
び第３の電圧型トランジスタ３００のそれぞれのゲート
絶縁層とゲート電極を形成する。このとき、シリコン基
板１０の露出面に、シリコン酸化層が１〜５ｎｍの膜厚
で残る状態でエッチングが行われる。
【００８０】（Ｍ）次いで、図１に示すように、公知の
方法により、Ｎチャネル型トランジスタにはＮ型不純物
を、Ｐチャネル型トランジスタにはＰ型不純物を、所定
のウエル１２にドープすることにより、ソース１６およ
びドレイン１４を構成する不純物拡散層を形成する。
【００８１】次いで、トランジスタ１００，２００，３
００およびメモリトランジスタ４００が形成されたウエ
ハの表面に、例えばＣＶＤ法を用いて酸化シリコン層か
らなる層間絶縁層６０を形成する。そして、層間絶縁層
６０の所定領域を選択的にエッチング除去し、ソース１
６およびドレイン１４に到達するコンタクトホールを形
成する。次いで、層間絶縁層６０の上面およびコンタク
トホール内に例えばスパッタリングを用いてアルミニウ
ムなどからなる導電層を堆積する。この、導電層をパタ
ーニングすることにより、不純物拡散層と電気的に接続
された金属配線層（例えばビット線、ソース線）８０を
形成する。
【００８２】以上述べた製造方法においては、メモリ領
域４０００、第１のトランジスタ領域１０００、第２の
トランジスタ領域２０００および第３のトランジスタ領
域３０００で、それぞれメモリトランジスタ４００、第
１の電圧型トランジスタ１００、第２の電圧型トランジ
スタ２００および第３の電圧型トランジスタ３００を一
連の工程で形成することができる。この製造方法によれ
ば、スプリットゲート構造を有するメモリトランジスタ
と少なくとも異なる３つの電圧レベルで動作するトラン
ジスタを混載した半導体装置を少ない工程で製造するこ
とができる。
【００８３】この製造方法においては、第２の電圧型ト
ランジスタ２００のゲート絶縁層２２を構成する第２の
絶縁層２２ｂは、第１の電圧型トランジスタ１００のゲ
ート絶縁層２０と同一の工程で形成される。同様に、第
３の電圧型トランジスタ３００のゲート電極層２４を構
成する第３の絶縁層２４ｃ、およびメモリトランジスタ
４００の中間絶縁層５０を構成する第３の絶縁層５０ｃ
は、第１の電圧型トランジスタ１００のゲート電極層２
０と同一の工程で形成される。また、第３の電圧型トラ
ンジスタ３００のゲート絶縁層２４を構成する第１〜第
３の絶縁層２４ａ，２４ｂ，２４ｃは、メモリトランジ
スタ４００の中間絶縁層５０を構成する第１〜第３の絶
縁層５０ａ、５０ｂ、５０ｃと、それぞれ同一の工程で
形成される。このようにゲート絶縁層および中間絶縁層
の形成工程を共通化することにより、耐圧の異なる、す
なわち膜厚の異なるゲート絶縁層を少ない工程で形成す
ることができる。
【００８４】この製造方法においては、前記工程（Ｅ）
および（Ｆ）で、中間絶縁層（トンネル絶縁層）５０の
第１および第２の絶縁層５０ａおよび５０ｂを構成する
ための酸化シリコン層５０ａＬおよび５０ｂＬを形成し
た後、第２の窒化シリコン層６２Ｌを形成する。このこ
とにより、後工程での熱酸化もしくはその前後での洗浄
工程において、酸化シリコン層５０ａＬおよび５０ｂＬ
は窒化シリコン層６２Ｌで覆われて保護されているの
で、熱酸化工程および洗浄工程の酸化シリコン層への影
響を抑制できる。その結果、膜特性に優れたトンネル絶
縁層を得ることができ、信頼性の高いメモリ特性を実現
できる。
【００８５】さらに、酸化シリコン層５０ａＬおよび５
０ｂＬの上に第２の窒化シリコン層６２Ｌを形成した状
態で、熱処理（酸化処理での熱処理も含む）を行うこと
により、酸化シリコン層の緻密化ならびに酸化シリコン
層の膜質の向上がなされる。その結果、メモリ特性、特
にデータの書き込み，消去の回数（サイクル寿命）を増
すことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置を模式的に示す断面図
である。
【図２】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図３】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図４】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図５】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図６】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図７】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図８】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図９】図１に示す半導体装置の製造工程を示すウエハ
の断面図である。
【図１０】図１に示す半導体装置の製造工程を示すウエ
ハの断面図である。
【図１１】図１に示す半導体装置の製造工程を示すウエ
ハの断面図である。
【図１２】図１に示す半導体装置の製造工程を示すウエ
ハの断面図である。
【図１３】図１に示す半導体装置の製造工程を示すウエ
ハの断面図である。
【図１４】本発明の半導体装置を適用したエンベデット
半導体装置の一例を模式的に示す平面図である。
【図１５】図１４に示すエンベデット半導体装置のフラ
ッシュメモリのブロック図である。
【符号の説明】
１０ シリコン基板 １２ ウェル １４ ドレイン １６ ソース １８ フィールド絶縁層 ２０，２２，２４，２６ ゲート絶縁層 ２２ａ，２２ｂ 絶縁層 ２４ａ，２４ｂ，２４ｃ 絶縁層 ３０，３２，３４ ゲート電極 ３６ コントロールゲート ４０ フローティングゲート ４２ 選択酸化絶縁層 ５０ 中間絶縁層 ５０ａ，５０ｂ，５０ｃ 絶縁層 ６０Ｌ，６２Ｌ 窒化シリコン層 ９０ フラッシュメモリ １００ 第１の電圧型トランジスタ ２００ 第２の電圧型トランジスタ ３００ 第３の電圧型トランジスタ ４００ スプリットゲート構造のメモリトランジスタ １０００ 第１のトランジスタ領域 ２０００ 第２のトランジスタ領域 ３０００ 第３のトランジスタ領域 ４０００ メモリ領域 ５０００ エンベデット半導体装置
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA06 AA08 AA22 AA25 AA33 AA43 AA63 AB03 AC02 AC06 AC20 AD03 AD12 AD41 AD62 AE08 AF06 AF07 AG02 AG21 AG30 AG40 5F083 EP02 EP26 EP54 EP55 EP56 EP57 ER02 ER09 ER14 ER17 ER22 GA21 GA30 JA02 JA03 JA04 LA26 MA06 MA20 NA02 PR12 PR21 PR33 PR43 PR46 PR49 PR53 PR54 PR56 ZA07 ZA08 ZA12 ZA13 ZA14 ZA15

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 スプリットゲート構造の不揮発性半導体
    記憶装置であって、ソース、ドレイン、ゲート絶縁層、
    フローティングゲート、トンネル絶縁層として機能する
    中間絶縁層およびコントロールゲートを含み、 前記中間絶縁層は、少なくとも３層の絶縁層からなり、
    かつ、前記フローティングゲートおよび前記コントロー
    ルゲートにそれぞれ接する第１および第２の最外層は熱
    酸化法によって形成された酸化シリコン層からなる、不
    揮発性半導体記憶装置。
  2. 【請求項２】 請求項１において、 前記中間絶縁層は、前記第１および第２の最外層の間
    に、ＣＶＤ（ChemicalVapor Deposition）法によって
    形成された酸化シリコン層を有する、不揮発性半導体記
    憶装置。
  3. 【請求項３】 請求項２において、 前記酸化シリコン層は、ＨＴＯ（High Temperature O
    xide）法またはＴＥＯＳ（Tetraethyl Orthosilicat
    e）法から選択されたＣＶＤ法によって形成された、不
    揮発性半導体記憶装置。
  4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記中間絶縁層は、その膜厚が１６〜４５ｎｍである、
    不揮発性半導体記憶装置。
  5. 【請求項５】 請求項１〜４のいずれかにおいて、 前記中間絶縁層は、前記第１の最外層の膜厚が５〜１５
    ｎｍであり、第２の最外層の膜厚が１〜１０ｎｍであ
    る、不揮発性半導体記憶装置。
  6. 【請求項６】 請求項２〜５のいずれかにおいて、 前記第１および第２の最外層の間に形成された前記酸化
    シリコン層の膜厚は１０〜２０ｎｍである、不揮発性半
    導体記憶装置。
  7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記フローティングゲートの上面に、選択酸化によって
    形成された選択酸化絶縁層が設けられた、不揮発性半導
    体記憶装置。
JP11177148A 1999-06-23 1999-06-23 不揮発性半導体記憶装置 Withdrawn JP2001007227A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP11177148A JP2001007227A (ja) 1999-06-23 1999-06-23 不揮発性半導体記憶装置
US09/602,535 US6429073B1 (en) 1999-06-23 2000-06-23 Methods for manufacturing semiconductor devices having a non-volatile memory transistor
US09/602,766 US6522587B1 (en) 1999-06-23 2000-06-23 Non-volatile semiconductor memory devices

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP11177148A JP2001007227A (ja) 1999-06-23 1999-06-23 不揮発性半導体記憶装置
US09/602,535 US6429073B1 (en) 1999-06-23 2000-06-23 Methods for manufacturing semiconductor devices having a non-volatile memory transistor

Publications (1)

Publication Number Publication Date
JP2001007227A true JP2001007227A (ja) 2001-01-12

Family

ID=26497789

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11177148A Withdrawn JP2001007227A (ja) 1999-06-23 1999-06-23 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US6429073B1 (ja)
JP (1) JP2001007227A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023114A (ja) * 2001-07-05 2003-01-24 Fujitsu Ltd 半導体集積回路装置およびその製造方法
US7307332B2 (en) * 2004-02-27 2007-12-11 Fujitsu Limited Semiconductor device and method for fabricating the same

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
US6522587B1 (en) * 1999-06-23 2003-02-18 Seiko Epson Corporation Non-volatile semiconductor memory devices
KR100440698B1 (ko) * 2001-07-25 2004-07-21 가부시끼가이샤 도시바 반도체 장치 및 그 제조 방법
US20030102504A1 (en) * 2001-12-05 2003-06-05 Geeng-Chuan Chern Method of forming different oxide thickness for high voltage transistor and memory cell tunnel dielectric
US6841446B2 (en) * 2002-01-09 2005-01-11 Macronix International Co., Ltd. Fabrication method for a flash memory device
JP2003224214A (ja) * 2002-01-31 2003-08-08 Oki Electric Ind Co Ltd 半導体素子の製造方法
US6828183B1 (en) * 2002-04-11 2004-12-07 Taiwan Semiconductor Manufacturing Company Process for high voltage oxide and select gate poly for split-gate flash memory
US6846714B1 (en) 2002-10-03 2005-01-25 Lattice Semiconductor Corporation Voltage limited EEPROM device and process for fabricating the device
US6828618B2 (en) * 2002-10-30 2004-12-07 Freescale Semiconductor, Inc. Split-gate thin-film storage NVM cell
US6900097B2 (en) * 2003-05-12 2005-05-31 United Microelectronics Corp. Method for forming single-level electrically erasable and programmable read only memory operated in environment with high/low-voltage
KR100518577B1 (ko) * 2003-05-26 2005-10-04 삼성전자주식회사 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법
KR100583969B1 (ko) * 2004-08-13 2006-05-26 삼성전자주식회사 부분 소노스 게이트 구조를 갖는 비휘발성 메모리소자의제조방법
KR100655287B1 (ko) * 2004-11-11 2006-12-11 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 소자의 형성 방법
US20110068834A1 (en) * 2005-01-07 2011-03-24 Trustees Of Boston University Electro-mechanical oscillating devices and associated methods
US20070200233A1 (en) * 2005-12-14 2007-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad structures with reduced coupling noise

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56120166A (en) 1980-02-27 1981-09-21 Hitachi Ltd Semiconductor ic device and manufacture thereof
JPH03219496A (ja) 1990-01-25 1991-09-26 Hitachi Ltd 不揮発性半導体記憶装置
US5309371A (en) 1989-06-28 1994-05-03 Kawasaki Steel Corporation Method of and apparatus for designing circuit block layout in integrated circuit
US5045488A (en) 1990-01-22 1991-09-03 Silicon Storage Technology, Inc. Method of manufacturing a single transistor non-volatile, electrically alterable semiconductor memory device
US5242848A (en) 1990-01-22 1993-09-07 Silicon Storage Technology, Inc. Self-aligned method of making a split gate single transistor non-volatile electrically alterable semiconductor memory device
US5572054A (en) 1990-01-22 1996-11-05 Silicon Storage Technology, Inc. Method of operating a single transistor non-volatile electrically alterable semiconductor memory device
US5202850A (en) 1990-01-22 1993-04-13 Silicon Storage Technology, Inc. Single transistor non-volatile electrically alterable semiconductor memory device with a re-crystallized floating gate
US5153143A (en) * 1990-02-26 1992-10-06 Delco Electronics Corporation Method of manufacturing CMOS integrated circuit with EEPROM
JP3019430B2 (ja) 1991-01-21 2000-03-13 ソニー株式会社 半導体集積回路装置
US5379253A (en) 1992-06-01 1995-01-03 National Semiconductor Corporation High density EEPROM cell array with novel programming scheme and method of manufacture
KR960012303B1 (ko) 1992-08-18 1996-09-18 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
JP3219496B2 (ja) 1992-11-18 2001-10-15 三菱重工業株式会社 板材の曲げ加工方法
JP3172347B2 (ja) 1993-11-22 2001-06-04 三洋電機株式会社 不揮発性半導体記憶装置の情報書込み方法
JP2994927B2 (ja) 1993-11-24 1999-12-27 三洋電機株式会社 不揮発性半導体記憶装置の製造方法
JP4037470B2 (ja) 1994-06-28 2008-01-23 エルピーダメモリ株式会社 半導体装置
KR100218244B1 (ko) 1995-05-27 1999-09-01 윤종용 불휘발성 반도체 메모리의 데이터 독출회로
DE69528970D1 (de) * 1995-06-30 2003-01-09 St Microelectronics Srl Herstellungsverfahren eines Schaltkreises, der nichtflüchtige Speicherzellen und Randtransistoren enthält, und entsprechender IC
US5650344A (en) 1995-07-17 1997-07-22 Harris Corporation Method of making non-uniformly nitrided gate oxide
JP3247034B2 (ja) 1995-08-11 2002-01-15 シャープ株式会社 不揮発性半導体記憶装置
US5674762A (en) 1995-08-28 1997-10-07 Motorola, Inc. Method of fabricating an EPROM with high voltage transistors
US5604150A (en) 1995-10-25 1997-02-18 Texas Instruments Incorporated Channel-stop process for use with thick-field isolation regions in triple-well structures
US5687118A (en) 1995-11-14 1997-11-11 Programmable Microelectronics Corporation PMOS memory cell with hot electron injection programming and tunnelling erasing
DE19600307C1 (de) 1996-01-05 1998-01-08 Siemens Ag Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers
JP3081543B2 (ja) 1996-03-29 2000-08-28 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
JP3234528B2 (ja) 1996-03-29 2001-12-04 三洋電機株式会社 スプリットゲート型トランジスタの製造方法
US6043123A (en) 1996-05-30 2000-03-28 Hyundai Electronics America, Inc. Triple well flash memory fabrication process
US5908311A (en) 1996-07-25 1999-06-01 National Semiconductor Corporation Method for forming a mixed-signal CMOS circuit that includes non-volatile memory cells
US5914514A (en) 1996-09-27 1999-06-22 Xilinx, Inc. Two transistor flash EPROM cell
US6144064A (en) 1996-12-24 2000-11-07 Samsung Electronics Co., Ltd. Split-gate EEPROM device having floating gate with double polysilicon layer
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
TW365056B (en) 1997-10-13 1999-07-21 United Microelectronics Corp Flash memory cell structure with split-gate and manufacturing method thereof
TW374939B (en) * 1997-12-19 1999-11-21 Promos Technologies Inc Method of formation of 2 gate oxide layers of different thickness in an IC
TW382801B (en) 1998-02-25 2000-02-21 Mosel Vitelic Inc Method of forming two transistors having different threshold voltage in integrated circuit
US6017795A (en) 1998-05-06 2000-01-25 Taiwan Semiconductor Manufacturing Company Method of fabricating buried source to shrink cell dimension and increase coupling ratio in split-gate flash
US6242773B1 (en) 1998-09-30 2001-06-05 Advanced Micro Devices, Inc. Self-aligning poly 1 ono dielectric for non-volatile memory
JP2000188344A (ja) 1998-12-24 2000-07-04 Sharp Corp 不揮発性半導体記憶装置及びその製造方法
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003023114A (ja) * 2001-07-05 2003-01-24 Fujitsu Ltd 半導体集積回路装置およびその製造方法
EP1274132A3 (en) * 2001-07-05 2004-06-30 Fujitsu Limited Semiconductor non volatile memory device and method of producing the same
EP2019430A1 (en) * 2001-07-05 2009-01-28 Fujitsu Limited Semiconductor non volatile memory device and method of producing the same
US7538376B2 (en) 2001-07-05 2009-05-26 Fujitsu Microelectronics Limited Semiconductor integrated circuit device including a semiconductor device having a stable threshold characteristic
US7858463B2 (en) 2001-07-05 2010-12-28 Fujitsu Semiconductor Limited Semiconductor integrated circuit device and method of producing the same
US8058131B2 (en) 2001-07-05 2011-11-15 Fujitsu Semiconductor Limited Semiconductor integrated circuit device and method of producing the same
US7307332B2 (en) * 2004-02-27 2007-12-11 Fujitsu Limited Semiconductor device and method for fabricating the same
US7560329B2 (en) 2004-02-27 2009-07-14 Fujitsu Microelectronics Limited Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
US6429073B1 (en) 2002-08-06

Similar Documents

Publication Publication Date Title
JP3587100B2 (ja) 不揮発性メモリトランジスタを含む半導体装置の製造方法
JP2001007227A (ja) 不揮発性半導体記憶装置
US6696340B2 (en) Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same
JPH0567791A (ja) 電気的に書込および消去可能な半導体記憶装置およびその製造方法
JP3236706B2 (ja) 不揮発性半導体記憶装置およびその製造方法
JPH10189776A (ja) 不揮発性半導体記憶装置およびその製造方法
US20070264775A1 (en) Non-volatile memory device and method of manufacturing the same
JP3743486B2 (ja) 不揮発性メモリトランジスタを含む半導体装置の製造方法
JP2007157927A (ja) 不揮発性半導体記憶装置およびその製造方法
US6424002B1 (en) Transistor, transistor array and non-volatile semiconductor memory
US7358129B2 (en) Nonvolatile semiconductor memory device and a method of the same
US6522587B1 (en) Non-volatile semiconductor memory devices
JP2002083885A (ja) 半導体装置および半導体装置の製造方法
JP2003078042A (ja) 不揮発性半導体記憶装置、その製造方法及びその動作方法
JP2001060674A (ja) 不揮発性メモリトランジスタを含む半導体装置
JP2001284473A (ja) 不揮発性半導体メモリ
JP3951086B2 (ja) 不揮発性メモリトランジスタを含む半導体装置の製造方法
JP3173907B2 (ja) 不揮発性記憶素子およびその製造方法
JP2004047889A (ja) 不揮発性半導体メモリ装置およびその製造方法
KR100417029B1 (ko) 메모리 셀의 문턱 전압 편차가 작은 비휘발성 반도체메모리의 제조 방법
JP2001257328A (ja) 不揮発性半導体記憶装置を含む半導体装置
JP2002184875A (ja) 不揮発性メモリトランジスタを有する半導体装置およびその製造方法
US6933197B2 (en) Method of manufacturing semiconductor device
JP2989205B2 (ja) 不揮発性半導体メモリ装置の製造方法
JPH0637326A (ja) 不揮発性半導体記憶装置およびその製造方法

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20051220

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060906

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20061102