KR100417029B1 - 메모리 셀의 문턱 전압 편차가 작은 비휘발성 반도체메모리의 제조 방법 - Google Patents
메모리 셀의 문턱 전압 편차가 작은 비휘발성 반도체메모리의 제조 방법 Download PDFInfo
- Publication number
- KR100417029B1 KR100417029B1 KR10-2001-0074584A KR20010074584A KR100417029B1 KR 100417029 B1 KR100417029 B1 KR 100417029B1 KR 20010074584 A KR20010074584 A KR 20010074584A KR 100417029 B1 KR100417029 B1 KR 100417029B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating film
- floating gate
- conductive layer
- oxide film
- tunnel oxide
- Prior art date
Links
- 230000015654 memory Effects 0.000 title claims abstract description 62
- 239000004065 semiconductor Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 title description 27
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 20
- 230000003647 oxidation Effects 0.000 claims description 16
- 238000007254 oxidation reaction Methods 0.000 claims description 16
- 238000000151 deposition Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000007787 solid Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 68
- 239000012535 impurity Substances 0.000 description 18
- 238000009792 diffusion process Methods 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 230000001133 acceleration Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000009826 distribution Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
비휘발성 반도체 메모리의 메모리 셀의 제조 방법에서, 비휘발성 반도체 메모리의 기판 상에 형성된 터널 산화막 (2) 상에, 부동 게이트 (3), 제 1 절연막 (7) 및 제어 게이트 (8) 를 순차대로 적층한다. 제어 게이트 (8), 제 1 절연막 (7) 및 부동 게이트 (3) 은 줄 형태로 패터닝한다. 이 후, 등방성 에칭에 의해, 부동 게이트 (3) 의 측벽 직하의 터널 산화막 (2) 의 손상된 부분을 제거한다. 제 2 절연막 (10) 을 증착하여, 제어 게이트 (8), 제 1 절연막 (7) 의 측벽, 부동 게이트 (3) 및 터널 산화막 (2) 을 덮는다. 그럼으로써, 메모리 셀들 사이의 문턱 전압의 편차를 억제한다.
Description
본 발명은 비휘발성 반도체 메모리의 제조 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 반도체 기판 상에 순차대로 적층된 터널 산화막, 부동 게이트 (Floating gate), 절연막 및 제어 게이트를 구비한 비휘발성 반도체 메모리의 제조 방법에 관한 것이다.
종래, 이런 종류의 비휘발성 반도체 메모리는 도 10a 내지 10b 및 11a 내지 11c에 나타낸 공정 순서에 따라 제조하고 있다. 도 10a 내지 10c 는 도 1a의 X-X 방향의 단면도이다. 도 11a 내지 11c는 도 1a의 Y-Y 방향의 단면도이다. 여기서, 도 1a는 본 발명의 실시예에 따른 비휘발성 반도체 메모리의 평면도이지만, 도 1a는 종래 기술을 설명하기 위해서도 사용된다.
첫째, 도 10a 및 11a에 나타낸 바와 같이, 열산화 (Thermal oxidation) 에 의해 반도체 기판 (1) 상에 10 nm의 두께를 갖는 터널 산화막 (2) 을 형성한다. 그 후, 100 nm 두께를 갖는 제 1 전도층 (3) 을 증착한다. 제 1 전도층 (3) 은 부동 게이트의 재료로서 폴리실리콘으로 이루어진다. 이 후, 터널 산화막 (2) 및 제 1 전도층 (3) 을 Y-Y 방향으로 연장된 줄 형태로 패터닝한다. 이 때, 제1 전도층 (3) 의 X-X 방향 (채널 방향) 으로의 크기는 최종적으로 형성되는 부동 게이트의 크기와 부합하도록 설정한다.
이 후, 줄 형태로 패터닝된 제 1 전도층 (3) 을 마스크로서 사용하여, 50 KeV의 가속전압 및 3.0 ×1013이온/cm2의 도즈의 조건으로, 인 (P) 이온 주입을 수행하여, 제 1 전도층들 (3) 사이의 반도체 기판 (1) 의 표면 영역 내에 n-타입 저농도 불순물 확산층 (4) 을 형성한다.
이 후, 포토리소그래피를 수행하여 Y-Y 방향으로 연장된 줄 형태로 포토레지스트 (미도시) 를 형성한다. 이 포토레지스트 및 줄 형태로 패터닝된 제 1 전도층 (3) 을 마스크로서 사용하여, 15 KeV의 가속 전압 및 4.5 ×1015이온/cm2의 도즈 조건으로 비소 (As) 이온 주입을 수행하여, 저농도 불순물 확산층 (4) 내에 n-타입 고농도 불순물 확산층 (5) 을 형성한다. 이 불순물 확산층 (4,5) 은 소스/드레인 영역, 즉 비트 라인으로 사용된다.
이 후, 도 10b에 나타낸 바와 같이, CVD 방법에 의해 제 1 전도층 (3) 을 충분히 덮도록, 제 1 전도층 (3)의 두께를 초과하는 두께로 이 층들 상에 층간 절연막 (6) 을 증착한다. 이 후, 에치백 (Etchback) 을 수행하여, 층간 절연막 (6) 의 표면을 평탄화하고, 층간 절연막 (6) 이 제 1 전도층들 (3) 사이에 삽입되도록 남겨진다.
이 후, 도 10c 및 11c에 나타낸 바와 같이, 예컨대, ONO 막 (산화막/질화막/산화막) 으로 이루어진 제 1 절연막 (7) 을 증착한 후, 200 nm 두께를 갖는 폴리실리콘으로 이루어진 제 2 전도층 (8) 을 증착한다. 다음으로, 포토리소그래피를 수행하여 X-X 방향으로 연장된 줄 형상의 포토레지스트를 형성한다 (미도시). 이 포토레지스트를 마스크로서 사용하여, 제 2 전도층 (8), 제 1 절연막 (7) 및 제 1 전도층 (3) 을 에칭해서 패터닝한다. 그 결과, 제 2 전도층 (8) 으로 이루어진 줄 형상의 제어 게이트, ONO 막으로 이루어진 줄 형상의 제 1 절연막 (7) 및 제 1 전도층 (3) 으로 이루어진 사각형 솔리드 형상의 부동 게이트가 형성된다.
이 상태에서, 도 11c에서 파선으로 닫혀진 부분 (P) 의 확대도인 도 12a에 나타낸 바와 같이, 부동 게이트 (3) 의 측벽 직하의 터널 산화막 (2) 의 일부는 손상을 포함한다 (x로 나타냄). 이 손상된 부분은, 완성된 제품의 동작 동안, 부동 게이트 (3) 로부터 반도체 기판 (1) 면으로 전자가 누설되는 경로로서 용이하게 역할한다. 따라서, 도 12b에 나타낸 바와 같이, 예컨대, 산소 분위기에서 850 ℃로 20 분 동안 열산화를 수행하여, 20 내지 30 nm 두께를 갖는 실리콘 산화막 (11) 을 폴리실리콘으로 이루어진 부동 게이트 (3) 및 제어 게이트 (8) 의 측벽 상에 형성한다.
이 후, 도 11c에 나타낸 바와 같이, 제어 게이트 (8) 를 마스크로서 사용하여, 40 KeV의 가속 전압 및 1.0 ×1013이온/cm2의 도즈의 조건으로 붕소 (B) 이온 주입을 수행하여, 제어 게이트들 (8) 사이의 반도체 기판 (1) 의 표면 영역 내부에 불순물 확산층을 분리시키는 P - 타입 영역 (9) 을 형성한다.
그 후, 공지된 방법으로 이 층에 층간 절연막을 증착하고, 이 층간 절연막내에 접촉 홀을 개방시킨 후, 결선을 형성하여 비휘발성 메모리를 완성한다 (미도시).
그러나, 상기 종래의 제조 방법에서, 도 12a에서 파선으로 닫혀진 부분 (P1) 의 확대도인 도 7에서 나타낸 바와 같이, 실리콘 산화막 (11) 은 부동 게이트 (3) 및 제어 게이트 (8) 의 측벽 상에 형성되기 때문에, 부동 게이트 (3) 및 제어 게이트 (8) 의 측벽의 산화 공정 동안 부동 게이트 (3) 의 폴리실리콘 결정립 (12) 사이의 결정립 경계 (Grain boundary) (13) 는 용이하게 산화되며, 그 결과 국소 불균일 산화가 된다. 그 결과, 비휘발성 메모리의 동작 동안, 부동 게이트 (3) 와 반도체 기판 (1) 내의 소스/드레인 영역 사이에 국소적인 전계의 집중이 발생한다. 따라서, 기록 동작 동안, 각 메모리 셀 내의 터널 산화막을 통하여 동일한 FN (Fowler-Nordheim) 전류가 흐르지 않아, 메모리 셀들 사이의 문턱 전압의 편차가 증가하는 문제점이 발생한다.
알려진 바와 같이, 통상적으로, 데이타는 동일 워드 라인 (제어 게이트) 상의 메모리 셀들에 동시에 기록된다. 상기 방법으로 제조된 셀에서, 동일 워드 라인 상의 메모리 셀의 기록 동작 후 문턱 전압의 분포를 나타내는 도 9로부터 명백한 바와 같이, 동일 워드 라인 상의 비휘발성 메모리 셀들 사이의 문턱 전압에서 2.2 V의 큰 편차가 있다.
기록 동작 중에 문턱 전압을 균등하게 하기 위해서, 통상적으로, 각 비트에 대한 검증 기록 동작 (Verify write operation) 을 수행한다. 그러나, 상기 동일 워드 라인 상의 메모리 셀들 사이에 문턱 전압의 큰 편차가 있기 때문에, 상기기록 동작 동안의 단계의 수가 증가되는 것이 필요하여, 더 긴 기록 시간을 초래한다.
또한, 데이타가 이 반도체 메모리에 기록되는 경우, 동일 워드 라인 상의 선택되지 않은 메모리 셀들에도 고전압이 인가된다. 그러므로, 선택되지 않은 셀의 부동 게이트 내의 전자가 감소한다 (게이트 장애). 동일 워드 라인 상의 메모리 셀들 사이에 문턱 전압의 편차가 큰 경우, 데이타가 특히 빠르게 기록될 수 있는 메모리 셀은 게이트 장애에 의해 용이하게 영향을 받는다.
상기 문제를 해결하기 위해, 도 13에 나타낸 바와 같이, 터널 산화막 (24), 부동 게이트 전극 (25) 및 소스 영역 (22) 을 반도체 기판 (21) 상에 형성한 후, 부동 게이트 전극 (25) 의 재료를 등방성 에칭을 한 후, 산화하는 기술이 제안되었다 (일본 특개평 H9-17890). 이 기술에 따르면, 반도체 기판 (21) 상의 부동 게이트 (25) 의 구석 부분을 둥글게 하고, 산화막 (28) 을 형성한다. 그러나, 이 기술은 부동 게이트 전극 (25) 을 구성하는 폴리실리콘 결정립에 기인하는 국소적인 불균일 산화를 제어할 수 없다. 그 결과, 전계의 집중을 방지할 수 없으며, 각 메모리 셀에 대해 FN 전류의 편차가 발생하고, 메모리 셀들 사이의 문턱 전압의 편차가 증가한다. 또한, 등방성 에칭 공정에서 에칭 속도의 제어가 어렵기 때문에, 큰 마진 (Margin) 이 요구되어, 장래 소형화를 방해한다. 또한, 부동 게이트의 크기가 등방성 에칭 공정의 에칭 속도, 채널 길이 및 채널 폭의 변화에 따라 변화하기 때문에, 문턱 전압의 편차를 초래한다.
따라서, 본 발명의 목적은, 비휘발성 반도체 메모리의 문턱 전압의 편차를 억제함으로써, 게이트 장애 (Disturbance) 와 같은 다양한 문제들을 해결할 수 있는 비휘발성 반도체 메모리의 제조 방법을 제공하는 것이다.
도 1a는 제조된 버추얼 접지 타입 (Virtual ground type) 비휘발성 반도체 메모리 어레이를 나타내는 평면 레이아웃이고, 도 1b는 도 1a의 X-X 선을 따라 취한 단면도이며, 도 1c는 도 1a의 Y-Y 선을 따라 취한 단면도.
도 2는 상기 비휘발성 반도체 메모리 어레이를 나타내는 등가 회로도.
도 3a 내지 3c는 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리의 제조 방법의 공정을 나타내는 단면도.
도 4a 내지 4c는 본 발명의 실시예에 따른 비휘발성 반도체 메모리의 제조 방법의 공정을 나타내는 단면도.
도 5a 내지 5d는 본 발명의 실시예에 따른 비휘발성 반도체 메모리의 제조 방법의 공정을 나타내는 단면도.
도 6은 본 발명의 실시예에 따른 비휘발성 반도체 메모리의 제조 방법 상의 조치에 대한 설명도.
도 7은 비휘발성 반도체 메모리의 종래의 제조 방법의 문제에 대한 설명도.
도 8은 본 발명의 일 실시예에 따른 비휘발성 반도체 메모리의 제조 방법에의해 제조된 비휘발성 메모리 어레이 내의 동일 워드 라인 상의 메모리 셀에 기록한 후의 문턱 전압 분포도.
도 9는 종래의 제조 방법에 의해 제조된 비휘발성 메모리 어레이 내의 동일 워드 라인 상의 메모리 셀에 기록한 후의 문턱 전압 분포도.
도 10a 내지 10c는 각각 종래의 비휘발성 반도체 메모리의 공정을 나타내는 단면도.
도 11a 내지 11c는 종래의 비휘발성 반도체 메모리의 제조 방법의 공정을 나타내는 단면도.
도 12a 및 12b는 종래의 비휘발성 반도체 메모리의 제조 방법의 공정을 나타내는 단면도.
도 13은 다른 종래의 비휘발성 반도체 메모리의 제조 방법의 공정을 나타내는 단면도.
※ 도면의 주요 부분에 대한 부호의 설명
1: 반도체 기판
2: 터널 산화막
3: 제 1 전도층 (부동 게이트)
4: 저농도 불순물 확산층
5: 고농도 불순물 확산층
6: 층간 절연막
7: ONO 막으로 이루어진 제 1 절연막
8: 폴리실리콘으로 이루어진 제 2 전도층 (제어 게이트)
10: HTO 막으로 이루어진 제 2 절연막
11: 실리콘 열산화막
상기 목적을 달성하기 위해, 본 발명은, 순차대로 적층된 터널 산화막, 부동 게이트, 제 1 절연막 및 제어 게이트를 구비하는 각 메모리 셀이 반도체 기판 상에 매트릭스 형태로 형성되는 비휘발성 반도체 메모리의 제조 방법을 제공하며, 상기 방법은,
반도체 기판 상에 터널 산화막을 형성하는 단계;
터널 산화막 상에 부동 게이트의 재료로서 사용되는 제 1 전도층을 형성하는 단계;
한 방향으로 연장된 줄 형태로 제 1 전도층을 패터닝하는 단계;
제 1 전도층을 마스크로서 사용하여, 반도체 기판의 표면 내에 소스/드레인 영역을 형성하는 단계;
제 1 전도층 상에 제 1 절연막을 형성하는 단계;
제 1 절연막 상에 제 2 전도층을 형성하는 단계;
제 1 전도층에 수직한 방향으로 연장된 줄 형태의 마스크를 사용한 에칭에 의해, 제 2 전도층으로 이루어진 줄 형태의 제어 게이트, 줄 형태의 제 1 절연막 및 제 1 전도층으로 구성된 사각형 솔리드 형태의 부동 게이트를 형성하는 단계;
등방성 에칭에 의해, 부동 게이트의 측벽 직하의 터널 산화막 일부를 제거하는 단계;
제어 게이트와 제 1 절연막, 부동 게이트 및 터널 산화막의 측벽이 제 2 절연막으로 덮혀질 수 있도록, 상기 막 상에 제 2 절연막을 증착하는 단계를 포함한다.
본 발명에 따라, 등방성 에칭에 의해, 부동 게이트의 측벽 직하의 터널 산화막 일부가 제거된다. 이것은 부동 게이트 형성 공정 동안 터널 산화막 내에 생성된 손상층을 제거한다. 그러므로, 완성된 제품의 동작 동안, 부동 게이트로부터 반도체 기판 면으로 전자가 누설되는 경로가 존재하지 않게 된다. 또한, 제 2 절연막을 증착한 후 열산화를 수행하여, 제 2 절연막을 경유해서 부동 게이트의 측벽을 산화하면, 부동 게이트와 주위 절연막 사이의 계면에서 균일한 산화가 발생한다. 그러므로, 기록 동작 동안, 각 메모리 셀 내의 터널 산화막을 통해 동일한 FN (Fowler-Nordheim) 전류가 흐른다. 따라서, 종래의 메모리와 비교시, 메모리 셀들, 예컨대, 동일 워드 라인 상의 메모리 셀들 사이의 문턱 전압의 편차가 감소된다.
그 결과, 동일 워드 라인 상에 문턱 전압의 편차가 없기 때문에, 기록 동작 동안의 단계의 수가 감소될 수 있어, 기록 시간을 단축시킨다.
또한, 데이타가 특히 빠르게 기록되는 동일 워드 라인 상의 메모리 셀들이 소거될 수 있기 때문에, 게이트 장애에 의해 영향을 받는 메모리 셀의 수가 감소될 수 있다.
또한, 제 2 절연막이 부동 게이트의 공간부 내에 형성되기 때문에, 소형화에지장이 없다.
또한, 부동 게이트의 형성 또는 제 2 절연막의 증착 후에 터널 산화막의 등방성 에칭에 따른, 부동 게이트의 크기가 변화하지 않는다. 따라서, 채널 길이에 기인하는 숏 채널 효과 (Short channel effect) 또는 채널 폭에 기인하는 내로우 채널 효과 (Narrow channel effect) 의 문제가 존재하지 않으며, 그들에 기인하는 문턱 전압의 편차가 발생하지 않는다.
본 발명의 일 실시예에서는, 제 2 절연막을 증착한 후 열산화를 수행하여, 제 2 절연막을 경유해서 부동 게이트의 측벽을 산화한다.
상기 실시예에 따르면, 부동 게이트와 주위 절연막 사이의 계면에서 균일한 열산화가 발생한다. 그러므로, 기록 동작 동안, 각 메모리 셀 내의 터널 산화막을 통해, 동일한 FN (Fowler-Nordheim) 전류가 흐른다. 따라서, 종래의 메모리와 비교시, 메모리 셀들, 예컨대, 동일 워드 라인 상의 메모리 셀들 사이에 문턱 전압의 편차가 감소된다.
본 발명의 다른 실시예에서는, 부동 게이트 형성 후, 불화 산 (Fluorinated acid) 을 사용한 습식 에칭에 의해 터널 산화막의 등방성 에칭을 수행한다.
상기 실시예에 따르면, 불화 산을 사용한 습식 에칭에 의해, 부동 게이트의 측벽 직하의 터널 산화막 일부를 정확하게 제거할 수 있다.
본 발명의 또 다른 실시예에서는, 제 2 절연막은 화학 기상 증착 (Chemical vapor deposition) 의해 형성된 실리콘 산화막이다.
상기 실시예에 따르면, 바람직하게, 제어 게이트, 제 1 절연막, 부동 게이트및 터널 산화막의 측벽이 제 2 절연막으로 덮혀질 수 있다.
이하, 실시예에 관하여, 본 발명의 비휘발성 반도체 메모리의 제조 방법을 상세하게 설명한다.
도 1a는 제조된 비휘발성 반도체 메모리 어레이를 나타내는 평면 레이아웃이다. 도 1b는 도 1a의 X-X 선을 따라 취한 단면도이다. 도 1c는 도 1a의 Y-Y 선을 따라 취한 단면도이다. 설명을 용이하게 하기 위해, 본 실시예에서, 도 10a 내지 12b의 동일 성분 부재는 동일 참조 부호로 지정한다.
또한, 이 비휘발성 반도체 메모리 어레이는 반도체 기판 (1) 의 표면 내에 형성된 저농도 불순물 확산층 (4) 내의 고농도 불순물 확산층 (5) 을 구비한다. 이들 불순물 확산층 (4,5) 은 소스/드레인 영역, 즉 비트 라인을 구성한다. 터널 산화막 (2), 부동 게이트 (3), 제 1 절연막 (7) 및 제어 게이트 (8) 는 소스/드레인 영역 (4,5) 사이의 채널 영역 (19) 상에 순차대로 적층된다. 참조 부호 (9) 는 불순물 확산층을 분리하는 영역 (element) 을 지정한다. 참조 부호 (10) 는 제 2 절연막을 지정한다.
이 실시예에서, 소스 결선 및 드레인 결선이 고정되지 않고, 소스 결선 (접지 결선) 및 드레인 결선이 적절하게 개폐되는 타입의 메모리 셀 어레이를 설명한다 (이하, "버추얼 접지 타입"으로 칭함).
도 3a 내지 3c 및 4a 내지 4c에서 나타낸 공정 순서에 따라, 이 비휘발성 반도체 메모리 어레이를 제조한다. 도 3a 내지 3c는 제조 중인 비휘발성 반도체 메모리 어레이의 X-X 방향의 단면도를 나타낸다. 도 4a 내지 4c는 그것의 Y-Y방향의 단면도를 나타낸다.
우선, 도 4a에 나타낸 바와 같이, 열 산화에 의해, 단결정 실리콘으로 구성된 반도체 기판 (1) 상에 10nm 두께를 갖는 터널 산화막 (2) 을 형성한다. 다음으로, 100 nm 두께를 갖는 제 1 전도층 (3) 을 증착한다. 제 1 전도층 (3) 은 부동 게이트의 재료로서 폴리실리콘으로 이루어진다. 이 후, 도 3a에 나타낸 바와 같이, 터널 산화막 (2) 및 제 1 전도층 (3) 은 Y-Y 방향으로 연장된 줄 형태로 패터닝한다. 이 때, X-X 방향 (채널 방향) 으로의 제 1 전도층 (3) 의 크기는 최종적으로 형성되는 부동 게이트의 크기와 부합하도록 설정한다.
이 후, 줄 형태로 패터닝된 제 1 전도층 (3) 을 마스크로서 사용하여, 50 KeV의 가속 에너지 및 3.0 × 1013이온/cm2의 도즈의 조건으로 인 (P) 이온 주입을 수행하여, 반도체 기판 (1) 표면 내의 제 1 전도층들 (3) 사이의 영역에 n-타입 저농도 불순물 확산층 (4) 을 형성한다.
이 후, Y-Y 방향으로 연장된 줄 형태의 포토레지스트 (미도시) 를 형성하기 위해 포토리소그래피를 수행한다. 이 포토레지스트 및 줄 형태로 패터닝된 제 1 전도층 (3) 을 마스크로서 사용하여, 15 KeV 의 가속 에너지 및 4.5 × 1015이온/cm2의 도즈의 조건으로 비소 (As) 이온 주입을 수행하여, 저농도 불순물 확산층 (4) 내에 n-타입 고농도 불순물 확산층 (5) 을 형성한다. 이들 불순물 확산층 (4,5) 은 소스/드레인 영역, 즉 비트 라인으로서 사용된다.
이 후, 도 3b에 나타낸 바와 같이, CVD 방법에 의해, 제 1 전도층 (3) 을 충분히 덮도록, 이들 층들 상에 제 1 전도층 (3) 의 두께를 초과하는 두께로 층간 절연막 (6) 을 증착한다. 이 후, 에치백을 수행하여, 층간 절연층 (6) 의 표면을 평탄화하고, 층간 절연막 (6) 이 제 1 전도층 (3) 사이에 삽입되도록 남겨둔다.
이 후, 도 3c 및 4c에 나타낸 바와 같이, 예컨대, ONO 막 (산화막/질화막/산화막) 으로 이루어진 제 1 절연층 (7) 을 증착한 후, 200 nm의 두께를 갖는 폴리실리콘으로 이루어진 제 2 전도층 (8) 을 증착한다. 다음으로, 포토리소그래피를 수행하여, X-X 방향으로 연장된 줄 형태의 포토레지스트 (미도시) 를 형성한다. 이 포토레지스트를 마스크로서 사용하여, 제 2 전도층 (8), 제 1 절연막 (7) 및 제 1 전도층 (3) 을 에칭하고 패터닝한다. 이 후, 제 2 전도층으로 이루어진 줄 형태의 제어 게이트 (8), ONO 막으로 이루어진 줄 형태의 제 1 절연층 (7) 및 제 1 전도층으로 이루어진 사각형 솔리드 형태의 부동 게이트 (3) 를 형성한다.
이 상태에서, 도 4c에서 파선으로 닫혀진 부분 (P) 의 확대도인 도 5a에 나타낸 바와 같이, 부동 게이트 (3) 의 측벽 직하에 터널 산화막 (2) 의 일부 (x로 도시) 에 손상이 나타난다. 완성된 제품의 동작 동안, 이 손상된 층은, 부동 게이트 (3) 로부터 반도체 기판 (1) 면으로 전자가 누설되는 경로로서 용이하게 역할한다. 따라서, 도 5b에 나타낸 바와 같이, 부동 게이트 (3) 의 측벽 직하의 터널 산화막의 손상된 부분을 제거하기 위해서, 등방성 에칭을 수행한다. 이 실시예에서, 손상된 부분을 정확하게 제거하도록, 에칭액으로서 불화 산을 사용하여 습식 에칭을 수행한다.
이 후, 도 3c 및 4c 와 함께 도 5c에 나타낸 바와 같이, 화학 기상 증착(CVD) 에 의해 반도체 기판 (1) 상에 제 2 절연막 (10) 으로서, 10 nm 내지 15 nm의 두께를 갖는 실리콘 산화막을 증착한다. 예컨대, 실리콘 산화막은 HTO (High Temperature chemical deposition oxide) (고온 화학 기상 증착 산화물) 막으로 이루어질 수 있다. 그 결과, 제어 게이트 (8), 제 1 절연막 (7), 부동 게이트 (3) 및 터널 산화막 (2) 의 측벽이 제 2 절연막 (10) 으로 덮혀진다. 이 제 2 절연막 (10) 은 CVD에 의해 증착되기 때문에, 바람직하게, 제어 게이트 (8), 제 1 절연막 (7), 부동 게이트 (3) 및 터널 산화막 (2) 측벽이 덮혀질 수 있다.
이 후, 도 5d에 나타낸 바와 같이, 예컨대, 850 ℃에서 20 분간 산소 분위기에서 열산화를 수행하여, 제 2 절연막 (10) 을 경유해서 폴리실리콘으로 이루어진 부동 게이트 (3) 및 제어 게이트 (8) 의 측벽을 산화한다. 그 결과, 폴리실리콘으로 이루어진 부동 게이트 (3) 및 제어 게이트 (8) 의 측벽 상에, 20 내지 30 nm의 두께를 갖는 실리콘 산화막 (11) 이 형성된다. 이 경우, 도 5c에서 파선으로 닫혀진 부분 (P2) 의 확대도인 도 6a에 나타낸 바와 같이, 부동 게이트 (3) 를 구성하는 폴리실리콘 결정립들 (12) 사이의 결정립 계면 (13) 의 산화는 억제되고, 부동 게이트 (3) 와 그것의 주위 절연막들 (10,2) 사이의 계면에 균일한 산화가 발생한다.
이 후, 제어 게이트 (8) 를 마스크로서 사용하여, 40 KeV의 가속 에너지 및 1.0 ×1013이온/cm2의 도즈의 조건으로 붕소 (B) 이온 주입을 수행하여, 도 4c에 나타낸 바와 같이, 제어 게이트 (8) 사이에 반도체 기판 (1) 의 표면 내의 불순물 확산층을 분리하는 p-타입 영역 (9) 을 형성한다.
다음으로, 알려진 방법에 의해, 이 층 상에 층간 절연막을 증착하고, 이 층간 절연막 내에 접촉 홀을 개방한 후, 결선을 추가적으로 형성하여 비휘발성 메모리를 완성한다 (미도시).
도 2는 상기한 바와 같이 제조된 비휘발성 메모리 어레이의 등가회로를 나타낸다.
표 1은, 메모리 셀 (C12) (도 2에서 파선으로 닫혀진 부분) 을 선택한 경우, 비휘발성 메모리 어레이에서 데이타의 기록, 소거 및 재생 동작의 동작 조건을 나타낸다. 표 1에서 전압들 사이의 관계는 VH1 및 VH2가 Vcc보다 더 높고, Vcc가 VL보다 더 높다는 것에 유의한다.
표 1
| 동작 모드 | 워드 라인 전압 (V) | 비트 라인 전압 (V) | ||||
| WL1 | WL2 | BL1 | BL2 | BL3 | BL4 | |
| 기록 | -VH1 | 0 | 부동(Float) | Vcc | 부동 | 부동 |
| 소거 | VH2 | VH2 of 0 | 0 | 0 | 0 | 0 |
| 재생 | Vcc | 0 | VL | VL | VL | VL |
기록 동작에서, 음의 고전압 VH1 (예컨대, -8V) 이 메모리 셀 (C12) 에 연결된 워드 라인 (제어 게이트) (WL1) 에 인가된다. 소정의 양의 전력 소스 전압 Vcc (예컨대, 4 V) 가 메모리 셀 (C12) 의 드레인에 연결된 비트 라인 (BL2) 에 인가된다. 또한, 다른 비트 라인 (BL1, BL3 및 BL4) 이 부동 상태에 있지만, 다른 워드 라인 (WL2) 은 0 V를 갖는다. 이러한 조건에서, 메모리 셀 (C12) 내에서, 부동 게이트 (3) 및 드레인 (5) 사이의 전계에 의해 터널 산화막 (2) 을 경유하여 터널 전류가 흘러서, 메모리 셀 (C12) 에 데이타가 기록된다. 한편, 선택되지 않은 메모리 셀, 즉, 소스가 비트 라인 (BL2) 에 연결된 메모리 셀 (C11) 의 제어 게이트 (8) 에 전압이 인가되면, 소스와 부동 게이트 사이에 터널링은 발생하지 않는다. 이는, 소스 영역이 낮은 불순물 농도를 갖는 불순물 확산층 (4) 으로 형성되어, 터널 전류가 흐르지 않기 때문이며, 데이타는 기록되지 않는다.
소거 동작에서, 모든 비트 라인은 0 V로 설정되지만, 소정의 워드 라인 (WL1) 에는 양의 고전압 (VH2) (예컨대, 12 V) 이 인가된다. 이 후, 복수의 메모리 셀에 기록된 데이타는 일괄적으로 소거된다. 예컨대, 전압 (VH2) 이 워드 라인 (WL1) 에 인가되면, 메모리 셀들 (C11, C12 및 C13) 에 기록된 데이타는 일괄적으로 소거된다. 전압 (VH2) 이 워드라인 (WL2) 에 인가되면, 메모리 셀들 (C21, C22 및 C23) 의 기록된 데이타는 일괄적으로 소거된다.
선택된 셀 (C12) 의 재생을 위한 재생 동작에서, 소정의 전압 Vcc (예컨대, 3V) 가 워드 라인 (WL1) 에 인가되지만, 비트 라인들 사이에 흐르는 전류를 검출하기 위해 소정의 전압 (VL) (예컨대, 1 V) 및 0 V가 각각 비트 라인 (BL2) 및 비트 라인 (BL3) 에 인가된다.
이상, 메모리 셀 (C12) 이 선택된 경우만을 설명하지만, 데이타는 동일 워드 라인 상의 선택된 셀들에 동시에 기록된다.
이와 같이 본 발명을 설명하였지만, 본 발명은 다양하게 변형될 수 있음이 자명하다. 이러한 변형은 본 발명의 사상과 범위를 이탈한 것으로 여겨지지 않으며, 당업자에게 자명한 이러한 모든 변형은 다음의 청구 범위에 포함된다.
상기 제조 방법에서, 상기한 바와 같이, 부동 게이트 (3) 의 형성 공정 후에, 등방성 에칭을 수행하여 부동 게이트 (3) 의 측벽 직하의 터널 산화막 (2) 의 손상된 부분을 제거하며, 이 손상된 부분은 부동 게이트 (3) 의 형성 공정 동안 생성된 것이다. 따라서, 완성된 제품의 동작 동안, 부동 게이트 (3) 로부터 반도체 기판 (1) 면으로 전자가 누설되는 경로가 존재하지 않는다. 또한, 제 2 절연막 (10) 의 증착 후 열산화를 수행하여, 제 2 절연막 (10) 을 경유해서 부동 게이트 (3) 의 측벽을 산화하기 때문에, 부동 게이트 (3) 와 주위 절연막 (10, 2) 사이의 계면에서 균일한 산화가 발생한다. 그러므로, 기록 동작 동안, 각 메모리 셀 내의 터널 산화막 (2) 을 통해, 동일한 FN (Fowler-Nordheim) 전류가 흐른다. 따라서, 종래의 메모리와 비교시, 메모리 셀들, 예컨대, 동일 워드 라인 상의 메모리 셀들 사이의 문턱 전압의 편차가 감소된다.
그 결과, 문턱 전압이 동일 워드 라인 상에서 변하지 않기 때문에, 기록 동작 동안 단계의 수가 감소될 수 있어, 기록 시간을 단축한다.
또한, 데이타가 특히 빠르게 기록되는 동일 워드 라인 상의 메모리 셀들이 소거될 수 있기 때문에, 게이트 장애에 의해 영향을 받는 메모리 셀들이 감소될 수 있다.
또한, 제 2 절연막 (10) 이 부동 게이트 (3) 의 공간부에 형성되기 때문에, 소형화가 무난하다.
또한, 부동 게이트 (3) 의 형성 후에, 터널 산화막 (2) 의 등방성 에칭 또는제 2 절연막 (10) 의 증착에 따라 부동 게이트 (3) 의 크기가 변하지 않는다. 그러므로, 채널 길이에 기인 하는 숏 채널 효과 (Short channel effect) 또는 채널 폭에 기인하는 내로우 채널 효과 (Narrow channel effect) 의 문제가 없으며, 이에 기인하는 문턱 전압의 편차도 발생하지 않는다.
도 8은 상기 방법에 의해 제조된 비휘발성 메모리 어레이에서, 동일 워드라인 상의 메모리 셀의 기록 동작 후의 문턱 전압의 분포를 나타낸다. 종래의 비휘발성 메모리 어레이의 문턱 전압 분포를 나타낸 도 9에 대한 도 8의 비교시 명백한 바, 본 실시예의 방법에 의해 제조된 비휘발성 메모리 셀에서, 동일 워드 라인 상의 메모리 셀들 사이에 문턱 전압의 편차가 1.6 V 로 감소된다.
본 실시형태에서, X-X 방향으로 연장된 줄 형태의 마스크를 사용하여 제 1 전도층 (3) 의 공정을 수행한 후에, 본 발명을 적용하여 터널 산화막 (2) 의 등방성 에칭 및 제 2 절연막 (10) 의 증착을 수행할 수 있다. 그러나, 상기 공정 순서는 이에 제한되지 않는다. Y-Y 방향으로 연장된 줄 형태의 마스크를 사용하여, 제 1 전도층 (3) 의 공정을 수행한 후에, 본 발명을 적용하여, 터널 산화막 (2) 의 등방성 에칭 및 제 2 절연막 (10) 의 증착을 수행할 수 있다. 이 경우도 유사한 효과를 달성할 수 있다.
또한, 이 실시형태에서는, 고집적에 적합한 버추얼 접지 타입 메모리 셀 어레이를 제조하지만, 메모리 셀 어레이의 타입은 이러한 타입으로 제한되지 않는다. 본 발명은 다른 다양한 타입의 비휘발성 반도체 메모리에 광범위하게 적용된다.
Claims (4)
- 순차대로 적층된 터널 산화막 (2), 부동 게이트 (8), 제 1 절연막 (7) 및 제어 게이트 (8) 를 구비하는 각 메모리 셀이 반도체 기판 (1) 상에 매트릭스 형태로 형성되는 비휘발성 반도체 메모리의 제조 방법으로서,반도체 기판 (1) 상에 터널 산화막 (2) 을 형성하는 단계;터널 산화막 (2) 상에 부동 게이트 (3) 의 재료로서 사용되는 제 1 전도층 (3) 을 형성하는 단계;한 방향으로 연장된 줄 형태로 제 1 전도층 (3) 을 패터닝하는 단계;제 1 전도층 (3) 을 마스크로서 사용하여, 반도체 기판 (1) 의 표면 내에 소스/드레인 영역 (4,5) 을 형성하는 단계;제 1 전도층 상에 제 1 절연막 (7) 을 형성하는 단계;제 1 절연막 (7) 상에 제 2 전도층 (8) 을 형성하는 단계;제 1 전도층 (3) 에 수직한 방향으로 연장된 줄 형태의 마스크를 이용한 에칭에 의해, 제 2 전도층 (8) 으로 이루어진 줄 형태의 제어 게이트 (8), 줄 형태의 제 1 절연막 (7) 및 제 1 전도층으로 이루어진 사각형 솔리드 형태의 부동 게이트 (3) 를 형성하는 단계;등방성 에칭에 의해, 부동 게이트 (3) 의 측벽 직하의 터널 산화막 (2) 의 일부를 제거하는 단계; 및제어 게이트 (8), 제 1 절연막 (7) 의 측벽, 부동 게이트 (3) 및 터널 산화막 (2) 이 제 2 절연막 (10) 으로 덮혀지도록, 상기 막 상에 제 2 절연막 (10) 을 증착하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 메모리의 제조 방법.
- 제 1 항에 있어서, 제 2 절연막을 증착한 후 열산화를 수행하여, 제 2 절연막을 경유해서 부동 게이트의 측벽을 산화하는 것을 특징으로 하는 비휘발성 반도체 메모리의 제조 방법.
- 제 1 항에 있어서, 부동 게이트 (3) 의 형성 후에, 불화 산을 사용한 습식 에칭에 의해 터널 산화막 (2) 의 등방성 에칭이 수행되는 것을 특징으로 하는 비휘발성 반도체 메모리의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서, 제 2 절연막 (10) 은 화학 기상 증착에 의해 형성된 실리콘 산화막인 것을 특징으로 하는 비휘발성 반도체 메모리의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000361152A JP2002164447A (ja) | 2000-11-28 | 2000-11-28 | 不揮発性半導体メモリの製造方法 |
| JPJP-P-2000-00361152 | 2000-11-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020041775A KR20020041775A (ko) | 2002-06-03 |
| KR100417029B1 true KR100417029B1 (ko) | 2004-02-05 |
Family
ID=18832631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0074584A KR100417029B1 (ko) | 2000-11-28 | 2001-11-28 | 메모리 셀의 문턱 전압 편차가 작은 비휘발성 반도체메모리의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6737344B2 (ko) |
| JP (1) | JP2002164447A (ko) |
| KR (1) | KR100417029B1 (ko) |
| TW (1) | TW517349B (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100486294B1 (ko) * | 2002-12-30 | 2005-04-29 | 삼성전자주식회사 | 게이트 패턴을 갖는 반도체소자의 제조방법 |
| KR100638966B1 (ko) * | 2004-12-30 | 2006-10-26 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 게이트 형성 방법 |
| US7345915B2 (en) | 2005-10-31 | 2008-03-18 | Hewlett-Packard Development Company, L.P. | Modified-layer EPROM cell |
| JP5039368B2 (ja) * | 2005-12-13 | 2012-10-03 | パナソニック株式会社 | 半導体記憶装置、その製造方法及びその駆動方法 |
| US20140015031A1 (en) * | 2012-07-12 | 2014-01-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and Method for Memory Device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5445984A (en) * | 1994-11-28 | 1995-08-29 | United Microelectronics Corporation | Method of making a split gate flash memory cell |
| US5482881A (en) * | 1995-03-14 | 1996-01-09 | Advanced Micro Devices, Inc. | Method of making flash EEPROM memory with reduced column leakage current |
| JPH0917890A (ja) | 1995-06-27 | 1997-01-17 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
| US6103576A (en) * | 1999-04-13 | 2000-08-15 | Microchip Technology Incorporated | Dielectric layer of a memory cell having a stacked oxide sidewall and method of fabricating same |
| US6084262A (en) * | 1999-08-19 | 2000-07-04 | Worldwide Semiconductor Mfg | Etox cell programmed by band-to-band tunneling induced substrate hot electron and read by gate induced drain leakage current |
| US6255165B1 (en) * | 1999-10-18 | 2001-07-03 | Advanced Micro Devices, Inc. | Nitride plug to reduce gate edge lifting |
-
2000
- 2000-11-28 JP JP2000361152A patent/JP2002164447A/ja active Pending
-
2001
- 2001-11-27 US US09/993,890 patent/US6737344B2/en not_active Expired - Fee Related
- 2001-11-27 TW TW090129325A patent/TW517349B/zh not_active IP Right Cessation
- 2001-11-28 KR KR10-2001-0074584A patent/KR100417029B1/ko not_active IP Right Cessation
-
2004
- 2004-04-01 US US10/814,241 patent/US20040183120A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20040183120A1 (en) | 2004-09-23 |
| KR20020041775A (ko) | 2002-06-03 |
| US20020094638A1 (en) | 2002-07-18 |
| US6737344B2 (en) | 2004-05-18 |
| JP2002164447A (ja) | 2002-06-07 |
| TW517349B (en) | 2003-01-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7553725B2 (en) | Nonvolatile memory devices and methods of fabricating the same | |
| KR20070100250A (ko) | 자기 정렬된 얕은 트렌치 분리를 통한 이이피롬 어레이 | |
| JPH1041487A (ja) | Ｎａｎｄ型不揮発性メモリ素子、その製造方法及び駆動方法 | |
| US7485529B2 (en) | Method of fabricating non-volatile memory | |
| KR100389278B1 (ko) | 반도체 기억장치의 제조방법 및 반도체 기억장치 | |
| JP2008219027A (ja) | フラッシュメモリセル | |
| US6380031B1 (en) | Method to form an embedded flash memory circuit with reduced process steps | |
| US7358129B2 (en) | Nonvolatile semiconductor memory device and a method of the same | |
| US7528438B2 (en) | Non-volatile memory including assist gate | |
| KR100660283B1 (ko) | 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법 | |
| US7187029B2 (en) | Nonvolatile semiconductor memory device with floating gate and two control gates | |
| JP4117998B2 (ja) | 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法 | |
| KR100417029B1 (ko) | 메모리 셀의 문턱 전압 편차가 작은 비휘발성 반도체메모리의 제조 방법 | |
| JP2003282745A (ja) | 半導体記憶装置 | |
| JP2001257328A (ja) | 不揮発性半導体記憶装置を含む半導体装置 | |
| KR100649308B1 (ko) | 자기 정렬 플로팅 게이트 어레이 형성 방법 및 자기 정렬플로팅 게이트 어레이를 포함하는 플래시 메모리 소자 | |
| KR100660718B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 어레이 형성 방법 | |
| JP3198682B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| KR100798268B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100848248B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| US20070147123A1 (en) | Split gate type non-volatile memory device and method of manufacturing the same | |
| JPH08306808A (ja) | 不揮発性半導体記憶装置 | |
| JPH06326324A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH05218440A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH06177358A (ja) | 不揮発性記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101223 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |