KR100798268B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents
플래시 메모리 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100798268B1 KR100798268B1 KR1020020085870A KR20020085870A KR100798268B1 KR 100798268 B1 KR100798268 B1 KR 100798268B1 KR 1020020085870 A KR1020020085870 A KR 1020020085870A KR 20020085870 A KR20020085870 A KR 20020085870A KR 100798268 B1 KR100798268 B1 KR 100798268B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- nitride film
- patterns
- film
- oxide film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims abstract description 92
- 238000005530 etching Methods 0.000 claims abstract description 24
- 125000006850 spacer group Chemical group 0.000 claims abstract description 23
- 238000000926 separation method Methods 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 22
- 238000002955 isolation Methods 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 3
- 238000007517 polishing process Methods 0.000 claims description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical class CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims 2
- 230000007257 malfunction Effects 0.000 abstract description 7
- 238000000206 photolithography Methods 0.000 abstract description 4
- 230000027756 respiratory electron transport chain Effects 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 238000001312 dry etching Methods 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 125000001495 ethyl group Chemical group [H]C([H])([H])C([H])([H])* 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Abstract
본 발명은 플래시 메모리 소자 및 그 제조 방법을 제공한다. 이에 의하면, 턴널 질화막을 서로 분리시킴으로써 상기 턴널 질화막에서의 전자 이동을 억제시킬 수가 있다. 이는 플래시 메모리 소자의 셀 오동작을 방지하고 나아가 동작 신뢰성을 향상시킨다.
또한 본 발명은 하드 마스크층의 측벽에 스페이서를 형성시키고 이를 식각 마스크로 이용하여 상기 턴널 질화막을 식각시킴으로써 상기 턴널 질화막의 분리 간격을 현재의 사진식각공정의 한계 이하로 만들 수가 있다. 이는 플래시 메모리 소자의 셀 사이즈를 축소시킨다.
Description
도 1은 일반적인 에스-오-엔-오-에스 플래시 메모리(SONOS flash memory)의 셀을 나타낸 평면도.
도 2a 및 도 2b는 도 1의 A-A선 및 B-B선을 따라 각각 절단한 단면도.
도 3은 본 발명에 의한 플래시 메모리 소자의 단면도.
도 4 내지 도 11은 본 발명에 의한 플래시 메모리 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 에스-오-엔-오-에스 플래시 메모리(SONOS flash memory)에 관한 것으로, 더욱 상세하게는 턴널 질화막에서의 전자 이동을 차단시킴으로써 셀의 오동작을 방지하도록 한 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 램(RAM: random access memory)과 롬(ROM: read only memory)으로 구분된다. 상기 램은 디램(DRAM: dynamic random access memory)과 에스램(SRAM: static random access memory)과 같이 시간이 경과함에 따라 이미 저장된 데이터가 소거되는 휘발성이면서도 데이터의 입, 출력이 빠르다. 상기 롬은 한번 데이터를 저장시키고 나면, 그 상태를 계속 유지하지만 데이터의 입, 출력이 느리다. 상기 롬은 롬, 피롬(PROM; programmable ROM), 이피롬(EPROM: erasable PROM), 이이피롬(EEPROM: electrically erasable PROM)으로 세분화된다. 최근에는 전기적으로 데이터를 프로그램하거나 소거할 수 있는 EEPROM에 대한 수요가 급증하고 있다. 상기 EEPROM이나 일괄 소거 기능을 갖는 플래시 메모리의 셀은 플로팅 게이트(floating gate)와 콘트롤 게이트(control gate)가 적층된 스택(stack) 형 게이트 구조를 갖고 있다.
상기 플래시 메모리는 16개의 셀이 직렬로 연결되어 단위 스트링(string)을 이루고 있고, 이러한 단위 스트링이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 낸드(NAND) 형과, 각각의 셀이 비트라인과 접지라인 사이에 병렬로 연결되어 있는 노아(NOR) 형으로 구분된다. 상기 낸드형 플래시 메모리는 고집적화에 유리하고 상기 노아형 플래시 메모리는 고속 동작에 유리하다. 상기 노아형 플래시 메모리는 공통 소스(common source) 방식을 사용한다. 즉, 16개 셀마다 1개 콘택이 형성되며 상기 16개 셀의 소스 라인은 n+ 확산층으로 연결되는 것이 일반적이다.
한편, 에스-오-엔-오-에스 플래시 메모리(SONOS flash memory) 소자의 셀 동작은 비휘발성 메모리 소자와 유사하게 읽기(read), 쓰기(program) 및 소거(erase)의 세가지 동작으로 구분된다. 상기 쓰기 동작의 경우, 상기 셀의 트랜지스터의 게 이트와 드레인에 프로그램 전압을 인가시키면, 핫 전자(hot electron)가 형성된 후 게이트 절연막의 턴널링(tunneling)에 의해 상기 드레인의 인접 영역의 질화막에 포획됨으로써 상기 트랜지스터의 문턱전압이 높아진다. 따라서, 데이터의 쓰기가 이루어진다. 상기 소거 동작의 경우, 상기 게이트와 드레인 및 소스를 오픈시키고 반도체 기판에 소거 전압을 인가시키면, 상기 질화막에 포획되었던 전자가 상기 반도체 기판으로 밀려남으로써 상기 문턱전압이 낮아진다. 따라서, 데이터의 소거가 이루어진다. 상기 읽기 동작의 경우, 상기 게이트에 읽기 전압을 인가시키고 상기 소스와 드레인 사이에 흐르는 전류가 센싱회로에 의해 센싱된다. 따라서, 데이트의 읽기가 이루어진다.
이러한 읽기, 쓰기 및 소거의 세가지 동작을 하는 에스-오-엔-오-에스 플래시 메모리 소자는 도 1에 도시된 바와 같이, 각 셀의 도시되지 않은 드레인 및 소스를 위한 각 액티브 영역(ACT)이 반도체 기판(10)의 종방향으로 연장하여 형성되고, 상기 액티브 영역(ACT)이 횡방향으로 일정 간격을 두고 이격하며 나란히 배열된다. 또한, 각 워드라인(W)이 상기 액티브 영역(ACT)을 직교하도록 가로 방향으로 연장하여 형성되고, 상기 워드라인(W)이 종방향으로 일정 간격을 두고 이격하며 나란히 배열된다. 상기 워드라인(WL)을 사이에 둔 상기 액티브 영역(ACT)에 각각 소스(S)와 드레인(D)이 형성된다. 상기 액티브 영역(ACT)의 외측에는 상기 액티브 영역(ACT)의 아이솔레이션을 위해 아이솔레이션 영역(ISO)이 배치된다.
그런데, 종래의 에스-오-엔-오-에스 플래시 메모리 소자의 셀을 위한 트랜지스터에서는 도 2a에 도시된 바와 같이, 반도체 기판(10)의 소스(S)와 드레인(D) 사 이의 액티브 영역 상에 도 1의 워드라인(WL)을 위한 산화막(21)과 질화막(23) 및 산화막(25)이 하측에서 상측으로의 순서로 형성되고, 다결정 실리콘층(30)이 상기 산화막(25) 상에 형성된다. 여기서, 상기 산화막(21), 질화막(23), 산화막(25) 및 다결정 실리콘층(30)이 모두 동일 패턴으로 형성된다. 또한, 도 2b에 도시된 바와 같이, 상기 산화막(21), 질화막(23), 산화막(25) 및 다결정 실리콘층(30)이 상기 반도체 기판(10)의 액티브 영역과, 아이솔레이션 영역의 트렌치(11) 내의 절연막(13) 상에 함께 형성된다.
그런데, 종래의 에스-오-엔-오-에스 플래시 메모리 소자는 전자의 주입 위치에 따라 트랜지스터의 턴온 전류량을 조절할 수 있으므로, '11', '10','01','00'의 4가지 상태를 나타내는 멀티 비트 셀(multi-bit cell)을 구현할 수 있다. 상기 '10','01' 상태는 전자가 상기 질화막(23)의 소스(S)측과 드레인(D)측에 각각 국부적으로 한정되어 있을 때에만 생성 가능하다.
그러나, 상기 질화막(23)이 서로 분리되지 않은 1개의 막으로 구성되어 있으므로 상기 질화막(23)이 비록 절연막이라고 하더라도 상기 질화막(23)의 일측, 예를 들어 상기 질화막(23)의 소스(S) 측에 포획된 전자가 상기 질화막(23)의 드레인(D) 측으로 이동하기 쉽다. 이는 에스-오-엔-오-에스 플래시 메모리 소자의 셀을 오동작을 가져온다.
따라서, 본 발명의 목적은 턴널 질화막에서의 전자 이동을 억제시킴으로써 에스-오-엔-오-에스 플래시 메모리 소자의 셀의 오동작을 방지하는데 있다.
본 발명의 다른 목적은 상기 질화막의 미세한 분리 간격을 용이하게 조절함으로써 셀 사이즈를 축소시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 메모리 소자는
반도체 기판의 액티브 영역에 서로 이격하여 형성된 소스/드레인; 상기 소스/드레인 사이의 게이트 영역 상에 형성되며, 분리 영역을 두고 복수개 분리하여 형성된 제 1 산화막의 패턴들; 상기 제 1 산화막의 패턴들 상에 각각 형성된 질화막의 패턴들; 상기 질화막의 패턴들의 상부와 상기 분리 영역에 함께 형성된 제 2 산화막의 패턴; 및 상기 제 2 산화막의 패턴 상에 형성된 도전층의 패턴을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 질화막의 패턴들이 2개 이상 형성될 수 있다.
바람직하게는, 상기 질화막의 패턴들이 0.02~0.5μm의 간격을 두고 분리될 수 있다.
또한, 이와 같은 목적을 달성하기 위한 본 발명에 의한 플래시 메모리 소자의 제조 방법은
반도체 기판 상에 제 1 산화막을 형성시키는 단계; 상기 제 1 산화막 상에 질화막을 적층시킨 후 상기 질화막을 분리 영역을 두고 복수개 질화막의 패턴들로 분리시키는 단계; 상기 질화막의 패턴들의 상부와 상기 분리 영역의 반도체 기판 상에 제 2 산화막을 적층시키는 단계; 상기 분리 영역 상에 위치하도록 상기 제 2 산화막 상에 도전층의 패턴을 형성시키는 단계; 및 상기 도전층의 패턴을 식각 마스크로 이용하여 상기 제 2 산화막 및 상기 하드 마스크층을 식각시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 질화막의 패턴들을 분리시키는 단계는
상기 제 1 산화막 상에 질화막을 적층시킨 후 상기 질화막 상에 희생 산화막과 하드 마스크층을 순차적으로 적층시키는 단계; 상기 하드 마스크층 상에 창을 갖는 감광막의 패턴을 형성시키는 단계; 상기 감광막의 패턴을 식각 마스크로 이용하여 상기 하드 마스크층을 식각시킴으로써 상기 하드마스크층의 측벽을 형성시키는 단계; 상기 하드 마스크층의 측벽에 스페이서를 형성시키는 단계; 및 상기 스페이서와 상기 하드 마스크층을 식각 마스크로 이용하여 상기 희생 산화막 및 상기 질화막을 식각시킴으로써 상기 질화막을 상기 질화막의 패턴들로 분리시키는 단계를 포함할 수 있다.
바람직하게는, 상기 질화막의 패턴들을 2개 이상으로 분리시킬 수가 있다.
바람직하게는, 상기 질화막의 패턴들을 0.02~0.5μm의 간격을 두고 분리시킬 수가 있다.
바람직하게는, 상기 질화막의 패턴들을 분리시키는 단계는
상기 스페이서를 식각시킴으로써 상기 스페이서의 하부에 있는 상기 희생막의 일부분을 노출시키는 단계; 및 상기 하드 마스크층을 식각마스크로 이용하여 상 기 노출된 부분의 희생막과 상기 분리 영역의 제 1 산화막을 식각시킴으로써 상기 질화막의 패턴들과 상기 분리 영역의 반도체 기판을 노출시키는 단계를 포함하는 할 수 있다.
바람직하게는, 상기 스페이서를 절연막 스페이서로 형성시킬 수가 있다.
바람직하게는, 상기 스페이서를 TEOS 계열의 산화막과 질화막 중 하나로 형성시킬 수가 있다.
바람직하게는, 상기 하드 마스크층을 TEOS 계열의 산화막과 질화막 중 하나로 형성시킬 수가 있다.
바람직하게는, 상기 질화막의 패턴들과 상기 분리 영역의 반도체 기판 및 상기 하드 마스크층 상에 상기 제 2 산화막을 적층시킬 수가 있다.
바람직하게는, 상기 제 2 산화막 상에 상기 도전층을 적층시킨 후 상기 도전층을 평탄화시킬 수가 있다.
바람직하게는, 상기 제 2 산화막을 화학기계연마공정에 의해 평탄화시킬 수가 있다.
이하, 본 발명에 의한 플래시 메모리 소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여한다.
도 3은 본 발명에 의한 플래시 메모리 소자를 나타낸 단면 구조도이다. 도 3을 참조하면, 본 발명의 플래시 메모리 소자의 셀에서는 반도체 기판(10)의 일부분 상에 제 1 산화막(40)이 형성되고, 상기 제 1 산화막(40) 상에 분리 간격(D)의 분리 영역을 두고 제 1 질화막(50a)의 패턴 및 제 2 질화막(50b)의 패턴이 이격하여 배치되고, 상기 제 1 질화막(50a)의 패턴과 상기 제 2 질화막(50b)의 패턴 및 이들 사이의 제 1 산화막(40) 상에 제 2 산화막(60)의 패턴이 형성되고, 상기 제 2 산화막(60)의 패턴 상에 도전층인 다결정 실리콘층(70)의 패턴이 형성된다. 또한, 상기 다결정 실리콘층(70)의 패턴을 사이에 두고 소스(S)와 드레인(D)이 상기 반도체 기판(10)에 형성된다.
여기서, 상기 분리 영역은 대칭성을 유지하기 위해 상기 다결정 실리콘층(70)의 패턴의 하부 중앙에 위치하는 것이 바람직하다.
이와 같이 구성된 플래시 메모리 소자의 경우, 상기 제 1 질화막(50a)의 패턴과 상기 제 2 질화막(50b)의 패턴이 상기 분리 간격(D)을 두고 이격하여 배치된다. 그러므로, 상기 제 1 질화막(50a)의 패턴과 상기 제 2 질화막(50b)의 패턴 중 일측, 예를 들어 상기 제 1 질화막(50a)의 패턴에 포획되어 있던 전자는 종래와는 달리 상기 제 2 질화막(50b)의 패턴으로 이동하기가 어려워진다.
따라서, 본 발명은 에스-오-엔-오-에스 플래시 메모리 소자의 셀을 오동작을 방지시킴으로써 동작 신뢰성을 향상시킬 수가 있다.
이와 같이 구성되는 본 발명에 의한 플래시 메모리 소자의 제조 방법을 도 4 내지 도 11을 참조하여 설명하기로 한다.
도 4를 참조하면, 먼저, 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정과 같은 아이솔레이션 공정을 이용하여 반도체 기판(10)의 아 이솔레이션 영역(도시 안됨)에 트렌치를 형성시키고 상기 트렌치 내에 절연막을 매립, 평탄화시킨다.
이러한 상태에서 상기 반도체 기판(10), 예를 들어 제 1 도전형인 P형 단결정 실리콘 기판의 액티브 영역 상에 열 산화 공정에 의해 제 1 산화막(40)을 예를 들어 50~150Å의 두께로 형성시킨다. 이어서, 예를 들어 저압 화학기상증착공정을 이용하여 상기 제 1 산화막(40) 상에 질화막(50)을 예를 들어 50~150Å의 두께로 적층시키고, 상기 질화막(50) 상에 희생 산화막(51)을 50~150Å적층시키고, 상기 희생 산화막(51) 상에 하드 마스크층(53)을 1000~3000Å의 두께로 적층시킨다. 여기서, 상기 하드 마스크층(53)의 두께는 도 10의 다결정 실리콘층(70)의 패턴의 두께를 결정한다. 상기 하드 마스크층(53)으로는 TEOS(tetra ethyl ortho silane) 계열의 산화막이나 질화막을 사용할 수 있다.
이후, 상기 하드 마스크층(53) 상에 상기 감광막(55)을 코팅시키고, 듀얼 비트 셀(dual bit cell)을 위한 영역 상에 상기 감광막(55)의 창(56)이 위치하도록 상기 감광막(55)의 패턴을 형성시킨다. 그런 다음, 상기 감광막(55)의 패턴을 식각 마스크로 이용하여 상기 하드 마스크층(53)을 건식 식각시킴으로써 상기 희생 산화막(51)을 노출시킨다.
도 5를 참조하면, 그런 다음, 도 4의 감광막(55)의 패턴을 제거시키고 상기 하드 마스크층(53) 및 상기 희생 산화막(51) 상에 도 6의 스페이서(59)를 위한 절연막(57)을 적층시킨다. 여기서, 상기 절연막(57)으로는 TEOS(tetra ethyl ortho silane) 계열의 산화막이나 질화막을 사용할 수 있다.
도 6을 참조하면, 이후, 이방성 식각 특성을 갖는 건식 식각공정, 예를 들어 반응성 이온 식각공정을 이용하여 도 5의 절연막(57)을 처리함으로써 상기 희생 산화막(51)의 표면을 노출시킨다. 이때, 상기 하드 마스크층(53)의 양 측벽에 상기 절연막(57)의 스페이서(59)가 형성된다.
여기서, 상기 스페이서(59)의 저부 간격(D)은 상기 희생 산화막(51)의 노출 영역의 사이즈를 결정한다. 이는 후속 공정에서 형성할 상기 질화막(50)의 분리 영역의 간격(D)을 결정한다. 따라서, 본 발명은 상기 질화막(50)의 분리 간격(D)을 현재의 사진식각공정에 의해 정의하기 어려운 미세한 사이즈, 예를 들어 0.02~0.5μm로 축소시킬 수가 있다.
또한, 상기 하드 마스크층(53)의 양 측벽에 상기 스페이서(59)가 형성되므로 상기 질화막(50)의 분리 영역은 후속 공정에서 형성될 도 10의 다결정 실리콘층(70)의 하부 중앙에 위치하게 된다.
도 7을 참조하면, 이어서, 상기 스페이서(59)와 상기 하드 마스크층(53)을 식각 마스크로 이용하여 상기 희생 산화막(51)의 노출 부분과 그 아래의 질화막(50)을 식각시킴으로써 상기 제 1 산화막(40)을 노출시킨다. 이때, 상기 질화막(50)이 제 1, 2 질화막(50a),(50b)의 패턴으로 분리 간격(D), 예를 들어 0.02~0.5μm을 두고 이격하여 배치된다.
도 8을 참조하면, 그런 다음, 도 7의 스페이서(59)를 제거시킴으로써 그 아래의 희생 산화막(51)을 노출시킨다. 이후, 상기 하드 마스크층(53)을 식각 마스크로 이용하여 상기 희생 산화막(51)과 상기 제 1 산화막(40)의 노출 부분을 함께 식각시킨다. 따라서, 상기 분리 영역의 반도체 기판(10)이 노출된다.
도 9를 참조하면, 이어서, 상기 반도체 기판(10)의 노출 부분을 포함한 전역에 제 2 산화막(60)을 적층시키고 상기 제 2 산화막(60) 상에 도전층, 예를 들어 다결정 실리콘층(70)을 1500~3000Å의 두께로 적층시킨다. 이때, 상기 다결정 실리콘층(70)은 상기 하드 마스크층(70)의 양 측벽 사이의 오목한 공간을 완전히 매립시켜주는 것이 바람직하다.
도 10을 참조하면, 이후, 상기 다결정 실리콘층(70)을 화학기계연마공정(chemical mechanical polishing: CMP)이나 이방성 식각 특성을 갖는 에치백(etch back) 공정에 의해 처리시킴으로써 상기 제 2 산화막(60)에 평탄화시킨다. 이때, 상기 제 2 산화막(60)은 식각 정지막으로서의 역할을 담당한다. 따라서, 게이트 전극에 해당하는 다결정 실리콘층(70)의 패턴이 형성된다.
도 11을 참조하면, 그런 다음, 상기 다결정 실리콘층(70)의 패턴을 식각 마스크로 이용하여 상기 제 2 산화막(60)을 식각시킨다. 이때, 상기 제 2 산화막(60)의 노출된 부분 아래에 있는 상기 하드 마스크층(53)도 함께 식각시킨다. 따라서, 상기 다결정 실리콘층(70)의 패턴의 하부 중앙에 상기 제 1, 2 질화막(50a),(50b)의 패턴 사이의 분리 영역이 위치한다.
이후, 통상적인 공정을 이용하여 상기 다결정 실리콘층(70)의 패턴을 사이에 두고 제 2 도전형인 N+형 소스/드레인(S/D)을 형성시킴으로써 도 3에 도시된 바와 같은 플래시 메모리 소자의 구조를 형성시킨다.
따라서, 본 발명은 워드라인의 제 1 산화막-질화막-제 2 산화막 중 상기 질 화막을 제 1, 2 질화막의 패턴으로 분리시킴으로써 제 1, 2 질화막의 패턴 사이에서 전자 이동을 차단시킬 수가 있다. 그 결과, 플래시 메모리 소자의 셀의 오동작을 방지할 수가 있다.
또한, 본 발명은 상기 하드 마스크층을 건식 식각시키면서 상기 하드 마스크층의 측벽에 폴리머 스페이서를 형성시킴으로써 현재의 사진식각공정의 한계 이하의 간격으로 상기 제 1, 2 질화막의 패턴을 분리시킬 수가 있다. 이는 셀의 사이즈를 축소시킬 수 있다.
따라서, 본 발명은 플래시 메모리의 동일한 셀 사이즈에서 4개의 셀을 형성할 수 있으며 셀의 동작 신뢰성을 향상시킬 수가 있다.
한편, 설명의 편의상 상기 질화막이 2개의 제 1, 2 질화막의 패턴으로 분리된 것을 기준으로 설명하였으나, 2개보다 많은 개수의 질화막의 패턴으로 분리될 수 있음은 자명한 사실이다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 플래시 메모리 소자 및 그 제조 방법은 턴널 질화막을 서로 분리시킴으로써 상기 턴널 질화막에서의 전자 이동을 억제시킬 수가 있다. 이는 플래시 메모리 소자의 셀 오동작을 방지하고 나아가 동작 신뢰성을 향상시킨다.
또한 본 발명은 하드 마스크층의 측벽에 스페이서를 형성시키고 이를 식각 마스크로 이용하여 상기 턴널 질화막을 식각시킴으로써 상기 턴널 질화막의 분리 간격을 현재의 사진식각공정의 한계 이하로 만들 수가 있다. 이는 플래시 메모리 소자의 셀 사이즈를 축소시킨다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (14)
- 반도체 기판의 액티브 영역에 서로 이격하여 형성된 소스/드레인;상기 소스/드레인 사이의 게이트 영역 상에 형성되며, 분리 영역을 두고 복수개 분리하여 형성된 제 1 산화막의 패턴들;상기 제 1 산화막의 패턴들 상에 각각 형성된 질화막의 패턴들;상기 질화막의 패턴들의 상부와 상기 분리 영역에 함께 형성된 제 2 산화막의 패턴; 및상기 제 2 산화막의 패턴 상에 형성된 도전층의 패턴을 포함하는 플래시 메모리 소자.
- 제 1 항에 있어서, 상기 질화막의 패턴들이 2개 이상인 것을 특징으로 하는 플래시 메모리 소자.
- 제 1 항 또는 제 2 항에 있어서, 상기 질화막의 패턴들이 0.02~0.5μm의 간격을 두고 분리된 것을 특징으로 하는 플래시 메모리 소자.
- 반도체 기판 상에 제 1 산화막을 형성시키는 단계;상기 제 1 산화막 상에 질화막을 적층시킨 후 상기 질화막을 분리 영역을 두고 복수개 질화막의 패턴들로 분리시키는 단계;상기 질화막의 패턴들의 상부와 상기 분리 영역의 반도체 기판 상에 제 2 산화막을 적층시키는 단계;상기 분리 영역 상에 위치하도록 상기 제 2 산화막 상에 도전층의 패턴을 형성시키는 단계; 및상기 도전층의 패턴을 식각 마스크로 이용하여 상기 제 2 산화막 및 상기 하드 마스크층을 식각시키는 단계를 포함하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 질화막의 패턴들을 분리시키는 단계는상기 제 1 산화막 상에 질화막을 적층시킨 후 상기 질화막 상에 희생 산화막과 하드 마스크층을 순차적으로 적층시키는 단계;상기 하드 마스크층 상에 창을 갖는 감광막의 패턴을 형성시키는 단계;상기 감광막의 패턴을 식각 마스크로 이용하여 상기 하드 마스크층을 식각시킴으로써 상기 하드마스크층의 측벽을 형성시키는 단계;상기 하드 마스크층의 측벽에 스페이서를 형성시키는 단계; 및상기 스페이서와 상기 하드 마스크층을 식각 마스크로 이용하여 상기 희생 산화막 및 상기 질화막을 식각시킴으로써 상기 질화막을 상기 질화막의 패턴들로 분리시키는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 질화막의 패턴들을 2개 이상으로 분리시키는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 4 항에 있어서, 상기 질화막의 패턴들을 0.02~0.5μm의 간격을 두고 분리시키는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 질화막의 패턴들을 분리시키는 단계는상기 스페이서를 식각시킴으로써 상기 스페이서의 하부에 있는 상기 희생막의 일부분을 노출시키는 단계; 및상기 하드 마스크층을 식각마스크로 이용하여 상기 노출된 부분의 희생막과 상기 분리 영역의 제 1 산화막을 식각시킴으로써 상기 질화막의 패턴들과 상기 분리 영역의 반도체 기판을 노출시키는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 스페이서를 절연막 스페이서로 형성시키는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 스페이서를 TEOS 계열의 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 5 항에 있어서, 상기 하드 마스크층을 TEOS 계열의 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 8 항에 있어서, 상기 질화막의 패턴들과 상기 분리 영역의 반도체 기판 및 상기 하드 마스크층 상에 상기 제 2 산화막을 적층시키는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 12 항에 있어서, 상기 제 2 산화막 상에 상기 도전층을 적층시킨 후 상기 도전층을 평탄화시키는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 제 13 항에 있어서, 상기 도전층을 화학기계연마공정에 의해 평탄화시키는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020085870A KR100798268B1 (ko) | 2002-12-28 | 2002-12-28 | 플래시 메모리 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020085870A KR100798268B1 (ko) | 2002-12-28 | 2002-12-28 | 플래시 메모리 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040059276A KR20040059276A (ko) | 2004-07-05 |
| KR100798268B1 true KR100798268B1 (ko) | 2008-01-24 |
Family
ID=37351297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020085870A KR100798268B1 (ko) | 2002-12-28 | 2002-12-28 | 플래시 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100798268B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776139B1 (ko) * | 2006-11-30 | 2007-11-15 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010030188A (ko) * | 1999-08-31 | 2001-04-16 | 니시무로 타이죠 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
| KR20010091954A (ko) * | 2000-03-09 | 2001-10-23 | 가나이 쓰토무 | 반도체 장치 |
| KR20020025839A (ko) * | 2000-09-29 | 2002-04-04 | 아끼구사 나오유끼 | 반도체 장치 및 그 제조 방법 |
-
2002
- 2002-12-28 KR KR1020020085870A patent/KR100798268B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010030188A (ko) * | 1999-08-31 | 2001-04-16 | 니시무로 타이죠 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
| KR20010091954A (ko) * | 2000-03-09 | 2001-10-23 | 가나이 쓰토무 | 반도체 장치 |
| KR20020025839A (ko) * | 2000-09-29 | 2002-04-04 | 아끼구사 나오유끼 | 반도체 장치 및 그 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040059276A (ko) | 2004-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100801078B1 (ko) | 수직 채널을 갖는 비휘발성 메모리 집적 회로 장치 및 그제조 방법 | |
| JP4659527B2 (ja) | 半導体装置の製造方法 | |
| JP3967193B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| KR100432888B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| JP3003102B2 (ja) | 不揮発性半導体記憶装置およびその製造方法ならびに半導体集積回路装置 | |
| US7745884B2 (en) | Nonvolatile semiconductor memory | |
| JP5086626B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2003309192A (ja) | 不揮発性半導体メモリおよびその製造方法 | |
| US7618864B2 (en) | Nonvolatile memory device and methods of forming the same | |
| JP2000286349A (ja) | 半導体装置およびその製造方法 | |
| US9252150B1 (en) | High endurance non-volatile memory cell | |
| KR101458957B1 (ko) | 선택 트랜지스터 및 그의 제조 방법 | |
| JP4117998B2 (ja) | 不揮発性半導体記憶装置、その読み出し、書き込み方法及び消去方法、その製造方法 | |
| US20050062096A1 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| JP2003282745A (ja) | 半導体記憶装置 | |
| KR100852236B1 (ko) | 이이피롬 장치 및 그 제조 방법 | |
| KR100798268B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR100417029B1 (ko) | 메모리 셀의 문턱 전압 편차가 작은 비휘발성 반도체메모리의 제조 방법 | |
| US6392927B2 (en) | Cell array, operating method of the same and manufacturing method of the same | |
| US7319058B2 (en) | Fabrication method of a non-volatile memory | |
| JPH11289021A (ja) | 半導体集積回路装置およびその製造方法ならびにマイクロコンピュータ | |
| KR100848248B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| KR20010110191A (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| JP2004193598A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2009135214A (ja) | 半導体記憶装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20111220 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |