KR20010110191A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
반도체 메모리 장치 및 그 제조 방법은 고집적 메모리 셀을 쉽게 구현할 수 있게 한다. 본 발명에 따른 반도체 메모리 장치는 제 1의 도전형 반도체 기판의 표면상에 제 1의 도전형과 반대되는 제 2의 도전형 불순물 확산 영역을 갖는다.
또한, 반도체 메모리 장치는 게이트 절연체를 통해 반도체 기판상에 형성된 부동 게이트 전극과 전극간 절연막을 통해 상기 부동 게이트 전극상에 형성된 제어 게이트 전극을 구비하는 구조를 갖는다. 또한, 불순물 확산 영역을 제외한 반도체 기판의 표면상에 게이트 절연체를 구비하고, 불순물 확산 영역의 표면상에 게이트 절연체보다 두꺼운 막두께의 제 3의 절연막을 구비한다. 또한, 부동 게이트 전극은 제 3의 절연막의 측벽 표면상에 마련되도록 확장된다.
Description
발명의 배경
발명의 분야
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로, 특히 메모리 셀의 크기에 관계없이 고집적 반도체 메모리 장치를 제조할 수 있는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
종래의 기술
종래에는, 반도체 메모리 장치로서, 그 제조 공정 동안 데이터 기록을 수행하는 마스크-ROM(Mask Programmed Read Only Memory)이 있었다. 그러나, 마스크-ROM에 대해서는 붕소 등과 같은 이온을 사용하여 실리콘 기판내에 불순물을 주입하기 위해 이온 주입을 수행하는 이온 확산 공정을 수행한다. 이온 확산 공정에 있어서, 상기 이온 주입에 의해 데이터 기록이 수행된다. 상기 이온 주입으로 인한 이온 확산은 측면 방향으로 일어나기 때문에, 측면 방향으로의 이온 확산에 의해 인접한 메모리 셀 사이에 간섭이 일어나는 기능부전(malfunction)이 있다. 특히, 측면 방향으로의 이온 확산은 OFF-비트 메모리 셀에 인접한 ON-비트 메모리 셀의 임계 전압을 상승시켜, ON-비트 메모리 셀이 OFF-비트 메모리 셀 내에 재기록되는 기능부전이 있다. 이 때문에, 메모리 셀은 그 소형화에 한계가 있다. 예를 들면, 상기 미세 메모리 셀을 0.20㎛ 이하로 형성하는 것은 어렵다. 또한, 마스크-ROM에의 데이터 기록은 확산 공정에서 수행되기 때문에, 제조 공정의 종료까지 데이터 기록의 내용에 따른 여러 중간 재고품을 포함해야 하는 기능부전이 있다.
따라서, 상술한 기능부전을 해결하기 위한 수단으로서 OTP(One Time Programmable Read Only Memory)를 사용한다. 상기 OTP는 데이터 기록이 1회만 수행될 수 있는 PROM(Programmable Read Only Memory)이고, 데이터 기록은 전기적으로 수행되기 때문에, 상술한 마스크-ROM과 같은 인접한 메모리 셀 사이의 간섭을 억제할 수 있다. 1회의 데이터 기록의 신뢰도만 보장하면 되므로, PROM이나 플래시 메모리 등과 같은 일반적인 반도체 메모리 장치 보다 저렴하게 OTP를 제조할 수 있다. 또한, OTP는 이온 확산 공정이 아니라 반도체 메모리 장치의 제조 공정이 완료된 후에(예를 들면 테스트 공정에서) 데이터 기록이 가능하기 때문에, 상술한 마스크-ROM과 비교해 재고 관리가 용이해진다.
여기에서, OTP에 관해 도 4 내지 도 6을 참조하여 설명한다.
도 4는 디짓선(digit line)으로서 불순물 확산 영역(106)을 갖는 가상 접지 셀 형 대용량 NOR형 OTP(반도체 메모리 장치: 120)의 메모리 셀 부분의 상면도를 도시한다. 또한, 도 6은 도 4의 화살표 A-A를 도시하는 단면도일 뿐만 아니라, 상기 OTP(120)의 제조 공정을 도시하는 도면이다.
도 5에 도시된 바와 같이, OTP(120)는 단결정 실리콘 기판으로서 p-형 실리콘 기판(101)과 상기 p-형 실리콘 기판(101)의 표면상에 형성된 불순물 확산 영역(106), 및 상기 p-형 실리콘 기판(101)의 표면상에 형성된 실리콘 산화막으로 이루어진 게이트 절연체(107)를 갖는다. 또한, 상기 OTP(120)는 인접한 불순물 확산 영역(106) 사이에 확장된 게이트 절연체(107)상에 형성된 다결정 실리콘 막으로 이루어진 부동 게이트 전극(109), p-형 실리콘 기판(101)의 요철 부분(게이트 절연체(107)와 부동 게이트 전극(109)으로 이루어진 요철 부분)에 형성된 전극간 절연막(110), 상기 요철 부분을 메우기 위한 다결정 실리콘 막으로 이루어진 제어 게이트 전극(111), 및 제어 게이트 전극(111)상에 퇴적되는 텅스텐 실리사이드(WSi)막(112)을 갖는다.
계속해서, OTP(120)의 제조 방법에 관해 설명한다.
OTP(120)에 있어서, 도 6의 a에 도시된 바와 같이, 우선 산화막으로 이루어진 버퍼층(102)이 p-형 실리콘 기판(101)의 열 산화에 의해 p-형 실리콘 기판(101)의 표면상에 형성되고, 실리콘 질화막(103)이 절연막으로서 버퍼층(102)상에 퇴적되고, 후에 불순물 확산 영역(106)이 되는 부분의 실리콘 질화막(103)이 포토리소그래피 및 드라이 에칭에 의해 제거된다. 그 후, n-형 불순물로서의 비소 이온(As+)이 마스크 재료로서의 실리콘 질화막(103)에 주입되도록 n-형 주입층(104)이 형성된다.
계속해서, 도 6의 b에 도시된 바와 같이, 버퍼층(102)과 실리콘 질화막(103)이 제거된다. 게이트 절연체(107)는 p-형 실리콘 기판(101)의 열산화를 수행하여상기 p-형 실리콘 기판(101)의 표면상에 형성된다. 또한, 불순물 확산 영역(106)은 열산화 후 수행되는 열처리 동안 n-형 주입층(104)의 불순물을 확산시키는 방법으로 형성된다. 또한, 다결정 실리콘막(108)은 게이트 절연체(107)상에 퇴적된다. 그리고, 도 6의 c에 도시된 바와 같이, 다결정 실리콘막(108)으로 이루어진 부동 게이트 전극(109)은 불순물 확산 영역(106)상의 다결정 실리콘막(108)이 패터닝되어 형성된다.
예를 들어, 부동 게이트 전극(109)은 포토리소그래피에 의해 형성된다. 이 경우, 패터닝은 부동 게이트 전극(109) 공정을 위한 대략 직사각형의 마스크 패턴을 사용하여 수행된다.
그 후, 도 6의 d 에 도시된 바와 같이, 전극간 절연막(110)은 p-형 실리콘 기판(101)의 요철 부분(게이트 절연체(107) 및 부동 게이트 전극(109)으로 이루어진 요철 부분)상에 형성된 후, 요철 부분이 다결정 실리콘막에 의해 메워진다. 따라서, 다결정 실리콘 막으로 이루어진 제어 게이트 전극(111)이 형성된다. 또한, 제어 게이트 전극(111)상에 화학 기상 성장법(CVD법)에 의해 퇴적된 텅스텐 실리사이드(WSi)막(112)이 형성된다.
그 후, 도 4에 도시된 바와 같이, 워드선(114)이 되는 부동 게이트 전극(109), 전극간 절연막(110), 제어 게이트 전극(111) 및 텅스텐 실리사이드(WSi)막(112)을 남기고 패터닝이 행하여져 OTP(120)가 형성된다.
상술한 종래의 예에 나타나는 OTP(120)는 부동 게이트 전극(109)과 제어 게이트 전극(111) 사이의 용량(Cg)뿐만 아니라 p-형 실리콘 기판(불순물 확산영역(106) 제외)과 부동 게이트 전극(109)사이의 용량(Csub)도 갖는다. 또한, 만약 불순물 확산 영역(106)의 한쪽을 드레인 영역, 다른 한쪽을 소스 영역이라고 하면, OTP(120)는 소스 영역과 부동 게이트 전극(109) 사이의 용량(Cs)뿐만 아니라 드레인 영역과 부동 게이트 전극(109) 사이의 용량(Cd)도 갖는다.
총 용량에 대한 부동 게이트 전극(109)과 제어 게이트 전극(111) 사이의 용량비(Cg)를 용량 결합비(Cr)라 부르고, 상기 용량 결합비(Cr)는 공식(1)에 의해 표시된다.
Cr = Cg/(Cg + Csub + Cd + Cs) --- (1)
하나의 용량은 부동 게이트 전극(109)이 불순물 확산 영역(106) 위로 확장하는 부분에서의 상호간의 용량(소스 영역과 부동 게이트 전극(109) 사이의 용량(Cs)뿐만 아니라 드레인 영역과 부동 게이트 전극(109) 사이의 용량(Cd))이고, 다른 용량은 부동 게이트 전극(109)의 측벽 표면에 대한 제어 게이트 전극(111)의 대향 부분의 용량이다. 상기 용량 결합비(Cr)는 주 요소로서 상술한 양자의 용량을 취한다. 또한, 용량 결합비(Cr)는 이들 각 요소를 증대함으로써 증가되는데, 이 방법에 따르면, 저전압에서 데이터 기록의 전압을 억제하는 것이 가능하다.
상술한 부동 게이트 전극(109)의 확장 부분은 부동 게이트 전극(109)이 형성될 때 마스크 맞춤에 필요한 도 6의 c에 도시된 마진(121)이다. 특히, 포토리소그래피가 대략 직사각형의 마스크 패턴을 이용하여 수행될 때, 직사각형 부분의 끝에서 노광시에 광의 간섭의 발생으로 인해 포토-레지스트 패턴의 모서리는 둥글게 된다. 이 때문에, 만약 부동 게이트 전극(109)의 가공(드라이 에칭)이 상기 포토-레지스트 패턴을 마스크 재로 하여 수행된다면, 부동 게이트 전극(109) 자체도 그 모서리가 둥근 모양이 된다. 상기 부동 게이트 전극(109)의 둥근 모서리가 메모리 셀의 채널 영역의 면적의 변화를 야기하면, 상기 기능 부전은 메모리 셀 자체의 특징의 변화에 직결된다.
이 때문에, 마진(122)은 인접한 메모리 셀 사이에 부동 게이트 전극(109)의 분리를 확실히 보장해야 하고, 불순물 확산 영역(106)상에 부동 게이트 전극(109)이 충분히 돌출되어 둥근 부분이 채널 영역상에 위치하지 않아야 한다. 또한, 포토리소그래피에서 노광에 대한 위치의 편차도 고려해야 한다. 상술한 이유로 인해, 충분히 넓게 설계된 마진(121)이 필요하다.
한편, 메모리 셀의 크기를 축소함에 따라 마진(121)도 축소할 필요가 있다. 그러나, 마진(121)의 축소에 따라, 불순물 확산 영역(106) 및 부동 게이트 전극(109) 사이에 오프셋이 발생한다. 즉, 메모리 셀의 크기 축소에 따라 확장된 부분이 사라지게 되어, 그 결과, 확장된 부분의 소실로 인해 메모리 셀이 작동하지 않게 될 우려가 있다. 또한, 메모리 셀의 크기가 축소됨에 따라 용량 결합비(Cr)가 감소하게 되고, 데이터 기록 전압이 증가하게 되어, 메모리 셀의 작동 마진이 감소한다. 즉, 상술한 종래의 예에 나타나는 OTP(120)에 있어서, 메모리 셀의 크기를 축소하여 고집적 메모리 셀을 구현하거나, 메모리 셀의 크기를 변경하지 않고 고집적 메모리 셀을 구현하는 것은 어렵다.
본 발명은 상술한 문제를 고려하여 이루어진 것이다. 본 발명의 목적은 종래예에 포함된 불편을 해소하고, 특히, 메모리 셀의 크기에 관계없이 용량 결합비를 증가할 수 있고, 이 때문에, 메모리 셀에 인가되는 데이터 기록의 전압을 낮아지게 하는 반도체 메모리 장치와 그 제조 방법을 마련하는 것이다.
본 발명의 또 다른 목적은 메모리 셀의 크기를 변경하지 않고도 메모리 셀이 유효하게 작동하거나, 메모리 셀의 크기가 축소되어도 메모리 셀이 유효하게 작동하는 반도체 메모리 장치와 그 제조 방법을 제공하는 것이다.
본 발명에 따른 반도체 메모리 장치는 제 1의 도전형 반도체 기판의 표면상에 제 1의 도전형과 반대되는 제 2의 도전형 불순물 확산 영역을 갖는다. 또한, 반도체 메모리 장치는 게이트 절연체를 통해 반도체 기판상에 형성된 부동 게이트 전극과 전극간 절연막을 통해 부동 게이트 전극상에 형성된 제어 게이트 전극을 구비하는 구조를 갖는다. 또한, 불순물 확산 영역을 제외한 반도체 기판의 표면상에 게이트 절연체를 구비하고, 불순물 확산 영역의 표면상에 게이트 절연체보다 두꺼운 막두께의 제 3의 절연막을 구비한다. 또한, 부동 게이트 전극은 제 3의 절연막의 측벽 표면상에 마련되어 확장된다.
상술한 바와 같이 반도체 메모리 장치를 구성함으로써, 특히, 부동 게이트 전극은 제 3의 절연막의 측벽 표면(불순물 확산 영역의 측벽 표면의 확장 부분)에 형성될 수 있기 때문에, 종래 예에 나타난 반도체 메모리 장치의 메모리 셀의 크기를 축소할 때에 우려된 불순물 확산 영역과 부동 게이트 전극 사이의 오프셋을 고려하지 않고 반도체 메모리 장치를 형성할 수 있다. 즉, 메모리 셀의 크기 축소로 인해 불순물 확산 영역과 부동 게이트 전극 사이의 마진 감소를 고려하지 않고도유효하게 동작하는 반도체 메모리 장치를 형성할 수 있다.
또한, 제 3의 절연막의 막 두께는 게이트 절연체 및 상기 게이트 절연체상에 퇴적된 부동 게이트 전극의 총 막 두께보다 더 두껍게 형성된다. 따라서, 제 3의 절연막의 막두께를 두껍게 함으로써 부동 게이트 전극과 제어 게이트 전극 사이의 용량이 증가될 수 있으므로, 용량 결합비가 증가될 수 있고, 또한, 메모리 셀의 크기에 관계없이 용량 결합비를 증가할 수 있다.
본 발명에 따른 반도체 메모리 장치의 제조 방법은 제 1의 도전형 반도체 기판의 표면상에 제 1의 도전형과 반대되는 제 2의 도전형 불순물 확산 영역을 형성하고, 게이트 절연체를 통해 반도체 기판상에 부동 게이트 전극을 형성하고, 전극간 절연막을 통해 부동 게이트 전극상에 제어 게이트 전극을 형성하는 제조 방법을 나타낸다.
여기에서, 반도체 메모리 장치의 제조 방법에 있어서, 제조 방법은 게이트 절연체보다 막두께가 두꺼운 산화막으로 이루어진 버퍼층을 통해 반도체 기판의 표면상에 제 4의 절연막을 형성하는 단계와, 요철 부분에 제 3의 절연막을 쌓기 전에, 버퍼층과 제 4의 절연막에 패터닝을 수행하여 요철 부분을 형성하는 단계와, 제 4의 절연막의 표면이 노출될 때까지 제 3의 절연막을 평탄하게 한 후, 버퍼층과 제 4의 절연막을 제거하는 단계와, 게이트 절연체를 통해 반도체 기판의 오목부 하면에 다결정 실리콘막을 형성하고, 제 3의 절연막상에 다결정 실리콘막을 형성하는 단계, 및 제 3의 절연막의 상부면상에 존재하는 다결정 실리콘 막을 제거하여 부동 게이트 전극을 형성하는 단계를 포함한다.
이 때문에, 제 3의 절연막의 측벽 표면(불순물 확산 영역의 측벽 표면의 확장 부분)에 자기 정합 방식으로 부동 게이트 전극을 형성할 수 있다. 또한, 종래의 예와 같이 부동 게이트 전극과 불순물 확산 영역 사이의 마진을 고려하지 않고 메모리 셀을 제조할 수 있다.
또한, 버퍼층 및 제 4의 절연막의 총 막두께를 게이트 절연체 및 상기 게이트 절연체상에 존재하는 다결정 실리콘막의 총 막두께보다 두껍게 형성할 수 있다. 따라서, 상술한 바와 같이, 제 3의 절연막의 막두께는 게이트 절연체 및 상기 게이트 절연체상에 퇴적된 부동 게이트 전극의 총 막두께보다 더 두껍게 형성될 수 있다.
여기에서, 고밀도 플라즈마 CVD법으로 제 3의 절연막이 형성될 때, 실리콘 기판의 요철 부분상에 제 3의 절연막이 유효하게 쌓아질수 있다. 예를 들어, 고집적 메모리 셀을 구현하거나, 메모리 셀의 사이즈를 축소할 때에 요철 부분의 간격이 좁게 되더라도, 좁은 간격을 메우기 위한 특성을 갖는 고밀도 플라즈마 CVD법을 사용하여 유효하게 제 3의 절연막을 쌓을 수 있다.
또한, 반도체 기판은 단결정 실리콘으로 형성되고, 제어 게이트 전극은 다결정 실리콘으로 형성되고, 실리콘 산화막은 게이트 절연체 및 제 3의 절연막으로서 형성되고, 실리콘 질화막은 게이트 절연체 및 제 4의 절연막으로서 형성되고, 제 1의 실리콘 산화막으로 이루어진 3층 구조 절연막, 실리콘 질화막 및 제 2의 실리콘 산화막은 전극간 절연막으로서 수행되어진다.
도 1은 본 발명의 반도체 메모리 장치의 제 1의 실시예를 도시하는 단면도.
도 2의 a 내지 도 2의 c는 도 1에 도시된 본 실시예에 따른 반도체 메모리 장치의 제조 공정을 순서대로 도시하는 단면도.
도 3의 a 내지 도 3의 c는 도 2의 c에 후속하는 도 1에 도시된 본 실시예에 따른 반도체 메모리 장치의 제조 공정을 순서대로 도시하는 단면도.
도 4는 종래의 반도체 메모리 장치의 메모리 셀 부분을 도시하는 상면도.
도 5는 도 4에 있어서 화살표 A-A의 단면도.
도 6의 a 내지 도 6의 d는 도 4에 도시된 화살표 A-A의 단면에 도시된 종래의 반도체 메모리 장치의 제조 공정을 순서대로 도시하는 단면도.
♠도면의 주요 부호에 대한 부호의 설명♠
1: p-형 실리콘 기판 2: 버퍼층
3: 실리콘 질화막 5: HDP 산화막
6: 불순물 확산 영역 7: 게이트 절연체
8: 다결정 실리콘막 9: 부동 게이트 전극
10: 전극간 절연막 11: 제어 게이트 전극
20: 반도체 메모리 장치
본 발명에 따른 반도체 메모리 장치의 실시예를 도 1 내지 도 3을 참조하여 설명한다.
도 1은 본 실시예에 따른 반도체 메모리 장치(20)를 도시한다. 반도체 메모리 장치(20)는 디짓선(digit line)으로서 불순물 확산 영역(6)을 갖는 가상 접지 셀 형 대용량 NOR형 OTP이다.
여기에서, 도 1에 도시된 OTP(20)는 도 5에 도시된 종래 예의 OTP(120)와 비교한 단면도이다. 도 1에 도시된 OTP(20)의 제조 공정은 도 2의 a 내지 도 2의 c, 및 도 3의 a 내지 도 3의 c에 도시되어 있고, 제조 공정은 도 2의 a 내지 도 2의 c, 및 도 3의 a 내지 도 3의 c의 순서로 진행된다.
도 1에 도시된 바와 같이, OTP(20)는 단결정 실리콘 기판으로서의 p-형 실리콘 기판(반도체 기판: 1), p-형 실리콘 기판(1)의 표면상에 형성된 불순물 확산 영역(6), 불순물 확산 영역(6)을 제외한 p-형 실리콘 기판(1)의 표면상에 형성된 실리콘 산화막으로 이루어진 게이트 절연체(7), 및 불순물 확산 영역(6)의 표면상에 형성된 제 3의 절연막(5)을 갖는다. 또한, OTP(20)는 게이트 절연체(7)의 표면 및 제 3의 절연막(5)의 측벽 표면상에 형성된 다결정 실리콘막으로 이루어진 부동 게이트 전극(9), p-형 실리콘 기판(1)의 요철 부분(제 3의 절연막(5)과 부동 게이트 전극(9)으로 이루어진 요철 부분)상에 형성된 전극간 절연막(10), 상기 요철 부분을 메우기 위한 다결정 실리콘막으로 이루어진 제어 게이트 전극(11), 및 상기 제어 게이트 전극(11)상에 퇴적된 텅스턴-실리사이드(WSi)막(12)을 갖는다.
이 경우, 도 1에 도시된 바와 같이, 제 3의 절연막(5)의 막두께는 게이트 절연체(7)와 부동 게이트 전극(9)의 총 막두께보다 두껍게 형성된다.
따라서, 두꺼운 제 3의 절연막(5)을 형성하는 방식으로, 제 3의 절연막의 측벽 표면에서 부동 게이트 전극(9)과 제어 게이트 전극(11) 사이의 용량(Cg)을 확보할 수 있다. 즉, 이 경우, 특히, 제 3의 절연막(5)의 막두께를 두껍게함에 의해 부동 게이트 전극(9)과 제어 게이트 전극(11)의 양자의 측벽 표면의 면적을 증대할 수 있어, 부동 게이트 전극(9)과 제어 게이트 전극(11) 사이의 용량(Cg)을 증가할 수 있다. 이 때문에, 메모리 셀의 크기가 변하지 않아도 용량 결합비(Cr)를 증가할 수 있게 되어, 데이터 기록의 전압을 낮게할 수 있게 된다.
본 실시예에서 제 3의 절연막(5)은 고밀도 플라즈마(HDP; High Density Plasma) CVD법에 의해 형성된 실리콘 산화막이다. 이하, 제 3의 절연막(5)을 HDP 산화막(5)이라 한다. 또한, 전극간 절연막(10)은 예를 들어, 제 1의 실리콘 산화막, 실리콘 질화막, 및 제 2의 실리콘 산화막의 ONO(Oxide-Nitride-Oxide)구조로 이루어진 절연막이다.
계속해서, 상기 OTP(20)의 제조 방법을 설명한다.
도 2의 a에 도시된 바와 같이, OTP(20)에 있어서, 우선, p-형 실리콘 기판(1)에 열산화를 수행함으로써 p-형 실리콘 기판(1)의 표면상에 산화막으로 이루어진 버퍼층(2)이 예를 들어, 10 내지 30nm의 막두께로 형성된다. 실리콘 질화막(제 4의 절연막: 3)은 버퍼층(2)상에 예를 들어, 100 내지 300nm의 막 두께로 퇴적되고, 장차 불순물 확산 영역(6)이 되는 부분(예를 들어, 100 내지 200nm 폭의 부분)의 실리콘 질화막(3) 및 버퍼층(2)이 예를 들어 포토리소그래피 및 드라이 에칭에 의해 제거된다. 그 후, n-형 불순물로서의 비소 이온(As+)의 주입이 마스크재로서 실리콘 질화막(3)을 사용하고 1x1013내지 5x1015(ions/cm3)의 선량으로 수행되어, n-형 주입층(4)이 형성된다. 또한, 불순물 확산 영역(6)은 n-형 주입층(4)의 불순물을 확산하는 동안 열처리를 수행함에 의해 형성된다.
계속하여, 도 2의 b에 도시된 바와 같이, p-형 실리콘 기판(1)상의 요철 부분은 고밀도 플라즈마 CVD법을 사용하여 형성된 HDP 산화막(5)으로 메워진다. 이 경우, HDP 산화막(5)은 예를 들어 막두께가 500 내지 2000nm이 되도록 퇴적되고, 도 2의 c에 도시된 바와 같이, HDP 산화막(5)은 실리콘 질화막(3)의 표면이 노출될 때 까지, 예를 들어, CMP(Chemical Mechanical Polishing)법을 사용하여 연마된다. 따라서, HDP 산화막(5)은 불순물 확산 영역(6)의 상부에만 남게된다.
따라서, 좁은 틈을 메우기 위한 특성을 지닌 고밀도 플라즈마 CVD법을 사용하여 p-형 실리콘 기판(1)의 요철 부분상에 실리콘 산화막으로 이루어진 HDP 산화막(5)을 유효하게 쌓을 수 있다.
다음에, 도 3의 a에 도시된 바와 같이 버퍼층(2) 및 실리콘 질화막(3)은 제거되고, 이 때문에, 200 내지 300nm의 활성 영역이 되는 p-형 실리콘 기판(1)의 표면이 노출된다. 그리고, 게이트 절연체(7)는 예를 들어, 5 내지 15nm의 막두께로 p-형 실리콘 기판(1)의 표면상에 형성되고, 이 경우, 게이트 절연체(7)로서, 실리콘 산화막은 예를 들어 p-형 실리콘 기판(1)에 열산화를 수행하는 방법에 의해 형성된다. 또한, 50 내지 300nm의 막두께의 다결정 실리콘막(8)은 예를 들어, CVD법을 사용하여 p-형 실리콘 기판(1)의 요철 부분(HDP 산화막(5) 및 게이트 절연체(7))에 형성된다.
또한, 도 3의 b에 도시된 바와 같이, 다결정 실리콘막(8)은 HDP 산화막(5)의 표면이 노출될 때 까지, 예를 들어, CMP법을 사용하여 연마된다. 따라서, 다결정 실리콘막(8)으로 이루어진 부동 게이트 전극(9)은 HDP 산화막(5) 사이의 틈에만 다결정 실리콘막(8)을 남김으로서 형성된다.
따라서, 부동 게이트 전극(9)은 자기 정합 방식으로 HDP 산화막(5)의 측벽 표면(불순물 확산 영역(6)의 측벽 표면의 확장 부분)에 형성될 수 있기 때문에, 종래의 예에서 나타난 OTP(120)의 메모리 셀의 크기를 축소할 때 우려된 불순물 확산 영역(6) 및 부동 게이트 전극(9) 사이의 오프셋을 고려하지 않고도 OTP(20)를 형성하는 것이 가능하다. 즉, 메모리 셀의 크기를 축소할 때의 메모리 셀 동작의 기능부전을 해결할 수 있기 때문에, 본 실시예에 따른 OTP(20)의 메모리 셀의 크기를 유효하게 축소하는 것이 가능하다.
그 후, 도 3의 c에 도시된 바와 같이, 예를 들어, HTO막(실리콘 산화막), 실리콘 질화막, 및 HTO막의 ONO구조로 이루어진 15 내지 30nm의 막두께의 전극간 절연막(10)이 p-형 실리콘 기판(1)의 요철 부분(HDP 산화막(5) 및 부동 게이트 전극(9)로 이루어진 요철 부분)에 형성된다. 그 후, 예를 들어, 100 내지 200nm의 막두께의 다결정 실리콘막을 사용하여 요철 부분이 메워지기 때문에, 다결정 실리콘 막으로 이루어진 제어 게이트 전극(11)이 형성되고, 그 위에 CVD법을 사용하여 퇴적된 텅스텐 실리사이드(WSi)막(12)이 예를 들어, 100 내지 200nm의 막두께로 형성된다.
또한, 워드선(14)이 되는 부분, 예를 들어, 150 내지 200nm의 폭(이 경우, 워드선(14)의 간격은 150nm 내지 200nm이다)의 부동 게이트 전극(9), 전극간 절연막(10), 제어 게이트 전극(11), 및 텅스텐 실리사이드(WSi)막(12)을 남기고 패터닝이 수행되어, 본 실시예에 따른 OTP(20)가 형성된다.
본 발명에 따른 반도체 메모리 장치는 그 제조 방법으로 인해 제 3의 절연막의 측벽 표면(불순물 확산 영역의 측벽 표면의 확장 부분)에 자기 정합 방식을 사용하여 부동 게이트 전극을 형성할 수 있기 때문에, 종래의 예와 같이 설계 단계에서 부동 게이트 전극 및 불순물 확산 영역 사이의 마진을 고려하지 않고도 유효하게 메모리 셀을 작동할 수 있다.
또한, 부동 게이트 전극은 제 3의 절연막의 측벽 표면(불순물 확산 영역의 측벽 표면의 확장 부분)상에 위치할 수 있으므로, 부동 게이트 전극 및 제어 게이트 전극 사이의 용량은 제 3의 절연막의 막두께에 의해 적절히 설정할 수 있다. 따라서, 제 3 절연막의 막두께를 두껍게 함으로 인해 부동 게이트 전극 및 제어 게이트 전극 사이의 용량을 증가시킬 수 있기 때문에, 메모리 셀의 크기에 관계없이 용량 결합비를 증가할 수 있다. 이 때문에, 데이터 기록을 위한 메모리 셀에 낮은 전압을 인가하는 것이 가능하다.
상술한 바와 같이, 메모리 셀의 크기 변경 없이도 유효하게 고집적 메모리 셀을 구현하는 것이 가능하고, 또한, 메모리 셀의 크기를 축소하면서 유효하게 고집적 메모리 셀을 구현하는 것이 가능하다.
본 발명은 그 취지나 본질에 벗어나지 않으면서 다른 구체적인 형태로 구현될 수 있다. 따라서, 본 발명은 모든 관점에서 제한적인 것이 아니라 예증적인 것이고, 본 발명의 범위는 상기 설명 보다는 첨부된 특허 청구 범위에 의해 나타내어 지며, 따라서,특허 청구 범위의 의미와 범위 내에 있는 모든 변형예는 청구 범위에 의해 포괄되는 것으로 이해되어져야 한다.
명세서, 청구항, 도면, 및 요약서를 포함한 일본 특개평 No. 2000-167349 (2000. 6. 5)의 개시 전체를 참조하여 여기에 반영한다.
본 발명에 따른 반도체 메모리 장치는 그 제조 방법으로 인해 제 3의 절연막의 측벽 표면(불순물 확산 영역의 측벽 표면의 확장 부분)에 자기 정합 방식을 사용하여 부동 게이트 전극을 형성할 수 있기 때문에, 종래의 예와 같이 설계 단계에서 부동 게이트 전극 및 불순물 확산 영역 사이의 마진을 고려하지 않고도 유효하게 메모리 셀을 작동할 수 있다.
Claims (12)
- 제 1의 도전형 반도체 기판의 표면상에 제 1의 도전형에 반대되는 제 2의 도전형 불순물 확산 영역을 구비하고, 게이트 절연체를 통해 상기 반도체 기판상에 형성된 부동 게이트 전극을 구비하고, 전극간 절연막을 통해 상기 부동 게이트 전극상에 형성된 제어 게이트 전극을 구비하는 반도체 메모리 장치에 있어서,상기 불순물 확산 영역을 제외한 상기 반도체 기판 표면상에 구비된 상기 게이트 절연체와;상기 불순물 확산 영역의 표면상에 상기 게이트 절연체보다 두꺼운 막두께의 제 3의 절연막과;상기 제 3의 절연막의 측벽 표면에 확장된 상기 부동 게이트 전극을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 제 3의 절연막의 막두께는, 게이트 절연체 및 상기 게이트 절연체상에 퇴적된 부동 게이트 전극의 총 막두께보다 두껍게 형성되는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1항에 있어서,상기 반도체 기판은 단결정 실리콘으로 이루어지고, 상기 부동 게이트 전극및 상기 제어 게이트 전극은 다결정 실리콘막으로 이루어지고, 상기 게이트 절연체 및 상기 제 3의 절연막은 실리콘 산화막으로 이루어지고, 전극간 절연막은 제 1의 실리콘 산화막, 실리콘 질화막, 및 제 2의 실리콘 산화막으로 이루어진 3층 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
- 제 2항에 있어서,상기 반도체 기판은 단결정 실리콘으로 이루어지고, 상기 부동 게이트 전극 및 상기 제어 게이트 전극은 다결정 실리콘막으로 이루어지고, 상기 게이트 절연체 및 상기 제 3의 절연막은 실리콘 산화막으로 이루어지고, 전극간 절연막은 제 1의 실리콘 산화막, 실리콘 질화막, 및 제 2의 실리콘 산화막으로 이루어진 3층 구조를 갖는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1의 도전형의 반도체 기판의 표면에 상기 제 1의 도전형과 반대되는 제 2의 도전형의 불순물 확산 영역을 형성하고, 게이트 절연체를 통해 상기 반도체 기판상에 부동 게이트 전극을 형성하고, 전극간 절연막을 통해 상기 부동 게이트 전극상에 제어 게이트 전극을 형성하는 반도체 메모리 장치의 제조 방법에 있어서,산화막으로 이루어진 버퍼층을 통해 상기 반도체 기판의 표면상에 제 4의 절연막의 막두께가 상기 게이트 절연체보다 두텁도록 상기 제 4의 절연막을 형성하는 단계와;상기 요철 부분에 제 3의 절연막을 쌓기 전에, 상기 버퍼층 및 상기 제 4의절연막에 패터닝을 수행하여 요철 부분을 형성하는 단계와;상기 제 4의 절연막의 표면을 노출할 때 까지 상기 제 3의 절연막을 평탄화한 후, 상기 버퍼층 및 상기 제 4의 절연막을 제거하는 단계와;상기 게이트 절연체를 통해 상기 반도체 기판의 오목부의 하면에 다결정 실리콘막을 형성하고, 상기 제 3의 절연막상에 다결정 실리콘막을 형성하는 단계와;상기 제 3의 절연막의 상부면상에 존재하는 다결정 실리콘막을 제거하여 부동 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 5항에 있어서,상기 버퍼층 및 상기 제 4의 절연막의 총 막두께는 상기 게이트 절연체 및 상기 게이트 절연체상에 존재하는 다결정 실리콘막의 총 막두께보다 두껍게 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 5항에 있어서,상기 제 3의 절연막은 고밀도 플라즈마 CVD법을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 6항에 있어서,상기 제 3의 절연막은 고밀도 플라즈마 CVD법을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 5항에 있어서,상기 반도체 기판은 단결정 실리콘으로 형성되고, 상기 제어 게이트 전극은 다결정 실리콘으로 형성되고, 실리콘 산화막은 상기 게이트 절연체 및 상기 제 3의 절연막으로서 형성되고, 실리콘 질화막은 상기 제 4의 절연막으로서 형성되고, 제 1의 실리콘 산화막, 실리콘 질화막 및 제 2의 실리콘 산화막으로 이루어진 적층은 상기 전극간 절연막으로서 기능하도록 제조되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 6항에 있어서,상기 반도체 기판은 단결정 실리콘으로 형성되고, 상기 제어 게이트 전극은 다결정 실리콘으로 형성되고, 실리콘 산화막은 상기 게이트 절연체 및 상기 제 3의 절연막으로서 형성되고, 실리콘 질화막은 상기 제 4의 절연막으로서 형성되고, 제 1의 실리콘 산화막, 실리콘 질화막, 및 제 2의 실리콘 산화막으로 이루어진 적층은 상기 전극간 절연막으로서 기능하도록 제조되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 7항에 있어서,상기 반도체 기판은 단결정 실리콘으로 형성되고, 상기 제어 게이트 전극은다결정 실리콘으로 형성되고, 실리콘 산화막은 상기 게이트 절연체 및 상기 제 3의 절연막으로서 형성되고, 실리콘 질화막은 상기 제 4의 절연막으로서 형성되고, 제 1의 실리콘 산화막, 실리콘 질화막, 및 제 2의 실리콘 산화막으로 이루어진 적층은 상기 전극간 절연막으로서 기능하도록 제조되는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 제 8항에 있어서,상기 반도체 기판은 단결정 실리콘으로 형성되고, 상기 제어 게이트 전극은 다결정 실리콘으로 형성되고, 실리콘 산화막은 상기 게이트 절연체 및 상기 제 3의 절연막으로서 형성되고, 실리콘 질화막은 상기 제 4의 절연막으로서 형성되고, 제 1의 실리콘 산화막, 실리콘 질화막, 및 제 2의 실리콘 산화막으로 이루어진 적층은 상기 전극간 절연막으로서 수행되어지는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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