JPH09205154A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＥＥＰＲＯＭメモリセルトランジスタにおい
ては、高集積化に伴う素子の微細化の際、高さ方向への
縮小、素子形成面積の縮小、製造工程の簡略化、素子分
離耐圧の確保等が問題となっていた。 【解決手段】 この発明によれば、ＣＶＤ技術で所定の
厚さに積層して形成する素子分離絶縁膜の垂直な断面を
持つ開口部内に自己整合的にフローティングゲートを形
成する。このフローティングゲートは開口部底面及びそ
の底面の端部の上方に伸びて筒状体を形成する。コント
ロールゲートは、誘電体膜を介してフローティングゲー
トの筒状体の凹部内及びフローティングゲートの上方に
積層して形成され、その上面は平坦であり、フローティ
ングゲートに接して素子分離絶縁膜の上面に配線は断線
することなく形成可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＥＥＰＲＯＭ
（Electrically erasable and programable read only
memory)メモリセルトランジスタの構造に関するもので
ある。

【０００２】

【従来の技術】従来の技術によるＥＥＰＲＯＭのメモリ
セルトランジスタについて、特開昭６３−２２９８６０
号公報に示された断面構造を図３５に示す。この図３５
において、符号３０は半導体基板、３１は半導体基板３
０の表面に、チャネル領域３２を挟んでそれぞれ離隔し
て形成された不純物拡散領域であるソース／ドレイン領
域、３３はチャネル領域３２上に形成されたゲート絶縁
膜、３４はゲート絶縁膜３３上に、断面構造がＵ字状と
なるように形成されたフローティングゲート、３６はフ
ローティングゲート３４の対向電極であり、誘電体膜３
５を介して形成されたコントロールゲート、３７はフロ
ーティングゲート３４及びコントロールゲート３６を覆
って形成されたシリコン酸化膜、３８は半導体基板１全
面に積層された層間絶縁膜、３９はソース／ドレイン領
域３１上の層間絶縁膜３８上にコンタクトホールを開口
し、このコンタクトホールを導電物質で埋設して形成さ
れたコンタクト、４０はコンタクト３９と電気的に接続
され、層間絶縁膜３８表面にパターニングされた配線を
それぞれ示している。

【０００３】

【発明が解決しようとする課題】この従来の技術による
ＥＥＰＲＯＭメモリセルトランジスタにおいては、フロ
ーティングゲート３４が、半導体基板３０上にその断面
がＵ字状になるように形成されており、フローティング
ゲート３４上にコントロールゲート３６を形成した構成
となっている。このようなゲート構造の場合は、フロー
ティングゲート３４とコントロールゲート３６間の静電
供給容量を増大させる目的で、両者間の対向面積を増大
させるためには、フローティングゲート３４を高さ方向
に拡大した構造とする必要がある。

【０００４】しかし、高さ方向へフローティングゲート
３４の寸法を拡大すると、フローティングゲート３４上
に積層される層間絶縁膜３８の上面と、ソース／ドレイ
ン領域３１上等の半導体基板３０上に直接層間絶縁膜３
８が積層された場合とでは、層間絶縁膜３８の上面とで
の段差が大きくなり、後工程において配線を形成する際
に層間絶縁膜３８の表面の段差に起因する断線等が生じ
るという問題があった。また、特開昭６３−２２９８６
０号公報に開示された発明においては、素子分離法に関
する記述がなく、その分離耐圧を向上させ、ＥＥＰＲＯ
Ｍメモリセルトランジスタの性能向上を図るという課題
を解決することができないばかりか、製造方法上、耐圧
劣化を招くという問題を有する。また、フローティング
ゲート形成領域と素子分離領域との位置関係において、
写真製版技術で決定される位置合わせ精度の限界を克服
できず、微細化が進まないという問題がある。

【０００５】このように、従来のＥＥＰＲＯＭメモリセ
ルトランジスタにおいては、高集積化に伴う素子の微細
化において、高さ方向への縮小、及び表面段差の縮小が
問題となっており、さらに素子形成面積の縮小、安価に
製品を生産するために製造工程の簡略化、素子間の分離
に必要な分離耐圧の確保等が問題となっている。

【０００６】

【課題を解決するための手段】この発明に係る半導体装
置は、半導体基板の一主面上に形成され、半導体基板の
一主面に対し略垂直（略垂直とは垂直及び垂直な位置の
近傍の位置を指すものである。）な断面の開口部を有す
る素子分離絶縁膜、上記開口部底面となる上記半導体基
板の表面に形成されたチャネル領域及びソース／ドレイ
ン領域、上記チャネル領域上に形成されたゲート絶縁
膜、上記開口部内のソース／ドレイン領域上に積層さ
れ、チャネル領域との境界上に略垂直な断面を有する絶
縁膜、上記ゲート絶縁膜の上面及び絶縁膜の断面及び素
子分離絶縁膜の開口部の断面に接して形成され、断面構
造が凹状である第一の導電層、上記第一の導電層を覆っ
て形成された誘電体膜、上記第一の導電層の凹状部内に
上記誘電体膜を介して埋め込まれた第二の導電層を含む
ものである。

【０００７】この発明に係る半導体装置は、上記の構成
の特徴に加え、第二の導電層は、第一の導電層の凹状部
内に誘電体膜を介して埋め込まれ、誘電体膜を介して第
一の導電層上に積層されるものである。

【０００８】この発明に係る半導体装置は、上記の構成
に加え、第二の導電層に接し、素子分離絶縁膜上に配置
された配線を含むものである。

【０００９】この発明に係る半導体装置は、上記の構成
に加え、第一の導電層は、ゲート絶縁膜に接する底面
と、上記底面の外周上に伸びる筒状体からなるものであ
る。

【００１０】この発明に係る半導体装置は、半導体基板
の一主面上に形成され、半導体基板の一主面に対し略垂
直な断面の開口部を有する素子分離絶縁膜、上記開口部
底面となる上記半導体基板の表面に形成されたチャネル
領域及びソース／ドレイン領域、上記チャネル領域上に
形成されたゲート絶縁膜、上記開口部内のソース／ドレ
イン領域上に積層された絶縁膜、上記ゲート絶縁膜上に
積層された導電性膜からなる底面と上記底面の外周上に
伸びる筒状体からなり、断面構造が凹状である第一の導
電層、上記第一の導電層の凹状内壁及び凹状上部外壁に
付着して形成された誘電体膜、上記誘電体膜を介して第
一の導電層の表面に対向し、形成された第二の導電層を
含むものである。

【００１１】この発明に係る半導体装置の製造方法は、
半導体基板上にメモリセル形成領域となる略垂直断面を
持つ開口部を有する素子分離絶縁膜を積層する工程、上
記半導体基板の開口部内にチャネル領域を介してソース
／ドレイン領域を形成する工程、上記チャネル上にゲー
ト絶縁膜を積層する工程、上記ゲート絶縁膜上に導電性
膜からなる底面と、上記底面の外周上に伸び、自己整合
的に素子分離絶縁膜の略垂直断面に部分的に接して、導
電性膜からなる筒状体を構成する第一の導電層を形成す
る工程、上記第一の導電層に付着して誘電体膜を積層す
る工程、上記誘電体膜を介して少なくとも第一の導電膜
の筒状体の内壁及び底面に付着する第二の導電層を形成
する工程を含むものである。

【００１２】この発明に係る半導体装置の製造方法は、
半導体基板上にメモリセル形成領域となる略垂直断面を
持つ開口部を有する素子分離絶縁膜を形成する工程、上
記半導体基板の開口部内にチャネル領域を介してソース
／ドレイン領域を形成する工程、上記ソース／ドレイン
領域上に絶縁物質を埋設する工程、上記チャネル領域上
にゲート絶縁膜を積層する工程、上記ゲート絶縁膜上に
導電性膜からなる底面と、上記底面の外周上に伸び、自
己整合的に素子分離絶縁膜の略垂直断面に部分的に接し
て、導電性膜からなる筒状体を構成する第一の導電層を
形成する工程、上記絶縁物質を選択的にエッチング除去
し、少なくとも第一の導電層の筒状体の外壁上部を露出
させる工程、上記第一の導電層に付着して誘電体膜を積
層する工程、上記誘電体膜を介して少なくとも第一の導
電膜の筒状体の内壁及び底面と外壁上部に付着する第二
の導電層を形成する工程を含むものである。

【００１３】

【発明の実施の形態】

実施の形態１．この発明に係るＥＥＰＲＯＭメモリセル
トランジスタの断面構造を図１に示す。この図１におい
て、１は半導体基板、２は半導体基板１の一主面上に形
成され、半導体基板１の一主面に対して略垂直な断面を
持つ開口部３を有する素子分離絶縁膜、４は開口部３底
面に形成されたチャネル領域、５は同じく開口部３の底
面に形成され、チャネル領域４を挟んで２カ所に形成さ
れたソース／ドレイン領域、６は素子分離絶縁膜２と半
導体基板１との境界部の半導体基板１側に形成された不
純物注入層、７は不純物注入層６の形成に伴って同時に
形成される不純物層、８はソース／ドレイン領域５上
に、素子分離絶縁膜２の上面と同じ高さまで積層された
シリコン酸化膜を示している。

【００１４】さらに、符号９はチャネル領域４上に積層
されたゲート絶縁膜、１０はシリコン酸化膜８の側断面
とゲート絶縁膜９の上面及び素子分離絶縁膜２の断面に
付着して形成された開口部３に密着して形成され、半導
体基板１の一主面に対して垂直な断面がＵ字状となって
いる第一の導電層であるフローティングゲート、１１は
フローティングゲート１０の表面に積層された誘電体
膜、１２はフローティングゲート１０の対向電極であ
り、第二の導電層であるコントロールゲートを示してお
り、このコントロールゲート１２は上面が平坦となって
いる。

【００１５】また、コントロールゲート１２は、ゲート
幅方向に沿って伸びており、配線として働くものであ
る。さらに、コントロールゲート１２の上面と素子分離
絶縁膜２からなる素子分離領域の上面との段差は、コン
トロールゲート１２の膜厚分のみであり、表面段差は小
さい。また、埋設されたシリコン酸化膜８により、ソー
ス／ドレイン領域上においても素子分離絶縁膜との間で
段差は発生していない。よって、メモリセルトランジス
タの表面段差に起因する断線の問題がない。

【００１６】次に、図１の半導体装置の製造方法につい
て説明する。まず、図２に示すようにシリコン単結晶に
Ｐ型不純物がドープされた半導体基板１上の全面にＣＶ
Ｄ技術によってシリコン酸化膜を５０００ないし８００
０Åの厚さに積層するか、若しくは熱酸化によって半導
体基板１の表面を酸化し、厚さ５０００ないし８０００
Åの熱酸化膜を形成し、素子分離酸化膜２を形成する。
次にシリコン窒化膜１３を１０００ないし２０００Åの
厚さに積層する。

【００１７】次に、図３に示すように、シリコン窒化膜
１３上のメモリセルトランジスタの非活性領域（素子分
離領域）となる領域上に写真製版によってレジストパタ
ーンを形成し、このレジストパターンをエッチングマス
クとして異方性エッチングを行い、シリコン窒化膜１３
及び素子分離絶縁膜２を順次エッチングし、半導体基板
１の一主面に対して略垂直な断面を持つ開口部３を形成
する。

【００１８】その後、半導体基板１に対して不純物とし
てボロンを数十ｋｅＶのエネルギーで、１×１０¹²ない
し１×１０¹³ｃｍ^-2の注入量となるように注入し、素子
分離絶縁膜２下の半導体基板１表面に不純物注入層６を
形成する。この不純物注入層６は素子分離を確実にする
ために形成するものであり、半導体基板１がＰ型不純物
を含むものである場合は不必要となることもある。ま
た、この不純物注入層６の形成と同時に、活性領域とな
る開口部３の下部にも不純物層７が形成されるが、この
不純物層７は、半導体基板１の表面から数千Åの深さに
形成されるため、メモリセルの動作に悪影響を与えるこ
とはなく、条件によってはパンチスルーの素子の効果を
有する。

【００１９】この図３の断面構造に対応する平面図を図
４に示す。図４において、既に説明した符号と同一符号
は同一、若しくは相当部分を示すものである。開口部３
は、１．０μｍ×１．５μｍの大きさに形成されてお
り、開口部３内に半導体基板１の表面が露出している。
次に、図５に示すように、開口部３内にＣＶＤ技術を用
いて第二の絶縁膜であるシリコン酸化膜１４を埋設し、
その後、エッチバック若しくは研磨を行うことによって
シリコン窒化膜４の表面が表出するまでエッチング除去
を行い、開口部３内に埋め込まれたシリコン酸化膜１４
のみを残した状態とする。

【００２０】次に、図６に示すように、メモリセルトラ
ンジスタのチャネル領域となる領域以外の領域上にレジ
ストパターン等のマスクを形成し、チャネル領域上のシ
リコン酸化膜１４に対して異方性エッチングを行い、半
導体基板１の一主面を選択的に表出させ、次に、チャネ
ル領域となる領域にしきい値電圧調整のための不純物注
入を行う。このときの不純物注入は、不純物ボロンを数
ｋｅＶないし１０ｋｅＶのエネルギーで、１×１０¹²な
いし１×１０¹⁴ｃｍ^-2の注入量となるように注入し、チ
ャネル領域４を形成する。

【００２１】その後、図７に示すように、熱酸化法を用
いることによってシリコン酸化膜を５０ないし２００Å
の厚さに形成し、ゲート絶縁膜９をチャネル領域４上に
形成する。このゲート絶縁膜９はＣＶＤ技術を用いるこ
とによっても形成可能であり、その場合はシリコン酸化
膜１４の側断面にも５０ないし２００Åの厚さの絶縁膜
が付着するため、あらかじめ図６に示す処理段階でシリ
コン酸化膜１４の開口寸法を調整する等の必要がある
が、ゲート絶縁膜９が十分薄く、開口部の寸法に対し無
視できるため、実用上調整は不要である。その後、ＣＶ
Ｄ技術を用いてフローティングゲートとなる多結晶シリ
コン膜１０ａを５００ないし１０００Åの厚さとなるよ
うに積層する。

【００２２】次に、図８に示すように、ＣＶＤ技術によ
りシリコン酸化膜１４とは異なる物質からなる絶縁膜、
例えばシリコン窒化膜を積層し、その後、エッチバック
若しくは研磨によってエッチングを行い、チャネル領域
４上に開口した部分に、多結晶シリコン膜１０ａに埋め
込まれた状態のシリコン窒化膜１５を形成する。

【００２３】その後、図９に示すように、シリコン窒化
膜１５をエッチングマスクとして異方性エッチングを行
い、下層のシリコン窒化膜１３が表出するまで多結晶シ
リコン膜１０ａを選択的にエッチングすることでフロー
ティングゲート１０を形成する。この図９の平面図を図
１０に示す。フローティングゲート１０は、チャネル領
域４上及びチャネル領域４と素子分離絶縁膜２との境界
部上に自己整合的に形成され、このフローティングゲー
ト１０の形成には、写真製版工程を必要とせず、工程の
簡略化が可能であり、特にゲート幅方向のフローティン
グゲート１０の寸法は写真製版の素子分離絶縁膜２との
重ね合わせマージン等を考慮することなく、正確な寸法
に形成することができ、マージンが必要ないため、素子
の微細化が可能になる。

【００２４】次に、図１１に示すように、シリコン窒化
膜１３及び１５をエッチングマスクとしてソース／ドレ
イン領域５上に積層されたシリコン酸化膜１４を異方性
エッチングすることによってエッチング除去する。その
後、イオン注入法により、例えば不純物砒素を数十ｋｅ
Ｖのエネルギーで１×１０¹⁴ないし１×１０¹⁶ｃｍ^-2の
注入量で、シリコン酸化膜を除去した領域に対して、不
純物注入を行い、ソース／ドレイン領域５を形成する。

【００２５】その後、図１２に示すように、ソース／ド
レイン領域５上にＣＶＤ技術によりシリコン酸化膜８を
埋設し、エッチバック若しくは研磨法により、シリコン
窒化膜１３及び１５上に積層されたシリコン酸化膜８を
除去し、ソース／ドレイン領域５上のみシリコン酸化膜
８が埋設された状態とする。

【００２６】次に、図１３に示すように、熱リン酸等を
用いた処理により、シリコン窒化膜１３及び１５をエッ
チング除去する。その後、図１４に示すように、ＣＶＤ
技術を用いて誘電体膜１１となるシリコン酸化膜若しく
は酸化膜と窒化膜の２層からなる酸化窒化膜を２００Å
の厚さとなるように積層する。その後、図１５に示すよ
うに、ＣＶＤ技術を用いてコントロールゲート１２とな
る導電性膜、例えば多結晶シリコン膜１２ａを３０００
Åの厚さとなるように積層し、少なくともフローティン
グゲート１０が形成する凹状内部を完全に埋設し、表面
が平坦である状態の多結晶シリコン膜１２ａを形成す
る。

【００２７】その後、多結晶シリコン膜１２ａのコント
ロールゲート１２として残す領域上にレジストパターン
等のエッチングマスクをパターニングし、これをマスク
として異方性エッチングを行い、コントロールゲート１
２を形成することで図１に示した断面構造のＥＥＰＲＯ
Ｍメモリセルトランジスタを得ることができる。この図
１の平面図を図１６に示す。コントロールゲート１２は
実効的にコントロールゲートとして働く部分は符号１２
ｂで示す電極領域であり、この電極領域１２ｂにおい
て、コントロールゲート１２は誘電体膜１１を介してフ
ローティングゲート１０と対向した状態となっている。

【００２８】電極領域１２ｂ以外の領域のコントロール
ゲート１２は配線として働くものである。また、この平
面図１６では、配線はゲート幅方向に延在する場合を示
しているが、これに限らず、素子分離絶縁膜２上のどの
方向に配置することも可能であり、この点は本発明の特
徴でもある。つまり、フローティングゲート１０は、図
９の行程で画定されているため、従来の製造方法のよう
に、コントロールゲート形成行程で同時にフローティン
グゲートをエッチングする必要がないため、コントロー
ルゲート１２の配線方向は自由に形成できる。

【００２９】上記のように形成されたＥＥＰＲＯＭメモ
リセルトランジスタを含む半導体装置においては、素子
分離絶縁膜２に埋設された状態の、断面がＵ字状のフロ
ーティングゲート１０を形成することで、メモリセルの
垂直方向の段差が大きくなることを抑制し、表面積を凹
状部内壁の全てとすることで電極の対向面積を大きくし
ている。また、コントロールゲート１２は、フローティ
ングゲート１０のＵ字状部に埋設され、また素子分離絶
縁膜２とシリコン酸化膜８により、平坦化されているた
め、容易にパターニングできる。さらに、図１に示すよ
うに、メモリセル部の段差は実質的にコントロールゲー
ト１２のうちの配線部分のみであるため、後工程での配
線のパターニングが容易になり、断線等の欠陥発生を抑
制することが可能となる。

【００３０】また、素子分離膜２内に形成した開口部３
内に自己整合的にフローティングゲート１０を作り込む
ため、写真製版等の工程を必要とせず、素子分離絶縁膜
２との重ね合わせマージン分の面積の縮小が可能とな
り、集積度が向上し、また製造工程の簡略化が可能とな
り、安価に高性能なＥＥＰＲＯＭメモリセルトランジス
タを含む半導体装置を得ることが可能となる。また、開
口部３は異方性エッチングにより形成しており、その側
壁部の傾きは６５ないし９０°と、一般に用いられるＬ
ＯＣＯＳ分離の傾き１０ないし２５°よりも大きく、垂
直に近いため、メモリセル領域がより性格に画定できる
という利点もある。

【００３１】また、図１に示したような十分な厚さを持
ち、この厚さが端部においても他の領域と均等な厚さと
なる素子分離絶縁膜２を形成することで、十分な絶縁耐
圧を確保することが可能である。また、この説明では半
導体基板１はＰ型であり、ソース／ドレイン領域５はＮ
型のものについて説明したが、これに限らず、半導体基
板１がＮ型、ソース／ドレイン領域がＰ型のものについ
ても、注入する不純物種を変更する等して同様の効果を
有する半導体装置を形成することが可能であり、その
他、同様の効果を発揮するものであれば、上記の説明に
用いた物質以外の物質で構成することも可能である。

【００３２】実施の形態２．次に、この発明の他の実施
の形態について説明する。この実施の形態２において、
最終的に得る半導体装置は実施の形態１の図１に示した
ものと同一であり、ここでは、異なる製造方法について
述べる。実施の形態１での製造方法は素子分離絶縁膜２
に対して開口部３を形成し、この開口部３内にＥＥＰＲ
ＯＭメモリセルトランジスタを形成する際、開口部３内
にシリコン酸化膜１４を埋設し、まずチャネル領域４上
のシリコン酸化膜１４をエッチング除去する方法を用い
ているが、この実施の形態２においては、開口部３を形
成し、シリコン酸化膜１４を埋設後、ソース／ドレイン
領域５上のシリコン酸化膜１４を選択的に除去する方法
を用いている。

【００３３】まず、実施の形態１の図２ないし図５に示
すように、半導体基板１上に素子分離絶縁膜２、シリコ
ン窒化膜１３、不純物注入層６、不純物層７を形成す
る。さらに、開口部３内部に不純物リンをドープした絶
縁膜であるＰＳＧ膜、若しくは不純物リン及びボロンを
ドープしたＢＰＳＧ膜からなるシリコン酸化膜１４ａを
埋設した状態とする。

【００３４】その後、図１７に示すように、開口部３内
に埋設して形成されたシリコン酸化膜１４ａ上のチャネ
ル領域４となる領域上にレジストパターン等でエッチン
グマスクを形成し、これを用いて異方性エッチングを行
うことでシリコン酸化膜１４ａを選択的にエッチング除
去し、ソース／ドレイン領域５となる半導体基板１の表
面を露出させる。次に、実施の形態１と同様に不純物注
入を行うことでソース／ドレイン領域５の形成を行う。
その後、エッチングマスクを除去する。

【００３５】その後、図１８に示すように、ソース／ド
レイン領域５上の開口部３内を埋設するように、シリコ
ン酸化膜８をＣＶＤ技術によって３０００Åの厚さに積
層し、さらにエッチバック若しくは研磨法によってシリ
コン窒化膜１３の上面よりも高く積層されたシリコン酸
化膜８を除去する。

【００３６】その後、図１９に示すように、水分を含ま
ないフッ化水素ガス雰囲気中に晒すことで選択的にリン
を含むシリコン酸化膜１４ａを除去し、チャネル領域４
となる半導体基板１の表面を露出させる。さらに、熱酸
化法によってチャネル領域４の表面を熱酸化することに
よってシリコン酸化膜を５０ないし２００Åの厚さに形
成し、ゲート絶縁膜９を形成する。実施の形態１におい
て示したように、このゲート絶縁膜９はＣＶＤ技術を用
いることによっても形成できる。

【００３７】次に、チャネル領域となる領域に対してチ
ャネル注入を行い、形成しようとするメモリセルトラン
ジスタのしきい値調整を行う。その後、ＣＶＤ技術を用
いて実施の形態１の図７に示した場合と同様に、フロー
ティングゲートとなる多結晶シリコン膜１０ａを５００
ないし１０００Åの厚さとなるように全面積層する。

【００３８】その後、図２０に示すように、チャネル領
域４上の凹部内にマスク材となるレジスト膜１７を埋設
する。次に、図２１に示すように、異方性エッチバック
を行うことにより、素子分離絶縁膜２上に積層された多
結晶シリコン膜１０ａを除去し、シリコン窒化膜１３及
びシリコン酸化膜８が表出した状態とすることでフロー
ティングゲート１０を形成する。

【００３９】その後、図２２に示すように、レジストか
らなるマスク材１７をアッシングによって除去する。こ
の様に、マスク材を通常の写真製版に用いられるレジス
ト膜とすることで、素子分離絶縁膜２上に積層されたシ
リコン窒化膜１３は除去されずに残り、実効的な素子分
離絶縁膜となる。よって、実効的に素子分離絶縁膜の膜
厚が増し、互いに隣接する複数の素子間の分離耐圧を向
上させることが可能となる。

【００４０】また、マスク材１７をレジストの代わりに
シリコン窒化膜を用いて形成することも可能であるが、
その場合は、図２２に示すマスク材１７除去のアッシン
グに代わる熱リン酸による除去の際に、同時に素子分離
絶縁膜２上に積層されたシリコン窒化膜１３が除去さ
れ、素子分離絶縁膜は実効的に薄くなる。

【００４１】マスク材１７除去後、実施の形態１に示し
た場合と同様に、誘電体膜１１、コントロールゲート１
２を順次形成することで実施の形態１の図１と同様のＥ
ＥＰＲＯＭメモリセルトランジスタを形成することが可
能である。また、この製造方法においては、実施の形態
１の効果に加え、ゲート絶縁膜９を形成後、ゲート絶縁
膜９の側壁に対してプラズマエッチング等によるエッチ
ングダメージを加えることがなく、また、ゲート絶縁膜
９にプラズマが直接晒されることがないため、プラズマ
損傷やプラズマ重合によるカーボンフロライドのような
膜がゲート絶縁膜９側壁に付着し、ゲート絶縁膜９の品
質を劣化させることがなく、信頼性の高いゲート絶縁膜
９が得られるという効果がある。

【００４２】実施の形態３．次に、実施の形態３を説明
する。この実施の形態３は、実施の形態１において示し
たＥＥＰＲＯＭメモリセルトランジスタと同様の構造を
得るためのものであり、より少ない工程数で、低コスト
化を可能にする製造方法を示すものである。まず、実施
の形態１の図２ないし図３に示すように、半導体基板１
上に素子分離絶縁膜２、シリコン窒化膜１３、開口部
３、不純物注入層６、不純物層７を形成する。

【００４３】次に、図２３に示すように、半導体基板１
の表面であり開口部３底面に対し、例えばＰ型ソース／
ドレイン領域を形成する場合であればボロンを、Ｎ型ソ
ース／ドレイン領域であれば砒素を数ｋｅＶないし１０
ｋｅＶのエネルギーで１×１０¹⁴ないし１×１０¹⁶ｃｍ
^-2の注入量となるように不純物注入を行い不純物拡散層
５ａを形成する。

【００４４】その後、図２４に示すように、ＣＶＤ技術
を用いて数千Åの厚さのシリコン酸化膜を積層し、その
後、研磨若しくはエッチングによって、シリコン窒化膜
１３の上面が表出するまでエッチバックし、開口部３内
にシリコン酸化膜８が埋設された状態とする。その後、
少なくともシリコン酸化膜８上に写真製版によって選択
的にチャネル領域以外の領域上にレジストパターンを形
成し、このレジストパターンをマスクとして異方性エッ
チングを行い、チャネル領域となる半導体基板１の表面
を露出させ、次にチャネルを形成する領域に対し、ソー
ス／ドレイン領域の不純物イオンと逆導電型の不純物イ
オンを、数ｋｅＶないし１０ｋｅＶのエネルギーで、１
×１０¹⁴ないし１×１０¹⁶ｃｍ^-2の不純物量となるよう
に注入する。このイオン注入のドーズ量は、不純物拡散
層５ａを形成するときのドース量と同等、若しくはそれ
以上とし、これにより、ソース／ドレイン領域の導電型
と逆導電型のチャネル拡散層１８を形成する。

【００４５】次に、図２５に示すように、熱酸化法若し
くはＣＶＤ技術によってチャネル拡散層１８上にゲート
絶縁膜９を５０ないし２００Åの厚さに積層する。図２
５には熱酸化法を用いてゲート絶縁膜９を形成した場合
を示す。次に、フローティングゲート１０となる多結晶
シリコン膜１０ａをＣＶＤ技術を用いて積層する。その
後はすでに説明した実施の形態１若しくは２と同様に処
理を行うことで図１に示したＥＥＰＲＯＭメモリセルト
ランジスタを形成することが可能となる。

【００４６】このように、実施の形態３の製造方法によ
って形成したＥＥＰＲＯＭメモリセルトランジスタで
は、実施の形態１に示した効果に加え、素子分離絶縁膜
２及びシリコン窒化膜１３に開口部３を形成した状態
で、開口部３の底面全面にソース／ドレイン注入を行
い、チャネル領域に対しては不純物を二度注入し、導電
型を反転させてチャネル拡散層を形成する方法を用いて
いるため、ソース、ドレイン、チャネル等の不純物拡散
領域に形成するマスクの役割をする絶縁膜等の形成回数
が少なくなり、これに伴って少ない工程数で自己整合的
にＥＥＰＲＯＭメモリセルトランジスタを形成すること
が可能であり、安価であって、高集積化され、平坦性の
良い半導体装置を得ることができるという効果がある。

【００４７】実施の形態４．既に説明した実施の形態１
ないし３では、コントロールゲート１２を形成すると同
時に配線を形成していたが、この実施の形態４では図２
６の断面図に示すように、コントロールゲート１９と配
線２０をそれぞれ別々に形成する点に特徴がある。ま
た、図２６に示すＥＥＰＲＯＭメモリセルトランジスタ
の平面図を図２７に示す。この構成の場合、コントロー
ルゲート１９と配線２０を構成する物質をそれぞれ異な
る物質とすることが可能であり、配線を金属等の低抵抗
な物質とすることが可能となる等の効果がある。

【００４８】次に、この図２６ないし図２７に示すＥＥ
ＰＲＯＭメモリセルトランジスタの製造方法について説
明する。まず、実施の形態２の図２２と同様に、フロー
ティングゲート１０の形成を行い、次に、実施の形態１
の図１４ないし図１５に沿って処理を行うことで、図２
８に示すように最表面に多結晶シリコン等の導電性膜１
９ａをＣＶＤ技術によって積層する。その後、図２９に
示すように、チャネル領域以外の誘電体膜１１が表出す
るまでエッチバックし、チャネル領域４上には、導電性
膜１９ａが埋設した状態に残され、コントロールゲート
１９が形成される。

【００４９】その後、金属、金属シリサイド、金属窒化
膜等の導電性膜を１０００ないし３０００Åの厚さに積
層し、この導電性膜上の配線２０を形成する領域に写真
製版によってレジストパターンを形成し、レジストパタ
ーンをエッチングマスクとして異方性エッチングを行
い、配線２０をパターン形成し、その後、レジストパタ
ーンを除去することで図２６、２７に示すようなＥＥＰ
ＲＯＭメモリセルトランジスタを形成することが可能と
なる。

【００５０】実施の形態１ないし３においては、配線
（コントロールゲート１０）はゲート幅方向に延在する
ように配置していた例を示したが、この実施の形態４で
は、ゲート長方向に沿って配線２０を延在させて形成し
ている。このように配線２０を任意の方向に配置するこ
とによって配置の自由度が増し、設計の自由度が増加す
る。

【００５１】また、図３０に示すように、配線を実施の
形態１ないし３と同様に、ゲート幅方向に延在させても
良いことは言うまでもない。コントロールゲート１９と
配線２０とは、個別に最適材料を選択でき、構造設計の
自由度を増すことができる。、また、コントロールゲー
ト１９と配線２０とは各々別の行程で形成しているが、
互いに直接的に接し、その間に層間絶縁膜の層を有しな
い構造であり、垂直方向の段差が増すことはない。さら
に、本実施の形態では、コントロールゲート１９を構成
する物質とは異なる低抵抗な物質である金属、金属シリ
サイド、金属窒化膜で形成でき、高速化を図ることがで
きる。

【００５２】実施の形態５．実施の形態１ないし４にお
いては、フローティングゲート１０及びコントロールゲ
ート１２及び１９の形状は、全て同じ形状であり、フロ
ーティングゲート１０の断面構造がＵ字状であり、コン
トロールゲート１２及び１９の形状はコントロールゲー
ト１２のＵ字状（凹部）部分に一部埋め込まれ、一部が
半導体基板１の一主面とほぼ並行に、水平方向に広がっ
た状態に形成されていた。しかし、この実施の形態５に
示すＥＥＰＲＯＭメモリセルトランジスタにおいては、
コントロールゲートとフローティングゲートの対向面積
をさらに増大させた構造をとっている。

【００５３】この実施の形態５によるメモリセルトラン
ジスタの断面図を図３１に示す。この図３１において、
符号２１はコントロールゲートを示しており、２２は層
間絶縁膜、２３は層間絶縁膜２２及びシリコン酸化膜８
を選択的にエッチングすることで形成される開口部、そ
の他、既に説明した実施の形態１ないし４と同一符号は
同一、若しくは相当部分を示している。このＥＥＰＲＯ
Ｍメモリセルトランジスタにおいては、コントロールゲ
ート２１はフローティングゲート１０よりも半導体基板
１の一主面の水平方向に大きな面積を占めており、さら
に、フローティングゲート１０の凹部内壁のみでなく、
凹部の一部の外壁にも誘電体膜１１を介して対向電極と
して形成されており、フローティングゲート１０とコン
トロールゲート２１の対向面積を増大させている。

【００５４】次に、図３１に示したＥＥＰＲＯＭメモリ
セルトランジスタの製造方法について説明する。まず図
３２に示すように、実施の形態２の図２１に示す構造
を、マスク材１７ａとしてリンドープのシリコン酸化膜
を用いて形成した後、マスク材１７ａを残した状態でシ
リコン酸化等の層間絶縁膜２２を２０００Åの厚さにＣ
ＶＤ技術を用いて積層する。

【００５５】次に、図３３に示すように、コントロール
ゲート形成領域及び配線形成領域の形状のエッチングマ
スクパターンを写真製版により層間絶縁膜２２上にパタ
ーニングし、このマスクを用いて、多結晶シリコンに対
してシリコン酸化膜のエッチング選択比が高い条件で異
方性エッチングを行い、開口部２３を形成する。この開
口部２３は層間絶縁膜２２の表面から、層間絶縁膜２２
の膜厚に加え、さらに、２０００Åのオーバーエッチン
グを行って、シリコン酸化膜８、マスク材１７ａが一部
除去され、フローティングゲート１０の筒状部が一部突
き出た状態とする。

【００５６】図３３に示した断面図に対応する平面図を
図３４に示す。開口部２３は、コントロールゲート形成
領域と配線形成領域を兼ねた領域であり、フローティン
グゲート１０よりも水平方向に大きく広がった状態に開
口されて形成されている。

【００５７】開口部２３を形成した後、フローティング
ゲート１０の凹部内のリンドープのシリコン酸化膜から
なるマスク材１７ａをＨＦ雰囲気中に晒し、選択的に除
去する。その後、ＣＶＤ技術を用いて、２００Åの厚さ
のシリコン酸化膜若しくはシリコン窒化膜からなる誘電
体膜１１を全面に積層する。

【００５８】次に、導電性膜、例えば多結晶シリコン膜
をＣＶＤ技術を用いて積層し、研磨若しくはエッチバッ
ク法により、積層した導電性膜をエッチングし、開口部
２３内部にのみ導電物質を残し、コントロールゲート２
１を形成する。このように形成されたコントロールゲー
ト２１は、フローティングゲート１０の内壁だけでな
く、図３３の工程でエッチバックした際に露出するフロ
ーティングゲート１０の表面部分全面に誘電体膜１１を
介して形成され、対向面積を大きくでき、コンデンサ容
量を増大させることが可能である。

【００５９】また、この構造を採用した場合、層間絶縁
膜２２の表面とコントロールゲート２１の表面は、ほぼ
同一平面上に形成され、表面段差の問題を解消すること
が可能である。また、製造過程で形成するマスク材１７
ａは、シリコン窒化膜によって形成し、熱リン酸処理に
よって除去する方法を用いても最終的に同様の構造のＥ
ＥＰＲＯＭメモリセルトランジスタを形成することが可
能である。また、コントロールゲート２１は、多結晶シ
リコンと、金属又はシリサイド又は金属窒化膜との積層
構造であっても良い。

【００６０】さらに、図３４に示した構造ではコントロ
ールゲート２１に電位を給電する配線２０はゲート幅方
向に延在する方向に形成されているが、配線は他の方向
に延在させることも可能である。また、実施の形態４と
同様に、図３２の層間絶縁膜２２の形成行程を省き、図
３３で層間絶縁膜２２が無い状態でコントロールゲート
２１となる導電性膜のみを形成し、後工程で、コントロ
ールゲート２１を構成する導電物質とは別の物質を用い
て配線を形成することで、より性能の良い半導体装置を
形成することが可能となる。

【図面の簡単な説明】

【図１】 この発明に係る実施の形態１による半導体装
置の断面図である。

【図２】 この発明に係る実施の形態１を工程順に示す
断面図である。

【図３】 この発明に係る実施の形態１を工程順に示す
断面図である。

【図４】 この発明に係る実施の形態１を工程順に示す
平面図である。

【図５】 この発明に係る実施の形態１を工程順に示す
断面図である。

【図６】 この発明に係る実施の形態１を工程順に示す
断面図である。

【図７】 この発明に係る実施の形態１を工程順に示す
断面図である。

【図８】 この発明に係る実施の形態１を工程順に示す
断面図である。

【図９】 この発明に係る実施の形態１を工程順に示す
断面図である。

【図１０】 この発明に係る実施の形態１を工程順に示
す平面図である。

【図１１】 この発明に係る実施の形態１を工程順に示
す断面図である。

【図１２】 この発明に係る実施の形態１を工程順に示
す断面図である。

【図１３】 この発明に係る実施の形態１を工程順に示
す断面図である。

【図１４】 この発明に係る実施の形態１を工程順に示
す断面図である。

【図１５】 この発明に係る実施の形態１を工程順に示
す断面図である。

【図１６】 この発明に係る実施の形態１を工程順に示
す平面図である。

【図１７】 この発明に係る実施の形態２を工程順に示
す断面図である。

【図１８】 この発明に係る実施の形態２を工程順に示
す断面図である。

【図１９】 この発明に係る実施の形態２を工程順に示
す断面図である。

【図２０】 この発明に係る実施の形態２を工程順に示
す断面図である。

【図２１】 この発明に係る実施の形態２を工程順に示
す断面図である。

【図２２】 この発明に係る実施の形態２を工程順に示
す断面図である。

【図２３】 この発明に係る実施の形態３を工程順に示
す断面図である。

【図２４】 この発明に係る実施の形態３を工程順に示
す断面図である。

【図２５】 この発明に係る実施の形態３を工程順に示
す断面図である。

【図２６】 この発明に係る実施の形態４の半導体装置
を示す断面図である。

【図２７】 この発明に係る実施の形態４を工程順に示
す平面図である。

【図２８】 この発明に係る実施の形態４を工程順に示
す断面図である。

【図２９】 この発明に係る実施の形態４を工程順に示
す断面図である。

【図３０】 この発明に係る実施の形態４を工程順に示
す断面図である。

【図３１】 この発明に係る実施の形態５の半導体装置
を示す断面図である。

【図３２】 この発明に係る実施の形態５を工程順に示
す断面図である。

【図３３】 この発明に係る実施の形態５を工程順に示
す断面図である。

【図３４】 この発明に係る実施の形態５を工程順に示
す平面図である。

【図３５】 従来の技術による半導体装置の断面図であ
る。

【符号の説明】

１．半導体基板 ２．素子
分離絶縁膜 ３、２３．開口部 ４．チャ
ネル領域 ５．ソース／ドレイン領域 ５ａ．不
純物拡散層 ６．不純物注入層 ７．不純
物層 ８、１４，１４ａ、１６．シリコン酸化膜 ９．ゲー
ト絶縁膜 １０．フローティングゲート １１．誘
電体膜 １０ａ、１２ａ、１９ａ．多結晶シリコン膜
１２ｂ．電極領域 １２、１９、２１．コントロールゲート １３、１
５．シリコン窒化膜 １７、１７ａ．マスク材 １８．チ
ャネル拡散層 ２０．配線 ２２．層
間絶縁膜

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板の一主面上に形成され、半導
   体基板の一主面に対し略垂直な断面の開口部を有する素
   子分離絶縁膜、上記開口部底面となる上記半導体基板の
   表面に形成されたチャネル領域及びソース／ドレイン領
   域、上記チャネル領域上に形成されたゲート絶縁膜、上
   記開口部内のソース／ドレイン領域上に積層され、チャ
   ネル領域との境界上に略垂直な断面を有する絶縁膜、上
   記ゲート絶縁膜の上面及び絶縁膜の断面及び素子分離絶
   縁膜の開口部の断面に接して形成され、断面構造が凹状
   である第一の導電層、上記第一の導電層を覆って形成さ
   れた誘電体膜、上記第一の導電層の凹状部内に上記誘電
   体膜を介して埋め込まれた第二の導電層を含むことを特
   徴とする半導体装置。
2. 【請求項２】 第二の導電層は、第一の導電層の凹状部
   内に誘電体膜を介して埋め込まれ、誘電体膜を介して第
   一の導電層上に積層され、上面が平坦であることを特徴
   とする請求項１記載の半導体装置。
3. 【請求項３】 第二の導電層に接し、素子分離絶縁膜上
   に配置された配線を含むことを特徴とする請求項１記載
   の半導体装置。
4. 【請求項４】 第一の導電層は、ゲート絶縁膜に接する
   底面と、上記底面の外周上に伸びる筒状体からなること
   を特徴とする請求項１記載の半導体装置。
5. 【請求項５】 半導体基板の一主面上に形成され、半導
   体基板の一主面に対し略垂直な断面の開口部を有する素
   子分離絶縁膜、上記開口部底面となる上記半導体基板の
   表面に形成されたチャネル領域及びソース／ドレイン領
   域、上記チャネル領域上に形成されたゲート絶縁膜、上
   記開口部内のソース／ドレイン領域上に積層された絶縁
   膜、上記ゲート絶縁膜上に積層された導電性膜からなる
   底面と上記底面の外周上に伸びる筒状体からなり、断面
   構造が凹状である第一の導電層、上記第一の導電層の凹
   状内壁及び凹状上部外壁に付着して形成された誘電体
   膜、上記誘電体膜を介して第一の導電層の表面に対向す
   る第二の導電層を含むことを特徴とする半導体装置。
6. 【請求項６】 半導体基板上にメモリセル形成領域とな
   る略垂直断面を持つ開口部を有する素子分離絶縁膜を形
   成する工程、上記半導体基板の開口部内にチャネル領域
   を介してソース／ドレイン領域を形成する工程、上記チ
   ャネル領域上にゲート絶縁膜を積層する工程、上記ゲー
   ト絶縁膜上に導電性膜からなる底面と、上記底面の外周
   上に伸び、自己整合的に素子分離絶縁膜の略垂直断面に
   部分的に接して、導電性膜からなる筒状体を構成する第
   一の導電層を形成する工程、上記第一の導電層に付着し
   て誘電体膜を積層する工程、上記誘電体膜を介して少な
   くとも第一の導電膜の筒状体の内壁及び底面に付着し
   て、上面が平坦である第二の導電層を形成する工程を含
   むことを特徴とする半導体装置の製造方法。
7. 【請求項７】 半導体基板上にメモリセル形成領域とな
   る略垂直断面を持つ開口部を有する素子分離絶縁膜を形
   成する工程、上記半導体基板の開口部内にチャネル領域
   を介してソース／ドレイン領域を形成する工程、上記ソ
   ース／ドレイン領域上に絶縁物質を埋設する工程、上記
   チャネル領域上にゲート絶縁膜を積層する工程、上記ゲ
   ート絶縁膜上に導電性膜からなる底面と、上記底面の外
   周上に伸び、自己整合的に素子分離絶縁膜の略垂直断面
   に部分的に接して、導電性膜からなる筒状体を構成する
   第一の導電層を形成する工程、上記絶縁物質を選択的に
   エッチング除去し、少なくとも第一の導電層の筒状体の
   外壁上部を露出させる工程、上記第一の導電層に付着し
   て誘電体膜を積層する工程、上記誘電体膜を介して少な
   くとも第一の導電膜の筒状体の内壁及び底面と外壁上部
   に付着する第二の導電層を形成する工程を含むことを特
   徴とする半導体装置の製造方法。