JP2008147461A - 半導体基板の評価方法および半導体基板評価用素子 - Google Patents

Abstract

【課題】ＭＯＳＦＥＴ構造を用いた評価方法で、評価完了までに長時間を要することなく、従来のような金属配線同士を絶縁する分離酸化膜や金属配線のための設備及び技術を用いることなく簡便に半導体基板を評価できる方法を提供する。
【解決手段】半導体基板の評価方法であって、少なくとも、半導体基板の表面に分離酸化膜を形成して窓開けを行い、ゲート酸化膜を形成し、分離酸化膜の窓部のゲート酸化膜上に、ゲート電極とその両側にそれぞれ２本ずつの絶縁破壊用電極を形成し、各々の電極間に位置する評価する半導体内に、評価する半導体の導電型とは異なる導電型のドーパントを拡散し、ゲート電極の両側において、それぞれ、絶縁破壊用電極間に電界を印加してゲート酸化膜の一部を絶縁破壊し、ゲート電極の両側に隣接する絶縁破壊用電極をソース電極およびドレイン電極としてＭＯＳＦＥＴ測定を行い、半導体基板を評価する半導体基板の評価方法。
【選択図】図１

Description

本発明は、半導体基板を評価するための基板評価用素子を作製して評価する方法および半導体基板評価用素子に関するものであり、詳しくは、半導体基板の電気特性を評価する方法および評価用素子に関するものである。

半導体基板として、例えば集積回路として汎用的に使用されているものにシリコン基板があるが、システムの高速化・高集積化や携帯端末の発展に伴い、デバイスには高速かつ低消費電力のものがより一層求められている。また基板の大口径化がすすんでいる。近年では、このような基板上に各種素子が形成されている。

一方、このようなデバイスが作製される半導体基板の品質を評価することができる評価方法も求められており、一例として、上述のような各種デバイスの基本構造を単純化し、半導体基板の評価に応用したもので、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタのＧＯＩ（Ｇａｔｅ Ｏｘｉｄｅ Ｉｎｔｅｇｒｉｔｙ）特性評価がある。

この評価方法は、図４に示す平面図および断面図のように、まず、例えばシリコン基板等の被評価基板１０２の表面を酸化してゲート酸化膜１０３を形成し、このゲート酸化膜１０３上に金属電極１０４（またはポリシリコン電極）を形成し、ＭＯＳ構造を有するＭＯＳキャパシタを評価用素子１０１として作製する。こうして作製したＭＯＳキャパシタに対して、シリコン基板１０２が蓄積側になるように電圧を金属電極１０４に印加する。例えばシリコン基板１０２の導電型がＰ型の場合は、負電圧を印加することでシリコン基板１０２が蓄積側となる。このように電圧を印加してゲート酸化膜１０３の絶縁破壊挙動を測定することによりシリコン基板１０２の特性を評価する方法である。
シリコン基板１０２にＣＯＰ（Ｃｒｙｓｔａｌ Ｏｒｉｇｉｎａｔｅｄ Ｐａｒｔｉｃｌｅｓ）のような欠陥ないしは不純物等が存在しなければ、絶縁破壊は酸化膜１０３そのものがもつ真性破壊挙動となるが、欠陥が存在する場合は、その欠陥の存在により本来の絶縁膜としての絶縁性が劣化する。

また、上記のような単純なＭＯＳ構造を利用した評価方法の他、さらに高精度で有効な品質評価方法として、実際のデバイスにより近いＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）構造を利用した半導体基板の評価方法が挙げられる。図５に一般的なＭＯＳＦＥＴ構造の一例を示す（特許文献１参照）。

この評価方法では、図５に示すように、例えばシリコン基板２０２の表面にゲート酸化膜２０３および金属電極２０６の他に、基板表側で電気的コンタクトを可能にするための金属配線２０９およびこれらの金属配線同士を絶縁する分離酸化膜２１０を形成して、ＭＯＳキャパシタを評価用素子２０１として作製している。また、これに隣接する金属配線２０９下にはコンタクト抵抗を下げるため不純物を拡散させている（拡散部２０８）。
そして、金属電極２０６をゲート電極とし、金属配線２０９をソースおよびドレインに接続し、ＭＯＳＦＥＴ測定を行い、シリコン基板２０２を評価することができる。

しかしながら、図５に示すようなＭＯＳＦＥＴ構造は複雑な構造をしており、評価するためのＭＯＳキャパシタ作製には複雑で長時間を要する工程が必要であり、評価完了までには時間がかかる。また、設備的にも、図４のような評価用素子１０１の作製に必要な装置以外に、基板表面の金属配線同士を絶縁するための分離酸化膜２１０を形成するための設備（ＣＶＤ装置等）や金属（主にＡｌ）配線２０９のための技術および設備が必要になってしまう。

特開２００２−３５９３６２号公報

本発明は、上記問題点を鑑みてなされたものであり、ＭＯＳＦＥＴ構造を用いた評価方法で、評価完了までに長時間を要することなく、従来のような金属配線同士を絶縁する分離酸化膜や金属配線のための設備及び技術を用いることなく簡便に半導体基板を評価できる方法を提供することを目的とする。

上記課題を解決するため、本発明は、半導体基板の評価方法であって、少なくとも、半導体基板の表面に分離酸化膜を形成し、該分離酸化膜の一部を除去して窓開けを行った後、ゲート酸化膜を形成し、前記分離酸化膜の窓開けした窓部のゲート酸化膜上に、ゲート電極と該ゲート電極の両側にそれぞれ２本ずつの絶縁破壊用電極を形成し、各々の前記電極間に位置する評価する半導体内に、該評価する半導体の導電型とは異なる導電型のドーパントを拡散した後、前記ゲート電極の両側において、それぞれ、前記絶縁破壊用電極間に電界を印加して前記ゲート酸化膜の一部を絶縁破壊し、その後、前記ゲート電極の両側に隣接する絶縁破壊用電極をソース電極およびドレイン電極としてＭＯＳＦＥＴ測定を行い、半導体基板を評価することを特徴とする半導体基板の評価方法を提供する（請求項１）。

このように、本発明の評価方法では、素子絶縁のための窓開けされた分離酸化膜、ゲート酸化膜を順次形成し、さらに分離酸化膜の窓部のゲート酸化膜上にゲート電極および絶縁破壊用電極を作製し、これらの電極間の評価する半導体内にドーパント拡散部を形成した後、ゲート電極の両側において、それぞれ絶縁破壊用電極を用いてゲート酸化膜の一部を絶縁破壊し、ゲート電極の両側に隣接する絶縁破壊用電極をソース電極およびドレイン電極としてＭＯＳＦＥＴ測定をして評価を行う。
すなわち、素子の作製時に従来行われていた金属配線同士の絶縁性を得るための層間絶縁膜やアルミ等の金属配線を形成するための工程及び装置、並びにパターン化に必要な工程が短縮でき、そのための設備導入や維持のための投資が不要となり、また、評価工程を短縮できるので、低価格で迅速な評価を行うことが可能である。
しかも、各々の電極間に位置する評価する半導体内に、該評価する半導体の導電型とは異なる導電型のドーパントを拡散する工程を含んでいるので、半導体の抵抗率や厚さにかかわらず、電極と電極の間の接続抵抗を下げることができ、精度の高い評価を行うことができる。

このとき、前記ゲート電極および絶縁破壊用電極をポリシリコンからなるものとするのが好ましい（請求項２）。
このように、前記ゲート電極および絶縁破壊用電極をポリシリコンからなるものとすれば、加工が容易であり、電極を形成し易い。

そして、前記評価する半導体をシリコンとするのが好ましい（請求項３）。
このように、半導体素子の形成に汎用的に用いられている素材であるシリコンからなる半導体を評価できるので、この評価結果を種々の半導体素子の調査、保証等に幅広く有効に活用することができる。

また、本発明は、半導体基板評価用素子であって、少なくとも、評価する半導体と、前記半導体上に形成されたゲート酸化膜と、該ゲート酸化膜を囲んで窓開けされた分離酸化膜と、該分離酸化膜の窓開けされた窓部の前記ゲート酸化膜上に形成されたゲート電極および該ゲート電極の両側にそれぞれ２本ずつの絶縁破壊用電極とを具備し、各々の前記電極間に位置する前記評価する半導体内に、該評価する半導体の導電型とは異なる導電型のドーパントが拡散された拡散部が形成されたものであることを特徴とする半導体基板評価用素子を提供する（請求項４）。

このような半導体基板評価用素子であれば、従来行なわれていた層間絶縁膜やアルミ等の金属配線を形成するための工程及び装置、並びにパターン化に必要な工程を短縮して作製できたものであるので、そのための設備導入や維持のための投資が不要であり、また、評価工程を短縮して作製できたものであるため、低価格で迅速な評価を行なうことが可能な半導体基板評価用素子となる。
また、各々の電極間に位置する評価する半導体内に、該評価する半導体の導電型とは異なる導電型のドーパントが拡散された拡散部が形成されており、評価する半導体の抵抗率や厚さにかかわらず、電極と電極の間の接続抵抗が低いので、精度の高い評価を行うことができる半導体基板評価用素子となる。

このとき、前記ゲート電極および絶縁破壊用電極がポリシリコンからなるものであるのが好ましい（請求項５）。
このように、前記ゲート電極および絶縁破壊用電極がポリシリコンからなるものであれば、加工が容易であり、形成し易い電極となる。

また、前記評価する半導体がシリコンからなるものであるのが好ましい（請求項６）。
このように、評価する半導体が、半導体素子の形成に汎用的に用いられている素材であるシリコンからなるものであれば、この評価用素子の評価結果を種々の半導体素子の調査、保証等に幅広く有効に活用することができる。

本発明によって、従来では必要とされた金属配線同士を絶縁するための分離酸化膜形成に要するＣＶＤ装置等の設備や、金属配線のためのスパッタ及びエッチングシステム等の設備および技術を用いずに、簡単なＭＯＳ構造でヘテロ構造をもつ半導体基板のＧＯＩ評価を行うことが可能になり、かつ評価に要する時間およびコストを改善することができる。

以下では、本発明の実施の形態について図面を参照しながら説明するが、本発明はこれに限定されるものではない。
図１に、本発明の半導体基板評価用素子の一例を示す。ここでは、評価する半導体基板がシリコン基板である例について述べるが、本発明はシリコン基板に限定されない。なお、評価する半導体がシリコンからなるものであれば、シリコンは半導体素子製造用に汎用的に用いられている素材であるため、このような評価用素子の評価結果は種々の半導体素子の製品品質の調査、保証等に有効に役立てることが可能である。

この半導体基板評価用素子１は、図１に示すように、評価する半導体（すなわち、ここではシリコン基板２）と、このシリコン基板２上に形成されたゲート酸化膜３と、該ゲート酸化膜３を囲んで窓開けされた素子間の絶縁のための分離酸化膜４と、該分離酸化膜４の窓開けされた窓部５の前記ゲート酸化膜３上に形成されたゲート電極６および該ゲート電極６の両側にそれぞれ２本ずつの絶縁破壊用電極７（７ａ、７ｂ、７ｃ、７ｄ）を具備している。

そして、上記のゲート電極６、絶縁破壊用電極７の各電極間に位置するシリコン基板２内には、このシリコン基板２の導電型（例えばＰ型）とは異なる導電型（この場合、Ｎ型）のドーパントが拡散された拡散部８が形成されている。

なお、上記絶縁破壊用電極７とは、ＭＯＳＦＥＴ測定を行い半導体基板の評価を行う前に、ゲート酸化膜３の一部を絶縁破壊するための電界を印加するために用いる電極である。
また、絶縁破壊用電極７は、図１のようにゲート電極６の両側に２本ずつのみに限定されず、片側あたり例えば３本以上形成されていても良いし、ゲート電極６も２本以上形成されていても良い。少なくとも、ゲート電極１本と、その両側に絶縁破壊用電極が２本ずつ形成されていれば良い。
そして、ゲート電極６および絶縁破壊用電極７は、導電膜からなるものであれば特に限定されないが、例えばポリシリコンからなるものであれば、加工が容易なものとなり、形成しやすい電極となる。

また、上記の各電極間に位置するシリコン基板２内には、このシリコン基板２の導電型とは異なる導電型のドーパントが拡散された拡散部８が形成されているので、各電極間の接続抵抗も十分小さく、精度の高い評価を行うことができる評価用素子となる。なお、このような拡散部８においては、抵抗値が例えば１ｋΩ以下であれば、上記のように高精度の評価を実施するのに十分であると言える。より低ければさらに好ましいが、あまり低くするとドーパントのドープ量が多くなりすぎて評価用素子そのものの特性に影響を与える可能性があるので、例えば１００Ω程度を下限とするのが好ましい。

さらに、ゲート酸化膜３や分離酸化膜４の厚さ等は特に限定されず、例えばゲート酸化膜３は２５ｎｍ以下、分離酸化膜４は３００ｎｍ以上の厚さとすることができる。これらの厚さは、後述するように、ドーパントの拡散あるいは拡散の防止等を考慮し、条件に合わせて適宜決定することができる。

次に、上記のような半導体基板評価用素子１を作製して半導体基板を評価する方法について説明する。
図２に本発明の半導体基板の評価方法の工程の一例を示す。
まず、前工程として評価する半導体基板を準備する。前述したように、特にこの半導体基板は限定されないが、例えば評価する半導体がシリコンからなる半導体基板（シリコン基板２）とすることができ、評価結果を種々の半導体素子の製品品質の調査、保証等に有効活用することができる。

次に、図２（Ａ）に示すように、上記のシリコン基板２を例えば熱酸化等の通常用いられる方法で酸化処理して、シリコン基板２の表面に分離酸化膜４を形成する。この分離酸化膜４の形成により、評価用素子１を電気的に分離することができ、評価を精度良く行うことができる。
なお、後の工程で、ドーパントの拡散処理を行うが、この拡散処理時にドーパントが上記分離酸化膜４を突き抜けない程度の厚さに分離酸化膜４を形成するのが好ましい。例えば、３００ｎｍ以上の厚さとすると良い。拡散処理時の熱処理等の条件を考慮し、その都度厚さを決定することができる。

この後、図２（Ｂ）に示すように、上記分離酸化膜４の一部を除去して窓開けを行う。この窓開け方法は特に限定されないが、例えばフォトリソグラフィにより、レジストに分離酸化膜４の窓開け用のパターンを形成し、これをマスクとしてエッチングによって窓部５の部分の分離酸化膜を除去する。エッチングは、例えばフッ酸を用いて行うことができるが、特にエッチング終点ではエッチングレートを制御し、下地のシリコン表面を荒らさないようにすると良い。このようにすれば、後にこの部分がゲートになるため、ゲート散乱など、ＭＯＳ作製工程を起因とする特性劣化を効果的に防ぐことができ、より正確に基板を評価することができる。
もちろん、シリコン表面が面荒れを引き起こした時、面荒れした表層部をエッチング等で平滑にすることも可能である。ただし、この場合は、評価する基板本来の表面からより深い領域を評価することになる。これらのことを考慮し、各条件に合わせて適切に窓開けを行えば良い。

次に、図２（Ｃ）に示すように、熱酸化等により、ゲート酸化膜３を形成する。このゲート酸化膜３の厚さは限定されず、例えば２５ｎｍ以下とすることができる。この程度の厚さであれば、後のドーパントの拡散処理の時に、シリコン基板２内に効率良くドーパントを拡散することが可能である。ゲート酸化膜３の厚さはその都度適切に決定することができる。

この後、図２（Ｄ）に示すように、窓部５の位置のゲート酸化膜３上にゲート電極６および絶縁破壊用電極７（７ａ、７ｂ、７ｃ、７ｄ）を形成する。例えば、導電膜をＣＶＤ法等により積層し、フォトリソグラフィ技術とエッチングとにより各電極を形成することができる。このとき、少なくとも、ゲート電極６と、その両側にそれぞれ２本ずつ絶縁破壊用電極７を形成する。なお、これらの電極は特に限定されず、例えばポリシリコンからなるものとすることができる。このようにポリシリコンを用いれば、加工しやすいために容易に所望の形状に電極を形成することができる。また、このポリシリコンを用いて電極を形成する場合、ポリシリコンの堆積時に、同時にリンもドープするＤｏｐｅｄ Ｐｏｌｙ−Ｓｉ法を用いることができ、抵抗を下げることができる。
当然上記電極を他の金属からなるものとすることも可能である。

次に、図２（Ｅ）に示すように、シリコン基板２内の各電極間に拡散部８を形成する。シリコン基板２の導電型とは異なる導電型のドーパントを、上記ポリシリコンからなる各電極６、７をマスクとしてシリコン基板２内にドープする。例えばリンガラス（ＰＯＣｌ_３）を基板表面に積層し、窒素ガス雰囲気下でアニールして拡散する熱拡散法で行えば、イオン注入等を用いることもなく安価で生産性も高く拡散処理することができる。前述したように、前の工程で形成したゲート酸化膜３の厚さが２５ｎｍ程度の比較的薄いものであれば、その上にリンガラスを堆積しても十分にシリコン基板２内にドーパントを拡散することができる。当然、これに限定されず、適宜拡散方法を決定することができる。
なお、この拡散部８の抵抗値が１ｋΩ以下になるようにドーパント量を調整して拡散すれば、各電極間の接続抵抗も十分に小さくすることができ、高精度の評価を行うことができて好ましい。
そして、拡散後、ゲート電極６周辺のゲート酸化膜３等をエッチング除去してしまわないようにして、積層したリンガラスをフッ酸により除去する。

そして、図２（Ｆ）に示すように、ゲート電極６の両側において、絶縁破壊用電極７間（この場合、電極７ａと電極７ｂ間、電極７ｃと電極７ｄ間：図１のＸ参照）に電界を印加してゲート酸化膜３の一部を絶縁破壊して電気的コンタクトをとる。この電界の印加はゲート酸化膜３の一部が絶縁破壊できれば特に限定されず、一定の電圧又は電流をゲート酸化膜３の一部が破壊するまで印加する方法を用いればよい。このコンタクト抵抗は十分下げる必要があり、できるだけ高い電気ストレスを印加した方がより好ましい。そして、このそれぞれ２つの電極間の抵抗が１ｋΩ以下となるように電気ストレスを印加することが好ましい。このように抵抗を１ｋΩ以下とすることで測定へ与える影響を低減できる。

このように、ゲート電極６の両側でゲート酸化膜３の一部を絶縁破壊した後、図２（Ｇ）に示すように、ゲート電極６の両側に隣接する絶縁破壊用電極（この場合、電極７ｂ、電極７ｃ）をソース電極およびドレイン電極とし、ＭＯＳＦＥＴ測定を行ってシリコン基板２の電気特性の評価を行うことができる（図１のＹ参照）。このＭＯＳＦＥＴ測定の方法自体は従来と同様にして行うことができる。

以上のように、本発明では、評価用素子の基本的な作製工程は、図４に示すようなバルクシリコンウエーハのＧＯＩ評価の場合の単純なＭＯＳ構造を作製するときと比較して、ゲート電極６（また、絶縁破壊用電極７）の形成前に分離酸化膜４の熱酸化と窓開け、そして後に拡散部８の形成工程が存在する程度である。その一方で、本発明による評価は、より実デバイスに近い構造の評価用素子を作製して行うものであり、評価結果をさらに精度の高いものとすることができる。

さらに、本発明の半導体基板の評価方法および半導体基板評価用素子によって、図５に示すような、複雑で作製に時間のかかるＭＯＳＦＥＴ構造の評価用素子を作製して行われていた従来の評価方法に比べて、層間絶縁膜やアルミ等の金属配線を形成するための工程及び装置、並びにパターン化に必要な工程を不用にできるので、そのための設備導入や維持のためのコストが不用であり、また、評価工程が短縮されるので、低コストで迅速な評価を行うことができる。

以下に本発明の実施例を挙げて、本発明を詳細に説明するが、これらは本発明を限定するものではない。
（実施例）
試料としてＰ型で直径２００ｍｍのシリコンウエーハを用いた。なお、このときのＰ型のドーパントはボロンとした。このようなシリコンウエーハに、図１に示すような本発明の評価用素子を形成する。
まず、９００℃のＷｅｔ酸素雰囲気中で熱酸化処理を施し、３００ｎｍの分離酸化膜をウエーハ表面に形成した。その後、フォトリソグラフィ及びフッ酸によるエッチングを行ない、上記分離酸化膜に５×１０μｍ角の窓開けを行った。

このときのフッ酸によるエッチングは、分離酸化膜厚残りが２８０ｎｍまでは、バッファードＨＦにてエッチングを行い（エッチングレート：５０ｎｍ／ｍｉｎ以上）、残りは、２．５％ＨＦにてエッチングを行った。上記の残りの部分では、エッチングレートは０．３ｎｍ／ｓｅｃであり、このようにエッチングレートを制御することによって、下地のシリコン表面の面荒れを充分抑制することができた。

次に、９００℃の乾燥酸素雰囲気中で熱酸化を行い、８ｎｍのゲート酸化膜を形成した。
そして、これにＣＶＤ法によってリンをドープしたポリシリコンを堆積し、ポリシリコン膜を作製した。この際のポリシリコン膜の厚さはおよそ３００ｎｍ、リンドープ量は、シート抵抗にして２５ｏｈｍ／ｓｑ．程度の十分抵抗値が低いものとなるようにした。

この後、フォトリソグラフィおよびエッチングを行い、ゲート電極およびその両側に２本ずつの絶縁破壊用電極を形成してＭＯＳキャパシタをウエーハ面内に作製した。このフォトリソグラフィ後のポリシリコン膜のエッチングには、フッ硝酸を用いたウェット工程にて処理した。最後にウエーハ裏面についているＳｉＯ_２除去のために、表面にレジストを塗布し、希ＨＦによるウェットエッチングにて裏面処理を行った。

次に、リンガラスを７５０℃で３０ｍｉｎの条件で堆積し、その後引き続きＮ_２雰囲気中で１０００℃で１時間のアニールを行い、各電極をマスクとして、シリコンウエーハ内の各電極間に位置する部分にドーパント拡散を実施した。
このようにドーパントの拡散を行った後、２．５％ＨＦにて堆積したリンガラスを除去した。なお、このときのエッチングレートは０．３ｎｍ／ｓｅｃであり、元からある電極周辺のゲート酸化膜は残すようにモニタウエーハを用いて注意深く行った。

以上のようにして作製された本発明の評価用素子に対し、まず、ゲート電極の両側において、それぞれ、絶縁破壊用電極間（電極７ａと７ｂ間、電極７ｃと７ｄ間）に電界を印加してゲート酸化膜の一部を絶縁破壊した。
前述したように、ゲート酸化膜が破壊できさえすれば良く、一定電圧ないし、電流を酸化膜が破壊するまで印加する方法を用いれば良い。今回は、一定電流を印加する方法を行ってゲート酸化膜を破壊した。ストレス電流としてＩ＝５０ｍＡを３ｓｅｃ印加した。このときの抵抗は４００Ωであった。

なお、この電気的コンタクトのためのゲート酸化膜破壊工程および、後述するＭＯＳＦＥＴ測定の工程には、フルオートプローバに接続したテスタを用いた（ケースレー社製４２００）。プローバおよび配線はノイズ対策を施したものを使用した。

上記のように絶縁破壊を行った後、ゲート電極６の両側に隣接する絶縁破壊用電極７ｂをソース電極、７ｃをドレイン電極としてＭＯＳＦＥＴ特性評価を実施した。このときの測定条件は、ドレイン電圧を０から１０Ｖまで０．５Ｖステップで変化させ、ドレイン電流をゲート電圧を０．２５Ｖステップで１．７５Ｖまで変化させつつ測定した。

このとき得られたＩ−Ｖカーブを図３に示す。なお、図３中のＺの曲線は、計算で求めた、ドレイン電流の飽和電流値曲線である。
図３に示すように、あるゲート電圧Ｖｇに対し、ドレイン電流Ｉｄは、はじめはドレイン電圧Ｖｄとともに直線的に増加し（直線領域）、それから徐々に直線からずれて飽和値に近づく（飽和領域）という一般的なＭＯＳＦＥＴ特性と同様のパターンが得られていることが分かる（図３中、Ｖｇ＝０（Ｖ）のとき■、Ｖｇ＝０．２５（Ｖ）のとき▲、Ｖｇ＝０．５０（Ｖ）のとき×、Ｖｇ＝０．７５（Ｖ）のとき＊、Ｖｇ＝１．００（Ｖ）のとき●、Ｖｇ＝１．２５（Ｖ）のとき｜、Ｖｇ＝１．５０（Ｖ）のとき−）。しかも、ピンチオフ領域が、計算によるドレイン電流の飽和電流値曲線Ｚと良く一致していることが分かる。ここで上記曲線Ｚについて説明すると、上記直線領域と飽和領域の境界部（ピンチオフ領域）を計算により求めたものであり、下記式（１）で表される。

（式中、Ｗはチャネル幅、μ_ｎはキャリア移動度、Ｃ_ｏは単位面積当りのゲート容量、Ｌはチャネル長、Ｖｇはゲート電圧、Ｖ_Ｔはしきい値電圧を示す。）

このように、上記実施例で得られるＩ−Ｖ特性は、そのピンチオフ領域をドレイン電流の飽和電流値曲線Ｚと比較して分かるように、Ｚの計算値と良い一致を示しており、すなわち本発明の半導体基板の評価方法および半導体基板評価用素子を用いた評価結果が高い精度を有していることが判る。
また、本発明における評価では、金属配線や層間絶縁膜を作製する必要もなく、評価用素子の作製も従来に比べて簡単に短時間で済ますことができ、コストや手間、さらには時間を必要以上にかけずに効率良くサンプルを評価することができた。

本発明の半導体基板評価用素子の一例を示す概略図である。 本発明の半導体基板の評価方法の工程の一例を示すフロー図である。 実施例のＭＯＳＦＥＴ測定結果を示すグラフである。 バルクウエーハ評価用ＭＯＳキャパシタの一例を示す概略図である。 ＭＯＳＦＥＴ構造の一例を示す概略図である。

符号の説明

１…半導体基板評価用素子、 ２…シリコン基板、 ３…ゲート酸化膜、
４…分離酸化膜、 ５…窓部、 ６…ゲート電極、
７、７ａ、７ｂ、７ｃ、７ｄ…絶縁破壊用電極、 ８…拡散部。

Claims (6)

1. 半導体基板の評価方法であって、少なくとも、半導体基板の表面に分離酸化膜を形成し、該分離酸化膜の一部を除去して窓開けを行った後、ゲート酸化膜を形成し、前記分離酸化膜の窓開けした窓部のゲート酸化膜上に、ゲート電極と該ゲート電極の両側にそれぞれ２本ずつの絶縁破壊用電極を形成し、各々の前記電極間に位置する評価する半導体内に、該評価する半導体の導電型とは異なる導電型のドーパントを拡散した後、前記ゲート電極の両側において、それぞれ、前記絶縁破壊用電極間に電界を印加して前記ゲート酸化膜の一部を絶縁破壊し、その後、前記ゲート電極の両側に隣接する絶縁破壊用電極をソース電極およびドレイン電極としてＭＯＳＦＥＴ測定を行い、半導体基板を評価することを特徴とする半導体基板の評価方法。
2. 前記ゲート電極および絶縁破壊用電極をポリシリコンからなるものとすることを特徴とする請求項１に記載の半導体基板の評価方法。
3. 前記評価する半導体をシリコンとすることを特徴とする請求項１または請求項２に記載の半導体基板の評価方法。
4. 半導体基板評価用素子であって、少なくとも、評価する半導体と、前記半導体上に形成されたゲート酸化膜と、該ゲート酸化膜を囲んで窓開けされた分離酸化膜と、該分離酸化膜の窓開けされた窓部の前記ゲート酸化膜上に形成されたゲート電極および該ゲート電極の両側にそれぞれ２本ずつの絶縁破壊用電極とを具備し、各々の前記電極間に位置する前記評価する半導体内に、該評価する半導体の導電型とは異なる導電型のドーパントが拡散された拡散部が形成されたものであることを特徴とする半導体基板評価用素子。
5. 前記ゲート電極および絶縁破壊用電極がポリシリコンからなるものであることを特徴とする請求項４に記載の半導体基板評価用素子。
6. 前記評価する半導体がシリコンからなるものであることを特徴とする請求項４または請求項５に記載の半導体基板評価用素子。
   

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