JP4742573B2

JP4742573B2 - 半導体基板の評価方法及び半導体基板評価用素子

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Publication number: JP4742573B2
Application number: JP2004345434A
Authority: JP
Inventors: 剛大槻; 英樹佐藤
Original assignee: Shin Etsu Handotai Co Ltd
Current assignee: Shin Etsu Handotai Co Ltd
Priority date: 2004-11-30
Filing date: 2004-11-30
Publication date: 2011-08-10
Anticipated expiration: 2024-11-30
Also published as: JP2006156730A

Description

本発明は、絶縁層又は絶縁体上に半導体層が形成された半導体基板を評価するための基板評価用素子を作製して評価する方法及び半導体基板評価用素子に関するものであり、具体的には半導体層の電気特性評価方法及び評価用素子に関するものである。

システムの高速化・高集積化や携帯端末の発展に伴い、半導体デバイスには高速かつ低消費電力のものがより一層求められている。このような中で、絶縁層又は絶縁体上にシリコン層が形成されたＳＯＩ（ＳｉｌｉｃｏｎＯｎＩｎｓｕｌａｔｏｒ）構造を有するＳＯＩウェーハは、デバイスの高速化・低消費電力化に対応するものであり、しかもＳＯＩウェーハを用いれば、ＳＯＩ構造を有さないバルクウエーハ用デバイスプロセスの既設の設備や工程等をそれほど大きな変更をすることなくデバイスの作製を行なうことができることから、デバイスの高速化・低消費電力化が容易に可能になるものとして注目されている。

一方、ＳＯＩ構造を有さない通常のシリコン基板（バルクウェーハ）の品質評価法の一つとして、ＧＯＩ（ＧａｔｅＯｘｉｄｅＩｎｔｅｇｒｉｔｙ）法が広く一般的に用いられている。ＧＯＩ法とは、例えば図５に平面図と断面図とを示すように、評価対象となるシリコン基板２１の表面を酸化してゲート酸化膜２２を形成し、このゲート酸化膜２２上に金属電極部２３（またはポリシリコン電極部）を形成し、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有するＭＯＳキャパシタを評価用素子として作製する。こうして作製したＭＯＳキャパシタに対して、シリコン基板２１の裏面をグラウンドに接続し、シリコン基板２１が蓄積側になるようにプローブ２０により金属電極部２３に電圧を印加する。例えばシリコン基板２１の導電型がＰ型の場合は、負電圧を印加することでシリコン基板２１が蓄積側となる。このように電圧を印加してゲート酸化膜２２の絶縁破壊挙動を測定する。

このとき、シリコン基板にＣＯＰ（ＣｒｙｓｔａｌＯｒｉｇｉｎａｔｅｄＰａｒｔｉｃｌｅｓ）のような結晶欠陥ないしは不純物等が存在しなければ、ゲート酸化膜の絶縁破壊は酸化膜そのものが本来有する真性破壊特性を示す。しかし基板に結晶欠陥等が存在している場合は、本来の絶縁膜としての絶縁性は劣化するので、ゲート酸化膜の絶縁破壊特性を測定した際に酸化膜破壊電界強度が低下してしまう。従って、ゲート酸化膜２２の絶縁破壊特性を測定することによりシリコン基板２１の品質を評価できる。

一方、従来ＧＯＩ法によりＳＯＩウェーハを評価する場合には、例えば図６に示すように、ＳＯＩウェーハ２９は支持基板２８とシリコン層２６との間に絶縁体である埋め込み酸化膜（ＢＯＸ酸化膜）２７が存在しているために、ウェーハ裏面から電気的コンタクトを取ることができず、ウェーハ表面側に電気的コンタクトを取るためのグラウンドを別途形成しなければならない。このような問題を解決するために、図６に示すように、シリコン層２６の表面にゲート酸化膜２２’及び金属電極部２３’の他に、ウエーハ表面側で電気的コンタクトを可能にするための金属電極２４及びこれらの金属電極配線同士を絶縁する層間絶縁膜２５を形成して、ＭＯＳキャパシタを評価用素子として作製する方法が開示されている（例えば特許文献１及び非特許文献１参照）。

また、ＳＯＩウェーハにおいてシリコン層が薄くなると寄生抵抗が大きくなるので、電極部のパターン構造も寄生抵抗を低減するために矩形電極部を複数並べて構成した櫛形とすることが望ましいとされている（非特許文献１参照）。しかしこのようなパターン構造を用いると配線（電極）距離が長くなり、その分だけ電極の抵抗が増加する。このため絶縁破壊特性の測定の際にプローブにより印加する電圧が、プローブ直下からの距離が離れるに従って電圧降下を起こして電気ストレスが低下し、そのために測定精度が低下する問題がある。そこで、これを解決するために金属電極部上に導電性の良いＡｌからなる電極配線を形成することが櫛形電極部パターンを用いる場合には必須となっていた。

特開２００２−３５９３６２号公報ＩＥＥＥＴｒａｎｓ．ｏｎＥｌｅｃｔｒｏｎＤｅｖ．，Ｖｏｌ．４８，Ｎｏ．２，ｐ３０７（２００１）

本発明は、絶縁層又は絶縁体上に半導体層が形成された半導体基板の評価を行う際に、半導体基板の品質を簡便にかつ短時間で高精度に評価できる方法及び半導体基板評価用素子を提供することを目的とする。

上記目的を達成するため、本発明は、絶縁層又は絶縁体上に半導体層が形成された半導体基板を評価する方法であって、少なくとも、前記半導体層上にゲート酸化膜とポリシリコン膜とを順次形成し、該形成したゲート酸化膜とポリシリコン膜とをパターン化してゲート電極部を形成し、該ゲート電極部を含む前記半導体基板上に層間絶縁膜を形成した後、該層間絶縁膜の前記ゲート電極部及び前記半導体層上の部分のそれぞれに孔を形成し、該孔を介して前記ゲート電極部及び前記半導体層のそれぞれに接続するポリシリコンからなるゲート電極及びグラウンド電極を一括形成し、少なくとも該グラウンド電極側に複数のプローブを接触させて前記ゲート酸化膜の電気特性を測定することを特徴とする半導体基板の評価方法を提供する。

このように、半導体層上にゲート酸化膜とポリシリコン膜をパターン化したゲート電極部を形成し、ゲート電極部を含む半導体基板上に層間絶縁膜を形成した後、ゲート電極部及び半導体層のそれぞれに接続するポリシリコンからなるゲート電極及びグラウンド電極を一括形成し、少なくともグラウンド電極側に複数のプローブを接触させてゲート酸化膜の電気特性を測定することにより、Ａｌ電極配線を用いなくとも測定精度の高い評価ができるので、Ａｌ電極配線形成のためのＡｌ成膜装置やエッチング装置などが不要となる。従って低コストで評価ができ、また評価工程が単純になり、評価に要する時間が短縮できる。

この場合、前記半導体層の厚さが５μｍ以下の半導体基板を用いることができる。
このように半導体層の厚さが５μｍ以下の半導体基板を用いる場合は寄生抵抗を低減するために櫛形電極部パターンとすることが望ましいが、本発明ではこのような場合でもＡｌ電極配線を用いなくとも測定精度の高い評価ができる。なお、半導体層の厚さの下限値は特に限定されず、例えば４０ｎｍ程度またはそれ以下の厚さとできる。

また、前記半導体層がシリコンからなる半導体基板を評価することができる。
このように、半導体層がシリコンからなる半導体基板を評価することにより、デバイス作製に汎用的に利用されている素材を評価できるので、デバイスの性能品質を予備的に短時間に評価することができるという利点がある。

また、前記ゲート酸化膜の厚さを５ｎｍ以上５０ｎｍ以下とすることが好ましい。
このように、ゲート酸化膜の厚さを５ｎｍ以上５０ｎｍ以下とすれば、測定に対する結晶欠陥等の欠陥の検出感度を低下させることなく、適度な電圧を印加して高精度の評価をすることができる。また制御が容易な厚さであり、かつ短時間で形成できる厚さなので、迅速に評価ができる。

また、前記ゲート電極の面積を１ｍｍ^２以上２０ｍｍ^２以下とすることが好ましい。
このように、ゲート電極の面積を１ｍｍ^２以上２０ｍｍ^２以下とすれば、その面積内に存在する半導体層の欠陥数を、測定に適する数とでき、精度の高い測定をすることができる。

また、前記グラウンド電極側に接触させる複数のプローブの接触位置の間隔を１００μｍ以上５ｍｍ以下とすることが好ましい。
このように、複数のプローブの接触位置の間隔を１００μｍ以上５ｍｍ以下とすれば、測定に対するプローブ相互の寄生抵抗成分の影響が少なく、またプローブとポリシリコンの電極との接触抵抗や電極と半導体層との接触抵抗も問題とならず、測定精度を高くできる。

また、本発明は、半導体基板評価用素子であって、絶縁層又は絶縁体上に半導体層が形成された半導体基板と、前記半導体層上に順次形成されたゲート酸化膜とポリシリコン膜とからなるパターン化されたゲート電極部と、該ゲート電極部を含む前記半導体基板上に形成された層間絶縁膜と、該層間絶縁膜に形成した孔を介して前記ゲート電極部及び前記半導体層のそれぞれに接続するポリシリコンからなるゲート電極及び複数のプローブを接触させるグラウンド電極とを具備するものであることを特徴とする半導体基板評価用素子を提供する。

このように、半導体層上に形成された、ゲート酸化膜とポリシリコン膜とからなるパターン化されたゲート電極部と、ゲート電極部を含む半導体基板上に形成された層間絶縁膜と、層間絶縁膜に形成した孔を介してゲート電極部及び半導体層のそれぞれに接続するポリシリコンからなるゲート電極及びグラウンド電極とを具備するものであれば、Ａｌ電極配線を用いないので、Ａｌ電極配線形成のためのＡｌ成膜装置やエッチング装置などを用いることなく作製できる。従って低コストで作製でき、また作製工程が単純になり、これを用いてゲート酸化膜の電気特性を測定する際には評価に要する時間が短縮でき、尚且つ測定精度の高い評価を行うことが可能な評価素子となる。

この場合、前記半導体層は、厚さが５μｍ以下のものとできる。
このように半導体層が厚さ５μｍ以下のものである場合は寄生抵抗を低減するために櫛形電極部パターンとすることが望ましいが、本発明ではこのような場合でもＡｌ電極配線を用いなくとも測定精度の高い評価が可能な評価用素子となる。なお、半導体層の厚さの下限値は特に限定されず、例えば４０ｎｍ程度またはそれ以下の厚さとできる。

また、前記半導体層は、シリコンからなるものであることが好ましい。
このように、半導体層がシリコンからなる半導体基板評価用素子であれば、デバイス作製に汎用的に利用されている素材であるから、デバイスの性能品質を予備的に短時間に評価することが可能な評価用素子となる。

また、前記ゲート酸化膜は、厚さが５ｎｍ以上５０ｎｍ以下のものであることが好ましい。
このように、ゲート酸化膜が厚さ５ｎｍ以上５０ｎｍ以下のものであれば、測定に対する結晶欠陥等の欠陥の検出感度を低下させることなく、適度な電圧を印加して高精度の評価をすることが可能な評価用素子となる。また制御が容易な厚さであり、かつ短時間で形成できる厚さなので、迅速に評価をすることが可能な評価用素子となる。

また、前記ゲート電極は、面積が１ｍｍ^２以上２０ｍｍ^２以下のものであることが好ましい。
このように、ゲート電極の面積が１ｍｍ^２以上２０ｍｍ^２以下であれば、その面積内に入る半導体層の欠陥数が、測定を精度高く行なうのに適する数となる評価用素子とできる。

また、前記半導体基板は、直径が１５０ｍｍ以上のものであることが好ましい。
このように、半導体基板の直径が１５０ｍｍ以上のものとすることにより、特に近年求められているデバイス作製に汎用的に利用されている大口径の素材基板であるので、デバイスの性能品質を予備的に短時間に評価をするのに適した評価用素子となる。

本発明の評価方法に従えば、Ａｌ電極配線を用いない簡単なＭＯＳ構造で測定精度の高いＧＯＩ評価ができるので、Ａｌ電極配線形成のためのＡｌ成膜装置やエッチング装置などが不要であるから低コストで評価ができ、また評価工程が単純になり、評価に要する時間が短縮できる。
また、本発明の半導体基板評価用素子は、Ａｌ電極配線を用いない簡単なＭＯＳ構造を有するので、Ａｌ電極配線形成のためのＡｌ成膜装置やエッチング装置などが不要であるから低コストで作製でき、また作製工程が単純になり、これを用いてゲート酸化膜の電気特性を測定する際には評価に要する時間が短縮でき、尚且つ測定精度の高い評価を行うことが可能な評価素子となる。

以下、本発明について詳述する。
従来の方法において、ＳＯＩウェーハ等半導体基板のゲート酸化膜の電気特性を評価する際には金属電極配線が用いられており、特に櫛形の電極部パターンを用いる際には、導電性の良いＡｌ電極配線を行うことが必須とされていた。その場合、Ａｌ電極配線の形成工程が付加され、時間的、装置的にも負担が増加する。そこで本発明者らはこのＡｌ電極配線を用いずに評価を行うことを検討し、その結果、ポリシリコンからなる電極を形成した半導体基板評価用素子を用いれば、Ａｌ電極配線を用いなくとも電気特性が評価でき、しかも工程の簡略化、評価時間の短縮等ができることに想到した。
さらに、このような半導体基板評価用素子を用いて半導体基板を評価する際に、少なくともグラウンド電極側に複数のプローブを接触させてゲート酸化膜の電気特性を測定することにより、印加する電圧の電圧降下や電流量の減少が起こらず、精度の高い測定ができることに想到し、本発明を完成させた。

以下では、本発明の実施の形態について、添付した図面に基づいて具体的に説明するが、本発明はこれに限定されるものではない。
図１は本発明に従う半導体基板評価用素子の一例を、半導体層がシリコン層（ＳＯＩ層）であるＳＯＩウェーハを用いる場合について示した断面概略説明図である。この半導体基板評価用素子１は、支持基板２のＢＯＸ酸化膜３上にＳＯＩ層４が形成されたＳＯＩウェーハ５と、ＳＯＩウェーハ５上にゲート酸化膜６とポリシリコン膜７をパターン化して形成したゲート電極部８と、ゲート電極部８を含むＳＯＩウェーハ５上に形成された層間絶縁膜９と、層間絶縁膜９に形成した孔を介してゲート電極部８及びＳＯＩ層４のそれぞれに接続するポリシリコンからなるゲート電極１０及びグラウンド電極１１とを具備するものである。本発明では、図１に示すように３重構造のＭＯＳ配置を用いたが、配置の形状はこれに限られない。

また、このような半導体基板の半導体層がシリコンからなるＳＯＩウェーハであれば、デバイス作製に汎用的に利用されている素材なので、デバイスの性能品質を予備的に評価することが可能な評価用素子となる。またＳＯＩウェーハの大きさも特に制限されないが、直径が１５０ｍｍ以上、特には２００ｍｍ以上、さらには３００ｍｍ以上のものであれば、特に近年求められているデバイス作製に汎用的に利用されている大口径の基板素材であり好ましい。

またＳＯＩ層４の厚さは特に限定されないが、本発明ではＳＯＩ層の厚さが５μｍ以下と薄く寄生抵抗を低減するために櫛形電極部パターンとする場合でも、Ａｌ電極配線を用いなくとも測定精度の高い評価が可能な評価用素子となる。
また、ゲート酸化膜６の厚さが５ｎｍ未満であると、測定の際に結晶欠陥等の検出感度が低下してしまうためにＳＯＩ層の品質を精度良く測定できない場合や、酸化膜の厚さを制御することが難しくなる場合がある。また、ゲート酸化膜の厚さが５０ｎｍを超えると、測定の際に高電圧を印加する必要が生じる場合があり、尚且つセルフヒーリングの発生によるＳＯＩ層の品質の差が分からなくなるとともに、酸化膜形成時間が長くなって評価用素子作製の生産性が悪くなってしまうというおそれがある。そこで、本発明の半導体基板評価用素子では、ゲート酸化膜の厚さが５ｎｍ以上５０ｎｍ以下のものとするのが好ましく、これにより測定に対する結晶欠陥等の欠陥の検出感度が低下することがなく、また酸化膜の厚さの制御が容易となる。従って適度な電圧を印加して高精度の評価をすることができる評価用素子となる。また短時間で酸化膜が形成できる厚さなので、迅速に評価ができる評価用素子となる。

さらに、ゲート電極１０の面積が１ｍｍ^２未満になると、その面積内に存在するＳＯＩ層の欠陥数が激減し、２０ｍｍ^２を超えると、その面積内に存在するＳＯＩ層の欠陥数が激増する。そこで本発明では、ゲート電極１０の面積が１ｍｍ^２以上２０ｍｍ^２以下とするのが好ましく、これによりその面積内に存在するＳＯＩ層の欠陥数がＳＯＩ層の品質特性を精度高く測定するのに適当な数となり、本発明の評価方法に好適な評価用素子となる。

次にこのような半導体基板評価用素子を作製してＳＯＩウェーハを評価する方法を説明する。図２（Ａ）〜（Ｇ）は本発明に従うＳＯＩウェーハの評価方法の一例を示す工程図である。

まず、前工程としてＳＯＩウェーハ５を準備する。このように本発明はデバイス作製に汎用的に利用されている半導体層がシリコンからなるＳＯＩウェーハを評価するのに適するので、近年要求される高速で低消費電力のデバイスの性能品質を予備的に評価することが可能になる。また、ＳＯＩウェーハについては特に限定されないが、ＳＯＩ層４の厚さが５μｍ以下のＳＯＩウェーハを評価するのに用いることができる。このように、厚さが５μｍ以下と薄く寄生抵抗が大きくなるＳＯＩウェーハを用いる場合でも、本発明の評価方法であればＡｌ電極配線形成のための複雑な工程や高価な設備の必要なしに精度の高い評価を行なうことができる。また、ＳＯＩウェーハの直径を１５０ｍｍ以上とすれば、特に近年求められているデバイス作製に汎用的に利用されている大口径の基板素材を評価できるので好ましい。

次に、図２（Ａ）に示すように、ＳＯＩウェーハを熱酸化等の通常の方法で酸化処理してＳＯＩ層上にゲート酸化膜６を形成する。このとき、ゲート酸化膜６の厚さが５ｎｍ未満となると、測定の際に結晶欠陥等の検出感度が低下してしまうためにＳＯＩ層の品質を精度良く測定できない場合や、酸化膜の厚さを制御することが難しくなる場合がある。また、ゲート酸化膜の厚さが５０ｎｍを超えると、高電圧を印加する必要が生じる場合があり、尚且つセルフヒーリングの発生によるＳＯＩ層の品質の差が分からなくなるとともに、酸化膜形成時間が長くなって評価工程の生産性が悪くなってしまうというおそれがある。そこで、本発明では、ゲート酸化膜の厚さを５ｎｍ以上５０ｎｍ以下とするのが好ましく、これにより測定に対する結晶欠陥等の欠陥の検出感度が低下することがなく、また酸化膜の厚さの制御が容易となる。従って適度な電圧を印加して高精度の評価をすることができる。また短時間で酸化膜が形成できる厚さなので、迅速に評価ができる。

次に、図２（Ｂ）に示すように、ゲート酸化膜上にポリシリコン膜を形成する。このポリシリコン膜は、例えばＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法を用いて堆積される。このポリシリコン膜には抵抗値を下げる為に一般にリンがドープされる。リンのドープ方法は特に限定されず、ポリシリコン膜の堆積後に熱拡散法等により行なってもよいが、ポリシリコン膜の堆積時に同時にリンもドープするＤｏｐｅｄＰｏｌｙ−Ｓｉ法を用いることができる。このポリシリコン膜の厚さは２００〜４００ｎｍ程度、抵抗はシート抵抗として２０〜４０Ω／□程度とできる。

次に図２（Ｃ）に示すように、このポリシリコン膜とゲート酸化膜をフォトリソグラフィ技術とエッチングとにより例えば櫛形状にパターン化し、ゲート電極部を形成する。こうしてＳＯＩ層上にゲート酸化膜とポリシリコン電極が順次積層されたＭＯＳ構造を有するＭＯＳキャパシタが複数形成される。

次に図２（Ｄ）に示すように、ゲート電極部８を含むＳＯＩウェーハ５の上に層間絶縁膜９を形成する。この層間絶縁膜の形成は、例えばテトラエトキシシラン（ＴＥＯＳ）を原料としたＴＥＯＳ−ＣＶＤ法により行なうことができる。
そして図２（Ｅ）に示すように、層間絶縁膜９のゲート電極部及びＳＯＩ層上の部分のそれぞれに孔（コンタクトホール）を形成する。このコンタクトホールの形成は、フォトリソグラフィ技術とＨＦ水溶液によるエッチングにより行なうことができる。
さらに図２（Ｆ）に示すように、このコンタクトホールを介してゲート電極部及びＳＯＩ層のそれぞれに接続するポリシリコンからなるゲート電極１０及びグラウンド電極１１を一括形成する。これらの電極の形成には、ＳＯＩウェーハ上にリンをドープしたポリシリコン膜をＣＶＤ法等により堆積させた後、フォトリソグラフィ技術とエッチングにより不要な部分を除去して形成することができる。ゲート電極１０の面積は、実質的に図２（ｃ）でパターン化したゲート電極部の面積であり、１ｍｍ^２以上２０ｍｍ^２以下とすれば、その面積内に入るＳＯＩ層の欠陥数が、ＳＯＩ層の品質を精度良く測定するのに適当な数となり好ましい。
なお、これら電極形成前に、半導体基板にリンガラスを堆積させ、コンタクトホールを介してＳＯＩ層及びゲート電極部のポリシリコン膜にリンを拡散させてコンタクト層を形成してもよい。

次に図２（Ｇ）に示すように、ゲート電極側にニードルプローブ等のプローブを接触させ、グラウンド電極側に複数のプローブを接触させて電圧等の電界を印加し、ゲート酸化膜の絶縁破壊特性を測定する。図３は電極へのプローブの接触状態を説明する説明概略図である。本発明では、テスター１２の端子Ｆに接続されたプローブ１３をゲート電極１０側に接触させ、テスター１２の端子Ｇに接続された複数のプローブ１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅをグラウンド電極１１側に接触させる。通常は、グラウンド電極側のプローブも１箇所だけ接触させることで電気回路を構成するが、プローブ接触位置から遠い場所では、ポリシリコン電極の抵抗により、実効的に回路へ印加される電流量が低下し、また電圧降下が起こるので電気的ストレスが低下し、正確な測定ができなくなる。しかし、本発明では、少なくともグラウンド電極側には複数のプローブを接触させて配線抵抗の影響を低減するので、電流量の低下等がおこらず、正確な測定が可能となる。このとき、プローブの間隔が１００μｍ以上であればプローブ同士を干渉させずに電極に立てるのに十分な距離であり、プローブ相互の寄生抵抗成分が測定に影響を及ぼすおそれもない。さらに、そのような間隔であれば市販のプローブカードを用いることができるので、複数のプローブを立てるのがより容易になる。また、間隔が５ｍｍ以下であれば、用いる電極がポリシリコンなので、５ｍｍの距離で抵抗が１００Ω以下とすることができ、プローブとポリシリコンとの接触抵抗はもとより、薄膜化により高抵抗化したＳＯＩ層との接触抵抗の問題もなく、精度の高い評価を行うことが可能となる。

以上説明した評価方法により、ＳＯＩウェーハのＳＯＩ層の品質を精度高く評価できる。しかも、従来行なわれていたＡｌの金属配線を形成するための成膜やエッチングの工程及び装置を不要にできるので、そのための設備導入や維持のためのコストが不要であり、また、評価工程が短縮されるので、低コストで迅速な評価を行なうことができる。

以下、本発明を実施例及び比較例によりさらに詳細に説明するが、本発明がこれに限定されないことは言うまでもない。
（実施例）
特性評価用試料として、導電型がＰ型で直径２００ｍｍの貼り合わせＳＯＩウェーハを用いた。なお、このＰ型ウェーハのドーパントはボロンである。このときのＳＯＩ層の厚さは１４５ｎｍ、ＢＯＸ酸化膜の厚さは１４５ｎｍであった。

次に、このＳＯＩウェーハに９００℃の乾燥酸素雰囲気中でおよそ９０分間の熱酸化処理を行なってＳＯＩ層上に厚さ２５ｎｍのゲート酸化膜を形成し、このゲート酸化膜上にＣＶＤ法によりリンをドープしたポリシリコン膜を堆積した。この際のポリシリコン膜の厚さはおよそ３００ｎｍとし、リンドープ量はシート抵抗にして２５Ω／□程度となるようにした。

次にこのポリシリコン膜及びゲート酸化膜にフォトリソグラフィを行なった後、フッ硝酸を用いてウェットエッチングを行い、余分なポリシリコン膜及びゲート酸化膜を除去してゲート電極部のパターンを形成し、ＭＯＳキャパシタを作製した。この後、ゲート電極部を含むＳＯＩウェーハ上に層間絶縁膜としてＴＥＯＳ−ＣＶＤにより酸化膜を５００ｎｍ堆積した。そして、層間絶縁膜にフォトリソグラフィを行なった後、ＨＦ水溶液によりエッチングを行い、ＳＯＩ層およびゲート電極部の上部にコンタクトホールを形成した。そして、この上にリンガラス（ＰＯＣｌ_３）を堆積し、コンタクトホールを介してＳＯＩ層およびゲート電極部のポリシリコン膜にコンタクト層を形成した。最後にもう一度リンをドープしたポリシリコン膜をコンタクトホールを介してゲート電極部及びＳＯＩ層と接続するように堆積し、フォトリソグラフィとエッチングによりゲート電極とグラウンド電極を形成した。なお、ゲート電極の面積は８ｍｍ^２とした。

このようにして作製した評価用素子について、フルオートプローバに接続したテスターを用いて、図３に示すようにゲート電極側には１本のプローブを接触させ、グラウンド電極側には５ｍｍ間隔で５本のプローブを接触させて、ＳＯＩ層をＧＯＩ法により評価した。このときの電圧の印加は、電圧ランプアップ法を用いたが、そのときの印加条件は、アベレージング時間が２０ｍｓｅｃ、ステップ電圧高さは０．２５ＭＶ／ｃｍであり、電圧ステップ上昇後のアベレージング時間は２００ｍｓｅｃとした。このとき得られたＩ−Ｖ特性のグラフを図４に示す。

（比較例）
実施例と同様の方法により評価用素子を作製し、実施例と同様の方法でＩ−Ｖ特性を測定した。ただし、ゲート電極とグラウンド電極については、Ａｌ成膜装置とエッチング装置を用いてＡｌにて形成した。そのため、評価素子作製に際しては、実施例よりも３〜７日長い時間を要した。
図４にこのとき得られたＩ−Ｖ特性のグラフを示す。ほぼ実施例と同じＩ−Ｖ特性曲線が得られ、両者が同等の精度で測定できることを確認した。

すなわち、実施例のように、本発明に従い金属電極の変わりにポリシリコン電極を形成し、複数のプローブをグラウンド電極側に接触させて電気特性を評価すれば、比較例のようにＡｌの電極を形成する場合と同様の評価結果が得られ、かつＡｌ電極配線工程を省略できるので、Ａｌ電極形成のための装置が不要であり、迅速、簡便な評価が可能になることが確認された。

なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
例えば、上記実施例ではＳＯＩウェーハについて説明したが、その他の絶縁体上に半導体層が形成された半導体基板、例えばＳＧＯＩ（ＳｉＧｅＯｎＩｎｓｕｌａｔｏｒ）ウェーハやＧＯＩ（ＧｅＯｎＩｎｓｕｌａｔｏｒ）ウェーハ等であっても本発明の評価方法及び評価素子を適用できる。

本発明に従う半導体基板評価用素子の一例を、半導体層がシリコン層（ＳＯＩ層）であるＳＯＩウェーハを用いる場合について示した断面概略説明図である。本発明に従うＳＯＩウェーハの評価方法の一例を示す工程図である。電極へのプローブの接触状態を説明する説明概略図である。実施例及び比較例におけるＳＯＩウェーハのＩ−Ｖ特性を示すグラブである。ＧＯＩ法を説明する説明概略図であり、（ａ）は平面図、（ｂ）は断面図を示す。従来ＧＯＩ法によりＳＯＩウェーハを評価する方法を説明する断面概略図である。

符号の説明

１…半導体基板評価用素子、２、２８…支持基板、３、２７…ＢＯＸ酸化膜、
４…ＳＯＩ層、５、２９…ＳＯＩウェーハ、６、２２、２２’…ゲート酸化膜、
７…ポリシリコン膜、８…ゲート電極部、９、２５…層間絶縁膜、
１０…ゲート電極、１１…グラウンド電極、１２…テスター、
１３、１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、２０…プローブ、
２１…シリコン基板、２３、２３’…金属電極部、２４…金属電極、
２６…シリコン層、
Ｆ、Ｇ…テスター端子。

Claims

絶縁層又は絶縁体上に半導体層が形成された半導体基板を評価する方法であって、少なくとも、前記半導体層上にゲート酸化膜とポリシリコン膜とを順次形成し、該形成したゲート酸化膜とポリシリコン膜とをパターン化してゲート電極部を形成し、該ゲート電極部を含む前記半導体基板上に層間絶縁膜を形成した後、該層間絶縁膜の前記ゲート電極部及び前記半導体層上の部分のそれぞれに孔を形成し、該孔を介して前記ゲート電極部及び前記半導体層のそれぞれに接続するポリシリコンからなるゲート電極及び該ゲート電極を囲むグラウンド電極を一括形成し、少なくとも該グラウンド電極側に複数のプローブを接触位置の間隔を１００μｍ以上５ｍｍ以下として接触させて前記ゲート酸化膜の電気特性を測定することを特徴とする半導体基板の評価方法。
前記半導体層の厚さが４０ｎｍ以上５μｍ以下の半導体基板を用いることを特徴とする請求項１に記載の半導体基板の評価方法。
前記半導体層がシリコンからなる半導体基板を評価することを特徴とする請求項１又は請求項２に記載の半導体基板の評価方法。
前記ゲート酸化膜の厚さを５ｎｍ以上５０ｎｍ以下とすることを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体基板の評価方法。
前記ゲート電極の面積を１ｍｍ^２以上２０ｍｍ^２以下とすることを特徴とする請求項１乃至請求項４のいずれか１項に記載の半導体基板の評価方法。
半導体基板評価用素子であって、絶縁層又は絶縁体上に半導体層が形成された半導体基板と、前記半導体層上に順次形成されたゲート酸化膜とポリシリコン膜とからなるパターン化されたゲート電極部と、該ゲート電極部を含む前記半導体基板上に形成された層間絶縁膜と、該層間絶縁膜に形成した孔を介して前記ゲート電極部及び前記半導体層のそれぞれに接続するポリシリコンからなるゲート電極及び複数のプローブを接触させる前記ゲート電極を囲むグラウンド電極とを具備するものであることを特徴とする半導体基板評価用素子。
前記半導体層は、厚さが４０ｎｍ以上５μｍ以下のものであることを特徴とする請求項６に記載の半導体基板評価用素子。
前記半導体層は、シリコンからなるものであることを特徴とする請求項６又は請求項７に記載の半導体基板評価用素子。
前記ゲート酸化膜は、厚さが５ｎｍ以上５０ｎｍ以下のものであることを特徴とする請求項６乃至請求項８のいずれか１項に記載の半導体基板評価用素子。
前記ゲート電極は、面積が１ｍｍ^２以上２０ｍｍ^２以下のものであることを特徴とする請求項６乃至請求項９のいずれか１項に記載の半導体基板評価用素子。
前記半導体基板は、直径が１５０ｍｍ以上のものであることを特徴とする請求項６乃至請求項１０のいずれか１項に記載の半導体基板評価用素子。